JP2008071935A - 半導体装置 - Google Patents

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Japan
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lead
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semiconductor device
terminal
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Koichi Fukuda
浩一 福田
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Toshiba Corp
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Toshiba Corp
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Abstract

【課題】コストを抑え、小さい回路面積で、昇圧効率の高い昇圧回路を備える半導体装置を提供すること。
【解決手段】昇圧回路として使用する多段のチャージポンプ型昇圧回路の前段に、チャージポンプ型昇圧回路と比較して昇圧効率の高いブーストコンバータ型昇圧回路を設ける。このブーストコンバータ型昇圧回路は、電源に接続されたリードと、第１の端子にはクロック信号が入力され、第２の端子には前記リードが接続され、第３の端子にはグランドが接続されて、前記クロック信号により導通及び非導通が制御されるスイッチ素子と、前記スイッチ素子の前記第２の端子及び前記リードに接続された整流素子と、前記スイッチ素子の前記第１の端子に供給するクロック信号を生成するクロック発生回路と、一端が前記整流素子のカソード側に接続され、他端がグランドに接続されたコンデンサとを備え、前記電源に接続されたリードを、インダクタンス素子として利用する。
【選択図】 図３

Description

本発明は、電源電圧よりも高い電位をチップ内部で生成する昇圧回路を有する半導体装置に関する。
例えば不揮発性半導体記憶装置は、データの書き込み、消去、読み出しといった各動作において、電源電圧（以下、「Vcc」という）よりも高い電圧が必要であるため、Vccを昇圧して高電圧を生成する昇圧回路を有している。
現時点においては、電源電圧３．３Ｖが未だ主流であるが、電源電圧１．８Ｖの製品の割合は徐々に増えている。携帯機器へ市場が拡大していくにつれて、今後は、１．８Ｖ未満の電源電圧対応製品の市場が広がっていくと考えられる。例えばＮＡＮＤ型フラッシュメモリの場合、メモリセルの書き込みのために選択セルには２０Ｖ程度の、非選択セルには１０Ｖ程度の電圧が必要となる。また、メモリセルの消去のために２０Ｖ程度の電圧が必要となる。さらに、メモリセルの読み出しのために５Ｖ程度の電圧が必要となる。これらの電圧は、全て昇圧回路によって生成されている。
この昇圧回路にはチャージポンプ回路と呼ばれる回路方式が広く用いられている。チャージポンプ回路の一例では、コンデンサ、ダイオードからなる基本単位回路を直列多段に並べ、そのコンデンサの片側端子にパルス状のバイアス電圧を加え、電荷を１クロック毎に次ステップへ転送して容量性負荷の電圧を上昇させている。チャージポンプ回路には、この他にも倍電圧整流方式といわれる複数のコンデンサを並列充電した後、直列接続に切り換えて高電圧を得る方式もある。
しかしながら、従来のチャージポンプ型昇圧回路では、高い昇圧比を必要とする場合、コンデンサとダイオードから構成される基本単位回路数が増えて回路面積が大きくなるという問題点と昇圧効率が悪くなるという問題点があった。
そこで、多段構成のチャージポンプ型昇圧回路の前段に、インダクタンス素子と、スイッチング素子あるいはダイオード素子と、コンデンサ等から構成されるブーストコンバータ型の昇圧回路を設けて昇圧効率を上げる構成がとられてきた。このインダクタンス素子としては、外部部品としてインダクタンス素子を配置し、あるいは、チップ上にインダクタンス素子を実装し、あるいは、チップ上に配線層を例えばスパイラル状にしてインダクタンス素子を形成する方法が用いられてきた。
しかしながら、外部部品としてインダクタンス素子を配置する方法では、外部にインダクタを実装しなければならず、実装工程と部品代によりコスト増になる問題点があった。また、チップ上に配線層を例えばスパイラル状にしてインダクタンス素子を形成する方法では、プロセス工程が増えるだけでなく、回路面積が大きくなるといった問題点があった。
国際公開ＷＯ２００４−０２５７３０公報
本発明の目的は、コストを抑え、小さい回路面積で、かつ、昇圧効率の良好な昇圧回路を備える半導体装置を提供することにある。
一実施形態に係る本発明の半導体装置は、
ブーストコンバータ型昇圧回路を備える半導体装置において、
前記ブーストコンバータ型昇圧回路は、
電源に接続されたリードと、
第１の端子にはクロック信号が入力され、第２の端子には前記リードが接続され、第３の端子にはグランドが接続されて、前記クロック信号により前記リードと前記グランドとの間の導通及び非導通が制御されるスイッチ素子と、
前記スイッチ素子の前記第２の端子及び前記リードに接続された整流素子と、
前記スイッチ素子の前記第１の端子に供給するクロック信号を生成するクロック発生回路と、
一端が前記整流素子のカソード側に接続され、他端がグランドに接続されたコンデンサと
を備えることを特徴としている。
本発明の一実施形態によれば、コストを抑え、小さい回路面積で、かつ、昇圧効率の高い昇圧回路を備える半導体装置を提供することができる。
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図８は、Ｄｉｃｋｓｏｎ型のチャージポンプ型昇圧回路の構成例を示す図である。ここでは、４段構造のチャージポンプを例に、２．５Ｖの供給電圧に対して、６Ｖ程度の出力電圧（昇圧電圧）を得ることができるように構成した場合について説明する。
この例の場合、ノード８１１は電源（Ｖｉｎ＝２．５Ｖ）が接続され、ノード８１３から出力電源（Ｖｏｕｔ＝６Ｖ）が負荷側に供給される。ノード８１１とノード８１３との間には、５つのダイオード素子８１５ａ〜８１５ｅが直列に接続されている。ダイオード素子８１５ａ〜８１５ｅは、それぞれ、順方向に接続されている。ダイオード素子８１５ａ〜８１５ｅにおいて、一方のダイオード素子のカソード端子と他方のダイオード素子のアノード端子との接続点には、それぞれ、ポンピングキャパシタ８１７ａ〜８１７ｄの一方の電極が接続されている。各ポンピングキャパシタ８１７ａ〜８１７ｄのサイズ（容量ｃ）は、この例では同じである。上記ポンピングキャパシタ８１７ａ〜８１７ｄのうち、ポンピングキャパシタ８１７ｂ，８１７ｄの他方の電極には、それぞれ、第１のクロック信号Φ１が印加される。また、ポンピングキャパシタ８１７ａ，８１７ｃの他方の電極には、それぞれ、第２のクロック信号Φ２が印加される。上記第１のクロック信号Φ１は、矩形クロック信号Φを入力とするＣＭＯＳインバータ回路８１９ａによって、上記第２のクロック信号Φ２は、上記第１のクロック信号Φ１を入力とするＣＭＯＳインバータ回路８１９ｂによって、それぞれ生成される。一方、上記出力電源ノード８１３とグランド電位８２１との間には、２つのキャパシタ８２３ａ，８２３ｂが二段（直列）に接続されている。また、上記キャパシタ８２３ａ，８２３ｂの相互の接続点には、外部電源Ｖｉｎ＝２．５Ｖが接続されている。
上記キャパシタ８２３ａは、出力負荷として設けられる電源間デカプリングキャパシタである。通常、デカプリングキャパシタは、出力電源ノード８１３とグランド電位８２１との間に設けられる。だが、この例の場合には、出力電源ノード８１３とノード８１１との間にキャパシタ８２３ａが設けられている。また、電源間デカプリングキャパシタは、ＭＯＳキャパシタによって構成されるのが一般的である。この対策により、本来ならばゲート酸化膜に求められる６Ｖ以上の耐圧を、３．５Ｖ（＝６．０Ｖ−２．５Ｖ）にまで緩和することができる。また、外部電源が接続されるノード８１１とグランド電位８２１との間には、上記キャパシタ（デカプリングキャパシタ）８２３ｂが設けられている。これにより、出力電源ノード８１３は、上記キャパシタ８２３ａ，８２３ｂを介して、グランド電位８２１との間に強い結合を持つことができる。その結果、出力電圧のノイズは軽減され、電位が安定する。
上記のチャージポンプ型昇圧回路は、ポンピングキャパシタとダイオード素子からなる基本回路を直列多段に並べ、そのポンピングキャパシタの片側端子にパルス状のバイアス電圧を加えて、電荷を１クロック毎に次ステップへ移送して容量性負荷の電圧を上昇させている。
しかしながら、図８に示したチャージポンプ型昇圧回路では、基本回路１段当たりの昇圧電圧は、電源電圧からダイオードの順方向電圧降下を差し引いた電圧となる。そのため、電源電圧が１Ｖ程度まで低下するとダイオードによる電圧降下が支配的になり、昇圧が不可能となる。微細加工が進み低電源電圧が広く用いられるようになると、昇圧回路の構成としてチャージポンプ型昇圧回路では対応できなくなる。また、昇圧比を上げるために、多段接続数を増やしていくほど回路面積が増大し、かつ、昇圧効率が悪くなる。例えばＮＡＮＤ型フラッシュメモリの書き込み及び消去電圧には、２０Ｖ程度の電圧が必要である。低電源電圧のもとで、所望の電圧まで昇圧するには、多段の基本回路が必要となり、回路面積が増大し、かつ、昇圧効率が悪化することとなる。
そこで、本発明においては、この多段のチャージポンプ型昇圧回路の前段、すなわち図８で示すノード８１１に接続される外部電源として、チャージポンプ型昇圧回路と比較して昇圧効率の高いブーストコンバータ型昇圧回路を設ける。
次に、ブーストコンバータ型昇圧回路について説明する。図９は、不連続モードで動作する、ブーストコンバータ型の昇圧回路の構成例を示した図である。
スイッチ９０２が閉状態となると、電源（Ｖｉｎ）９０６からインダクタ９０１に電流が流れ、磁界のエネルギーを蓄える。次にスイッチ９０２が開状態となると、磁界に蓄えられたエネルギーにより、インダクタ９０１の電流が継続して流れるようにダイオード９０４を介して電流が流れて平滑コンデンサ９０５を充電する。
図１０（Ａ）及び図１０（Ｂ）は、寄生容量や寄生インダクタンスが無く、かつダイオード９０４の逆リカバリ時間がゼロである理想的な場合の、図９に示したコンバータの波形を示している。図１０（Ａ）は、インダクタ９０１に流れる電流（Ｉｉｎ）の波形を示した図であり、図１０（Ｂ）は、インタダクタ９０１の出力側ノード９０３の電圧波形を示した図である。各サイクル期間１００の電力転送期間１０２の間、インダクタ９０１の電流（Ｉｉｎ）は、リニアに減少して時刻ｔｃｒｏｓｓにおいてゼロ値に達する。時刻ｔｃｒｏｓｓにおいて、理想的ダイオードは、直ちにスイッチオフして、負荷から入力源に向けて電流が戻ることを禁止する。そして、インダクタ９０１の電流（Ｉｉｎ）は、スイッチ９０２が時刻ｔｓ１ｏｎにおいて再び閉成するまでゼロに維持される。よって、時刻ｔｃｒｏｓｓからｔｓ１ｏｎまでの間においてはエネルギーの転送は無い。
前記サイクル期間１００のシャント期間１０１において、スイッチ９０２は閉状態となり、ダイオードの左側端子（ノード９０３）は接地され、ダイオードの中には電流が流れない。代わりに、シャント電流（Ｉｓ）が閉成したスイッチ９０２を介して電源９０６からインダクタ９０１に流入する。理想的な部品の組み合わせを用いた回路においては、スイッチ９０２が開状態となり新たな電力転送期間１０２が始まるまでは、インダクタを流れる電流がゼロから流れ始めて時刻ｔｓｌｏｆｆまでリニアに増大する。
スイッチ９０２が開状態となり、ダイオード９０４を介して電流が流れて平滑コンデンサ９０５を充電する電力転送期間１０２において、電源（Ｖｉｎ）９０６からの入力電力は、ダイオード９０４を介してインダクタンス９０１から電流として負荷側に流れる。これをダイオード９０４とコンデンサ９０５により平滑化してＤＣ電圧に変換すると電源（Ｖｉｎ）９０６よりも高いＤＣ電圧が得られる。
本発明のブーストコンバータ型の昇圧回路は、インダクタンス素子として、半導体装置の外部にインダクタンス素子を配置するのではなく、また半導体チップ上にインダクタンス素子を配置したり、半導体チップ上の配線によりインダクタンス素子を形成するのでもなく、外部電源と半導体チップとを接続する半導体装置のリード及びボンディングワイヤをインダクタンス素子として用いる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るブーストコンバータ型の昇圧回路を含む、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）に封入された半導体装置を概略的に示す部分断面側面図である。図２は、図１の半導体装置を一部透視して概略的に示す平面図である。
リードフレーム１１は、それぞれ複数のリードが配列されてなる一対の対向する外部リード１１ｃ，１１ｄ群と、この外部リード１１ｃ，１１ｄ群からそれぞれ内側（互いに対向する方向）に向かって延長されたそれぞれ複数の内部リードが配列されてなる一対の内部リード群１１ａ，１１ｂとを有する。ここで、２つの内部リード１１ａ，１１ｂ群は、それぞれの長さが異なるように形成されており、長い方の内部リード１１ｂ群は半導体チップ１０を搭載するためにディプレスされている。
半導体チップ１０は、そのディプレスされた内部リード郡１１ｂの上に、裏面に貼られたフィルム状の薄い有機系絶縁膜（材質は、例えばポリイミド系エポキシ樹脂）１２によって固定されている。また、半導体チップ１０は、素子形成面上にチップ一辺に集中して配置されたボンディングパッド１３郡が、他方の内部リード１１ａ群（チップ１０を搭載していない短い方の内部リード１１ａ群）に近い側となる向きに配置されている。
有機系絶縁膜１２は、チップ裏面とダイリード部との絶縁性を保つため及びチップ１０をリード１１ｂ郡に固定するために用いており、ウェハから個別に分離するスクライブ（ダイシング）工程に際してウェハ裏面に貼り付けられたフィルム状の絶縁性接着材をチップ裏面に残して利用できる。
そして、チップ１０を搭載していない短い方の内部リード１１ａ群（チップ１０のボンディングパッド１３群に近い側の内部リード１１ａ群）とボンディングパッド１３群の一部のボンディングパッドとの間は、第１のボンディングワイヤ１４１群により接続されている。
また、チップ１０を搭載している長い方の内部リード群１１ｂの先端部とボンディングパッド１３群の一部のボンディングパッドとの間は、第２のボンディングワイヤ１４２群により接続されている。
樹脂１５は、リードフレームの内部リード１１ａ，１１ｂ群、チップ１０およびボンディングワイヤ１４１，１４２群を封止し、樹脂パッケージを形成している。
そして、一対の内部リード１１ａ，１１ｂ群にそれぞれ連なる外部リード１１ｃ，１１ｄ（リードフレームの一部）が樹脂パッケージの少なくとも対向する一対の辺から突出して外部端子となっている。
外部リード１１ｄと内部リード１１ｂ及びこれに接続されたボンディングワイヤ１４２のうち、いずれか一つの外部リード１１ｄに外部電源が接続されている。この外部電源に接続されたリードとボンディングワイヤとをインダクタンス素子として使用する。そして、この外部電源に接続されたリードとボンディングワイヤは、半導体チップ上に形成された回路に接続され、ブーストコンバータ型昇圧回路を形成する。
図３は、上記した外部電源に接続されたリードとボンディングワイヤとをインダクタンス素子として使用したブーストコンバータ型昇圧回路を示した図である。図３に示したブーストコンバータ型昇圧回路は、リード３０２と、ボンディングワイヤ３０３と、ボンディングパッド３０４と、クロック発生回路３０５と、ゲートがクロック発生回路に接続され、ドレインが前記リード３０２及びボンディングワイヤ３０３を介して外部電源に接続され、ソースがグランドに接続されたトランジスタ３０６と、整流素子として機能するダイオード接続されたトランジスタ３０７と、コンデンサ３０８とから構成される。
外部電源から供給されるＤＣ電圧は、クロック発生回路３０５により生成されるクロック信号によって駆動されるスイッチング素子のトランジスタ３０６により、グランドに対して導通及び非導通が繰り返される。このとき、リード３０２とボンディングワイヤ３０３のインダクタンスによる逆起電力よって、昇圧することとなる。トランジスタ３０６がオフして、外部電源から供給されるＤＣ電圧がグランドに対して非導通となったとき、リード３０２とボンディングワイヤ３０３からなるインダクタを流れる電流が継続して流れるように、磁界に蓄えられたエネルギーにより逆起電力が発生する。その結果、ダイオード接続されたトランジスタ３０７を介して電流が流れてコンデンサ３０８は入力電圧より高い電圧に充電される。昇圧された出力電圧３０９は、後段のチャージポンプ型昇圧回路３０９へ供給される。
リード３０２については、インダクタンスの大きな鉄ニッケル合金、例えば４２％のニッケルを含有するＡｌｌｏｙ４２（アロイ４２）を使用することにより、より短いリード長でブーストコンバータ型の昇圧回路を構成することができる。図４は、ＴＳＯＰのリードとして広く使われている４２％のニッケルを含有した鉄ニッケル合金のＡｌｌｏｙ４２（アロイ４２）を使用したときの、周波数対インダクタンス特性を示した図である。Ａｌｌｏｙ４２は強磁性体であるため、１ＭＨｚの周波数域では数１０〜１００ｎＨ程度の大きなインダクタンスを有することを示している。
このように特にリード形状を特殊に加工しなくても、ある程度のインダクタンスを得ることができるが、インダクタンスを増やすために図５（ａ）及び図５（ｂ）に示すようなリード形状にしてもよい。また、図５（ｃ）に示すように、３本のリードをボンディングワイヤ４００とパッケージ外の配線４０２により直列に接続してインダクタンスを増加させてもよい。配線４０２は、パッケージをプリント基板に実装する時のプリント配線を用いればよい。
本発明の第１の実施形態によれば、パッケージのリードとボンディングワイヤをインダクタとして用いた効率のよいブーストコンバータ型昇圧回路で昇圧した高い電圧をチャージポンプ型昇圧回路の入力電圧として供給できるため、チャージポンプ型昇圧回路の昇圧段数を大幅に減らすことができる。従って、従来のチャージポンプ型のみの昇圧回路と比較して、昇圧効率の高く、小さい回路面積の昇圧回路を有する半導体装置を提供することが可能となる。また、従来のブーストコンバータ型昇圧回路と比較して、小さい回路面積の昇圧回路を備える半導体装置を提供することができる。さらに、安価な片側パッド配置されたＴＳＯＰ構造のパッケージを利用し、外部部品としてインダクタンス素子を配置したり、チップ上にインダクタンス素子を実装したり、チップ上に配線層を例えばスパイラル状にしてインダクタンス素子を形成する必要がないため、コストを低く抑えることができる。
（第２の実施形態）
図６は、本発明の第２の実施形態に係るブーストコンバータ型の昇圧回路を含む半導体装置を概略的に示す部分断面側面図である。図７は、図１の半導体装置を一部透視して概略的に示す平面図である。
本発明の第２の実施形態は、本発明の第１の実施形態と異なり、ボンディングパッドが片側に配置されるのではなく、略中央部に配置されている所謂センターパッド配置となっている。すなわち、本発明の第２の実施形態は、図３に示すブーストコンバータ型昇圧回路においてインダクタンスの役割を果たすリード３０２について、それぞれ長さがほぼ同じにした２つの内部リード１１ａ，１１ｂ群を用いた。その他の点は、図３に示したとおり、ボンディングワイヤ３０３と、ボンディングパッド３０４と、クロック発生回路３０５と、ゲートがクロック発生回路に接続され、ドレインが前記リード３０２及びボンディングワイヤ３０３を介して外部電源に接続され、ソースがグランドに接続されたトランジスタ３０６と、整流素子であるダイオード接続されたスイッチング素子であるトランジスタ３０７と、コンデンサ３０８とから構成される。そして、その後ろにチャージポンプ型昇圧回路３１０が接続される。
リードフレーム１１は、それぞれ複数のリードが配列されてなる一対の対向する外部リード１１ｃ，１１ｄ群と、この外部リード１１ｃ，１１群からそれぞれ内側（互いに対向する方向）に向かって延長されたそれぞれ複数の内部リードが配列されてなる一対の内部リード群１１ａ，１１ｂとを有する。本発明の第１の実施形態と異なり２つの内部リード１１ａ，１１ｂ群は、それぞれの長さがほぼ同じである。
半導体チップ１０は、素子形成面側のチップの略中心部に集中して例えばアルミニウム膜からなるボンディングパッド１３群が配置され、かつ、裏面に貼られたフィルム状の薄い有機系絶縁膜（材質は、例えばポリイミド系エポキシ樹脂）を介してフレームリード１６に固定されている。
有機系絶縁膜１２は、チップ裏面とダイリード部との絶縁性を保ち、かつチップをリードフレームに固定するために用いており、ウェハから個別に分離するスクライブ（ダイシング）工程に際してウェハ裏面に貼り付けられたフィルム状の絶縁性接着材がチップ裏面に残ったものを流用できる。
ボンディングワイヤ１４１，１４２群は、上記チップの略中央部に配置されたボンディングパッド１３群と２つの内部リード１１ａ，１１ｂ群の先端部とを電気的に接続する金属細線であり、Ａｕ製で現状では通常φ２０〜３０μｍサイズの細線を用いてワイヤボンディング接続される。ワイヤボンディングは通常の超音波圧着法によっている。
樹脂１５は、リードフレームの内部リード１１ａ，１１ｂ群、半導体チップ１０およびボンディングワイヤ１４１，１４２群を封止し、樹脂パッケージを形成している。この場合、内部リード１１ａ，１１ｂ群の付け根部が樹脂１５の厚さのほぼ中央部に配置されることによって、樹脂封止時における上下の樹脂の圧力バランスを図る。
そして、一対の内部リード１１ａ，１１ｂ群にそれぞれ連なる外部リード１１ｃ，１１ｄ（リードフレームの一部）が樹脂パッケージの少なくとも対向する一対の辺から突出して外部端子となっている。
本発明の第２の実施形態に係る半導体装置は、ボンディングパッド１３を半導体チップ１０の略中央部に配置しているので、本発明の第１の実施形態とは異なり、対向する一対のリードについて、リード長に長短はない。接続されたリードとボンディングワイヤのうち、いずれか一つの外部リードに外部電源が接続されている。この外部電源に接続されたリードとボンディングワイヤとをインダクタンス素子として使用する。そして、この外部電源に接続されたリードとボンディングワイヤは、半導体チップ上に形成された回路に接続され、ブーストコンバータ型昇圧回路を形成する。
外部電源に接続されたリードのインダクタンスを増やすために、図５（ａ）（ｂ）に示すようなリード形状にしてもよい。また、図５（ｃ）に示すように、３本のリードをボンディングワイヤ４００とパッケージ外の配線４０２により直列に接続してインダクタンスを増加させてもよい。配線４０２は、パッケージをプリント基板に実装する時のプリント配線を用いればよい。
本発明の第２の実施形態に係るセンターパッド型半導体チップを用いた半導体装置の封止樹脂内における半導体チップの占有面積は、本発明の第１の実施形態に係る片側パッド型半導体チップ程度とほぼ同じではあるが、以下のような効果がある。
ボンディングパッドの配置領域如何によって、半導体チップ内部領域から半導体チップ外部領域までの配線長が異なることになる。本発明の第１の実施形態のような片側パッド型半導体チップを用いた場合では、ボンディングパッドから近い半導体チップ内部領域から半導体チップ外部領域までのデータ線と、ボンディングパッドから遠い半導体チップ内部領域から半導体チップ外部領域までの経路長が大きく異なることとなる。従って、短い経路長の端子と長い経路長の端子では信号のタイミングスキューを生じる問題がある。また、経路長の長い、すなわち長リードの端子をデータ出力端子とした場合に、インダクタンスが大きいゆえに、出力ノイズが大きくなる問題がある。
また、本発明の第１の実施形態のような片側パッド型半導体チップを用いた場合では、半導体チップ内部領域から半導体チップ外部領域までの経路長の長い配線を電源配線として使用した場合、ＩＲドロップ効果およびインダクタンスが大きいことによる電圧降下が無視できなくなる。
そこで、本発明の第２の実施形態のようなボンディングパッドが半導体チップの略中央部に配置されるセンターパッド型半導体チップとすることによって、片側パッド型半導体チップと比較して、半導体チップ内部領域から半導体チップ外部領域までのデータ線の長さのばらつきを抑えることができる。また、半導体チップ内部領域から半導体チップ外部領域までの電源配線の配線長を抑えて、電圧降下を抑えることができる。そして、この電源配線にインダクタンスの高いリードを用いることによって、コストを抑え、小さい回路面積で、かつ、昇圧効率の良好なブーストコンバータ型昇圧回路を備える半導体装置を提供することができる。
本発明は、以上に示した実施の形態の記載内容に限定されるものではない。例えば、本発明の第１の実施形態及び第２の実施形態に示した半導体チップ１０は、いずれも１層のチップからなるが、半導体チップを積層してもかまわない。その場合、通常行われているように各チップのボンディングパッドとリードはボンディングワイヤにより接続された半導体装置としてもよいし、層間を貫通電極により電気的に接続した多層構造の半導体チップを用いた半導体装置としてもよい。
また、本発明の第１の実施形態及び第２の実施形態に示した半導体チップ１０は、いずれも半導体チップ上面にボンディングパッドを配置している。ワイヤボンディングは、リードから半導体チップ上面のボンディングパッドに対して接続される。しかし、ボンディングパッドを半導体チップの下面に配置して、リードから半導体チップ下面のボンディングパッドに対してワイヤボンディング接続をするようしてもよい。
本発明の第１の実施形態に係るブーストコンバータ型の昇圧回路を含む半導体装置を概略的に示す部分断面側面図。 本発明の第１の実施形態に係るブーストコンバータ型の昇圧回路を含む半導体装置を概略的に示す平面図。 本発明の第１の実施形態に係るブーストコンバータ型昇圧回路を示した図。 ＴＳＯＰのリードとして広く使われているＡｌｌｏｙ４２を使用したときの、周波数対インダクタンス特性を示した図。 （ａ）はインダクタンスを増加させるために折り曲げた状態のリード形状を示した図、（ｂ）はジグザグのリード形状を示した図、（ｃ）は複数のリードをボンディングワイヤで接続した状態を示した図。 本発明の第２の実施形態に係るブーストコンバータ型の昇圧回路を含む半導体装置を概略的に示す部分断面側面図。 本発明の第２の実施形態に係るブーストコンバータ型の昇圧回路を含む半導体装置を概略的に示す平面図。 Ｄｉｃｋｓｏｎ型のチャージポンプ型昇圧回路の構成例を示した図。 ブーストコンバータ型昇圧回路の構成を示した図。 （Ａ）はブーストコンバータ型昇圧回路の電流波形を示した図、（Ｂ）はブーストコンバータ型昇圧回路の電圧波形を示した図。
符号の説明
１０，３５０ 半導体チップ
１１ リードフレーム
１１ａ，１１ｂ 内部リード
１１ｃ，１１ｄ 外部リード
１２ 有機系絶縁膜（接着材）
１３，３０４ ボンディングパッド
１４１，１４２，３０３ ボンディングワイヤ
１５ 樹脂
３００ ブーストコンバータ型昇圧回路
３０１ 入力ノード
３０２ リード
３０５ クロック発生回路
３０６，３０７ トランジスタ
３０８ コンデンサ
３０９ 出力ノード
３１０ チャージポンプ型昇圧回路

Claims (5)

  1. ブーストコンバータ型昇圧回路を備える半導体装置において、
    前記ブーストコンバータ型昇圧回路は、
    電源に接続されたリードと、
    第１の端子にはクロック信号が入力され、第２の端子には前記リードが接続され、第３の端子にはグランドが接続されて、前記クロック信号により前記リードと前記グランドとの間の導通及び非導通が制御されるスイッチ素子と、
    前記スイッチ素子の前記第２の端子及び前記リードに接続された整流素子と、
    前記スイッチ素子の前記第１の端子に供給するクロック信号を生成するクロック発生回路と、
    一端が前記整流素子のカソード側に接続され、他端がグランドに接続されたコンデンサと
    を備えることを特徴とする半導体装置。
  2. 前記ブーストコンバータ型昇圧回路の後段に接続された、前記ブーストコンバータ型昇圧回路の出力電圧をもとに昇圧動作を行うチャージポンプ型昇圧回路を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記電源に接続されたリードを含む第１のリード群と前記第１のリード群と対向して配列された第２のリード群とを有するリードフレームと、
    素子形成面側のチップ一辺に沿って集中して配置されたボンディングパッド群と、
    前記第１のリード群と前記ボンディングパッド群の一部のボンディングパッドとを接続する、前記電源に接続されたボンディングワイヤを含む第１のボンディングワイヤ群と、
    前記第２のリード群と前記ボンディングパッド群の一部のボンディングパッドとを接続する第２のボンディングワイヤ群と、
    前記第１のリード群上に絶縁性接着材を介して搭載され、前記電源に接続されたリードを除く前記ブーストコンバータ型昇圧回路が形成された半導体チップと
    を備えることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記ボンディングパッド群は、チップ略中央部に集中して配置され、前記電源に接続されたリード及びボンディングワイヤは、第１のリード群及び前記第１のボンディングワイヤ群、または、前記第２のリード群及び前記第２のボンディングワイヤ群のいずれかに含まれることを特徴とする請求項３に記載の半導体装置。
  5. 前記リードの材質が鉄ニッケルを含む合金であることを特徴とする請求項１乃至請求項４のいずれか１に記載の半導体装置。
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