JP2003007839A - 高電圧発生方法および電圧発生器 - Google Patents
高電圧発生方法および電圧発生器Info
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Abstract
(57)【要約】
【課題】 チップ電源からチップ上で得られる電圧より
も高い電圧を、集積回路チップ上で発生する電圧発生器
を提供する。 【解決手段】 集積回路チップ用の電圧発生器２６は、
集積回路チップに利用できる電圧を有する電源を有する
集積回路チップ２０と、電源に電気的に接続された集積
回路チップ上の、または集積回路チップに接触したイン
ダクタであって、電流を流すインダクタと、電源からイ
ンダクタを経て流れる電流を、所望の時間間隔で断続さ
せて、電源の電圧より大きい電圧スパイクを発生させる
ように構成されたクロックとを備える。インダクタは、
集積回路チップを集積回路チップ・パッケージ２２へ接
続するリードフレーム２４の一部よりなる。
も高い電圧を、集積回路チップ上で発生する電圧発生器
を提供する。 【解決手段】 集積回路チップ用の電圧発生器２６は、
集積回路チップに利用できる電圧を有する電源を有する
集積回路チップ２０と、電源に電気的に接続された集積
回路チップ上の、または集積回路チップに接触したイン
ダクタであって、電流を流すインダクタと、電源からイ
ンダクタを経て流れる電流を、所望の時間間隔で断続さ
せて、電源の電圧より大きい電圧スパイクを発生させる
ように構成されたクロックとを備える。インダクタは、
集積回路チップを集積回路チップ・パッケージ２２へ接
続するリードフレーム２４の一部よりなる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源から集積回路
（ＩＣ）チップへ供給できる電圧よりも高い電圧を発生
する方法および装置に関する。
（ＩＣ）チップへ供給できる電圧よりも高い電圧を発生
する方法および装置に関する。
【０００２】
【従来の技術】最近、酸化物型の電気ヒューズまたはア
ンチヒューズが、半導体技術に導入されており、集積回
路チップに普通に利用でき、集積回路チップによって用
いられる電源電圧（Ｖext ）よりも高いプログラミング
電圧を必要としている。アンチヒューズ・プログラミン
グは、製造テストにおいて典型的に行われ、１０秒以下
の間、動作する高電圧発生器を必要とする。従来、大半
のチップは、５Ｖ電源によって動作されており、このよ
うな電源の電圧は、現在、約３Ｖ領域、例えば３．３
Ｖ、および２．７Ｖのような低い値に下がってきてい
る。アンチヒューズをプログラムするのに必要な電圧
は、約６〜１０Ｖである。これらの高い電圧は、例えば
特殊なピン（一組の自身の問題を有している）によっ
て、チップ外の電源から、またはチップ上の電源から電
圧を発生することによって、供給する必要がある。チッ
プ外から高電圧を供給できるが、特殊な静電デバイス
（ＥＳＤ）保護回路を必要とする。この保護回路は、通
常のＥＳＤデバイスによって普通にシャントされた電圧
レベルを許容する。発振器および多段ポンプを用いて、
チップ上で１０Ｖを発生できるが、このようなデバイス
は、チップ上に比較的大きな領域を必要とする。
ンチヒューズが、半導体技術に導入されており、集積回
路チップに普通に利用でき、集積回路チップによって用
いられる電源電圧（Ｖext ）よりも高いプログラミング
電圧を必要としている。アンチヒューズ・プログラミン
グは、製造テストにおいて典型的に行われ、１０秒以下
の間、動作する高電圧発生器を必要とする。従来、大半
のチップは、５Ｖ電源によって動作されており、このよ
うな電源の電圧は、現在、約３Ｖ領域、例えば３．３
Ｖ、および２．７Ｖのような低い値に下がってきてい
る。アンチヒューズをプログラムするのに必要な電圧
は、約６〜１０Ｖである。これらの高い電圧は、例えば
特殊なピン（一組の自身の問題を有している）によっ
て、チップ外の電源から、またはチップ上の電源から電
圧を発生することによって、供給する必要がある。チッ
プ外から高電圧を供給できるが、特殊な静電デバイス
（ＥＳＤ）保護回路を必要とする。この保護回路は、通
常のＥＳＤデバイスによって普通にシャントされた電圧
レベルを許容する。発振器および多段ポンプを用いて、
チップ上で１０Ｖを発生できるが、このようなデバイス
は、チップ上に比較的大きな領域を必要とする。
【０００３】電気ヒューズをプログラムする電圧の発生
に加えて、他の特定の応用は、チップ上で得られる電圧
よりも高い電圧を必要とする。他の特定の応用として
は、基準電圧を発生する、バッテリを充電する手段を与
えるといった応用、および低電力を用いる高電圧を必要
とするあらゆる応用が含まれる。通常のチップ電源から
得られる電圧の２〜４倍である電圧を集積回路チップ上
で発生できること、およびコンパクトなデバイスでその
ようにできることは、有益であろう。
に加えて、他の特定の応用は、チップ上で得られる電圧
よりも高い電圧を必要とする。他の特定の応用として
は、基準電圧を発生する、バッテリを充電する手段を与
えるといった応用、および低電力を用いる高電圧を必要
とするあらゆる応用が含まれる。通常のチップ電源から
得られる電圧の２〜４倍である電圧を集積回路チップ上
で発生できること、およびコンパクトなデバイスでその
ようにできることは、有益であろう。
【０００４】
【発明が解決しようとする課題】従来技術の問題および
欠点を考慮すると、本発明の目的は、チップ電源からチ
ップ上で得られる電圧よりも高い電圧を、集積回路チッ
プ上で発生する方法および装置を提供することにある。
欠点を考慮すると、本発明の目的は、チップ電源からチ
ップ上で得られる電圧よりも高い電圧を、集積回路チッ
プ上で発生する方法および装置を提供することにある。
【０００５】本発明の他の目的は、集積回路チップ上で
高電圧を発生する、比較的コンパクトな装置を提供する
ことにある。
高電圧を発生する、比較的コンパクトな装置を提供する
ことにある。
【０００６】本発明のさらに他の目的は、アンチヒュー
ズをプログラムするのに用いることのできる高電圧を、
集積回路チップ上で発生する方法および装置を提供する
ことにある。
ズをプログラムするのに用いることのできる高電圧を、
集積回路チップ上で発生する方法および装置を提供する
ことにある。
【０００７】本発明のさらに他の目的は、低電力を用い
る高電圧応用に用いることのできる高電圧を、集積回路
チップ上で発生する方法および装置を提供することにあ
る。
る高電圧応用に用いることのできる高電圧を、集積回路
チップ上で発生する方法および装置を提供することにあ
る。
【０００８】本発明のさらに他の目的および利点は、部
分的に自明であり、部分的に明細書から明らかであろ
う。
分的に自明であり、部分的に明細書から明らかであろ
う。
【０００９】
【課題を解決するための手段】当業者には明らかな上記
および他の目的および利点は、本発明によって実現され
る。本発明は、第１の態様によれば、集積回路チップに
利用できる電源から、集積回路チップ上で高電圧を発生
する方法である。この方法は、集積回路チップに供給で
きる電圧を有する電源を、集積回路チップに設けるステ
ップと、集積回路チップ上に、または集積回路チップに
接触して、インダクタを設けるステップと、電源からイ
ンダクタを経て電流を流すステップと、インダクタを流
れる電流を、所望の時間間隔で断続させて、電源の電圧
より大きい電圧スパイクを発生させるステップとを含ん
でいる。
および他の目的および利点は、本発明によって実現され
る。本発明は、第１の態様によれば、集積回路チップに
利用できる電源から、集積回路チップ上で高電圧を発生
する方法である。この方法は、集積回路チップに供給で
きる電圧を有する電源を、集積回路チップに設けるステ
ップと、集積回路チップ上に、または集積回路チップに
接触して、インダクタを設けるステップと、電源からイ
ンダクタを経て電流を流すステップと、インダクタを流
れる電流を、所望の時間間隔で断続させて、電源の電圧
より大きい電圧スパイクを発生させるステップとを含ん
でいる。
【００１０】好適には、集積回路チップは、集積回路チ
ップを集積回路チップ・パッケージへ接続するリードフ
レームを有し、インダクタは、リードフレームの一部よ
りなる。電流を、複数のトランジスタを経て流し、クロ
ックを複数のトランジスタの１つに供給して、電流を断
続させる。本発明の方法は、電圧スパイクを整流し、収
集して、キャパシタに蓄積するステップをさらに含んで
おり、キャパシタおよび整流器が、集積回路チップ上に
設けられている。
ップを集積回路チップ・パッケージへ接続するリードフ
レームを有し、インダクタは、リードフレームの一部よ
りなる。電流を、複数のトランジスタを経て流し、クロ
ックを複数のトランジスタの１つに供給して、電流を断
続させる。本発明の方法は、電圧スパイクを整流し、収
集して、キャパシタに蓄積するステップをさらに含んで
おり、キャパシタおよび整流器が、集積回路チップ上に
設けられている。
【００１１】正および負の電圧スパイクが、電流の断続
によって発生され、本発明の方法は、集積回路チップ上
のダイオードを用いて、負の電圧スパイクをグランドに
シャントするステップをさらに含む。スタックド・ダイ
オード・クランプ回路を用いて、発生された高電圧を制
限する。電圧スパイクは、集積回路チップに利用できる
電源の電圧の約２または約３倍の電圧を発生することが
できる。集積回路チップは、電気ヒューズおよび／また
はバッテリを有し、電圧スパイクによって発生された高
電圧を用いて、集積回路チップ上の電気ヒューズをプロ
グラムし、および／またはバッテリを充電するステップ
をさらに含む。
によって発生され、本発明の方法は、集積回路チップ上
のダイオードを用いて、負の電圧スパイクをグランドに
シャントするステップをさらに含む。スタックド・ダイ
オード・クランプ回路を用いて、発生された高電圧を制
限する。電圧スパイクは、集積回路チップに利用できる
電源の電圧の約２または約３倍の電圧を発生することが
できる。集積回路チップは、電気ヒューズおよび／また
はバッテリを有し、電圧スパイクによって発生された高
電圧を用いて、集積回路チップ上の電気ヒューズをプロ
グラムし、および／またはバッテリを充電するステップ
をさらに含む。
【００１２】関連する態様では、本発明は、集積回路チ
ップ用の電圧発生器に関する。この電圧発生器は、集積
回路チップに利用できる電圧を有する電源を有する集積
回路チップと、電源に電気的に接続された集積回路チッ
プ上の、または集積回路チップに接触したインダクタで
あって、電流を流すインダクタと、電源からインダクタ
を経て流れる電流を、所望の時間間隔で断続させて、電
源の電圧より大きい電圧スパイクを発生させるように構
成されたクロックとを備える。
ップ用の電圧発生器に関する。この電圧発生器は、集積
回路チップに利用できる電圧を有する電源を有する集積
回路チップと、電源に電気的に接続された集積回路チッ
プ上の、または集積回路チップに接触したインダクタで
あって、電流を流すインダクタと、電源からインダクタ
を経て流れる電流を、所望の時間間隔で断続させて、電
源の電圧より大きい電圧スパイクを発生させるように構
成されたクロックとを備える。
【００１３】好適には、集積回路チップは、集積回路チ
ップを集積回路チップ・パッケージへ接続するリードフ
レームを有し、インダクタは、リードフレームの一部よ
りなる。電圧発生器は、集積回路チップ上に設けられ、
電流が流れるインダクタに接続されたトランジスタをさ
らに備え、クロックは複数のトランジスタの１つに接続
され、トランジスタを流れる電流を断続させる。電圧発
生器は、集積回路チップ上に設けられ、電圧スパイクを
収集して蓄積するように構成されたキャパシタおよび整
流器をさらに備える。集積回路チップ上に設けられたダ
イオードを、電流の断続によって発生された負の電圧ス
パイクをグランドにシャントするように構成することが
でき、および集積回路チップ上に設けられたスタックド
・ダイオード・クランプ回路を、発生された高電圧を制
限するように構成することができる。電圧スパイクは、
集積回路チップに利用できる電源の電圧の約２または約
３倍の電圧を発生する。集積回路チップが、電気ヒュー
ズおよび／またはバッテリを有する場合、集積回路チッ
プ上のヒューズを、電圧スパイクによって発生された高
電圧によってプログラムされるように構成することがで
き、および／または、バッテリは、電圧スパイクによっ
て発生された高電圧によって充電されるように構成する
ことができる。
ップを集積回路チップ・パッケージへ接続するリードフ
レームを有し、インダクタは、リードフレームの一部よ
りなる。電圧発生器は、集積回路チップ上に設けられ、
電流が流れるインダクタに接続されたトランジスタをさ
らに備え、クロックは複数のトランジスタの１つに接続
され、トランジスタを流れる電流を断続させる。電圧発
生器は、集積回路チップ上に設けられ、電圧スパイクを
収集して蓄積するように構成されたキャパシタおよび整
流器をさらに備える。集積回路チップ上に設けられたダ
イオードを、電流の断続によって発生された負の電圧ス
パイクをグランドにシャントするように構成することが
でき、および集積回路チップ上に設けられたスタックド
・ダイオード・クランプ回路を、発生された高電圧を制
限するように構成することができる。電圧スパイクは、
集積回路チップに利用できる電源の電圧の約２または約
３倍の電圧を発生する。集積回路チップが、電気ヒュー
ズおよび／またはバッテリを有する場合、集積回路チッ
プ上のヒューズを、電圧スパイクによって発生された高
電圧によってプログラムされるように構成することがで
き、および／または、バッテリは、電圧スパイクによっ
て発生された高電圧によって充電されるように構成する
ことができる。
【００１４】
【発明の実施の形態】本発明の好適な実施例の説明で
は、図１〜図３を参照する。本発明の特徴は、図におい
て必ずしもスケール通りに示していない。
は、図１〜図３を参照する。本発明の特徴は、図におい
て必ずしもスケール通りに示していない。
【００１５】本発明は、チップ電源の電圧より数ボルト
大きいピーク振幅を有する誘導電圧スパイクを、集積回
路チップ上で発生する方法および装置である。この高電
圧が発生すると、この高電圧は、アンチヒューズの酸化
物に何回も供給できて、特定のヒューズ・エレメントを
プログラムすることができ、あるいは通常のチップ電源
の電圧の２〜４倍の電圧を必要とする他の応用に用いる
ことができる。
大きいピーク振幅を有する誘導電圧スパイクを、集積回
路チップ上で発生する方法および装置である。この高電
圧が発生すると、この高電圧は、アンチヒューズの酸化
物に何回も供給できて、特定のヒューズ・エレメントを
プログラムすることができ、あるいは通常のチップ電源
の電圧の２〜４倍の電圧を必要とする他の応用に用いる
ことができる。
【００１６】本発明の好適な実施例は、クロック信号Ｃ
ＬＫを入力するための回路を用いる。クロック信号は、
インダクタを流れる電流を変調して、以下の関係式に従
って、インダクタに高電圧を誘起させる。
ＬＫを入力するための回路を用いる。クロック信号は、
インダクタを流れる電流を変調して、以下の関係式に従
って、インダクタに高電圧を誘起させる。
【００１７】ＶL ＝−Ｌ（ｄｉ／ｄｔ）
ここに、ＶL は、インダクタに発生する電圧であり、Ｌ
は、インダクタのインダクタンスであり、ｉは電流、ｔ
は時間である。インダクタンスは、８〜１０ｎＨのＴＳ
ＯＰ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃ
ｋａｇｅ）リードフレーム・インダクタで構成でき、あ
るいは“On-Chip Spiral Inductors…”1987 digest of
Tech. Papers, Symposium on VLSI circuits, p.12-1
に開示されている、チップ上に作製されたインダクタで
構成できる。高電圧が内部ノードに誘起されると、整流
されて、フィルタ・キャップのスタックに送られて、電
気ヒューズ・エレメントをプログラムするのに用いられ
る。さらに、本発明の好適な実施例は、集積回路チップ
パッケージ上の既存のリードフレーム・インダクタを、
コンポーネントの１つとして利用する。
は、インダクタのインダクタンスであり、ｉは電流、ｔ
は時間である。インダクタンスは、８〜１０ｎＨのＴＳ
ＯＰ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃ
ｋａｇｅ）リードフレーム・インダクタで構成でき、あ
るいは“On-Chip Spiral Inductors…”1987 digest of
Tech. Papers, Symposium on VLSI circuits, p.12-1
に開示されている、チップ上に作製されたインダクタで
構成できる。高電圧が内部ノードに誘起されると、整流
されて、フィルタ・キャップのスタックに送られて、電
気ヒューズ・エレメントをプログラムするのに用いられ
る。さらに、本発明の好適な実施例は、集積回路チップ
パッケージ上の既存のリードフレーム・インダクタを、
コンポーネントの１つとして利用する。
【００１８】図１に示されるように、集積回路チップ２
０は、シリコン上に作製され、続いて、プラスチックま
たはセラミックのパッケージ２２内に、パッケージング
される。集積回路チップは、通常、リードフレームまた
はワイヤボンド２４と呼ばれる接続手段によって、パッ
ケージ・ピン３２に接続される。典型的に、リードフレ
ームは、高透磁率のニッケル−鉄構成、例えばＡｌｌｏ
ｙ４２よりなる金属フレームであり、チップ上に載って
いる。リードフレームは、チップの上側周波数応答を制
限する高レベルのインダクタンスを有するので、インダ
クタンスは確定的ではなく、したがって寄生的であると
みなされる。本発明によれば、このようなリードフレー
ムのインダクタンスは、その誘導特性を利用することに
よって、リードフレームを有用に用いて、集積回路チッ
プ上で直接に高電圧を発生させることができる。リード
フレーム・インダクタの使用は、特に有益である。とい
うのは、集積回路は、配線がアルミニウムで作られてお
り、インダクタを作製する便宜な方法を通常有さず、お
よび配線からグランド面への距離が非常に小さいからで
ある。追加のチップ領域を用いることなしに、既存のリ
ードフレームは、適切なインダクタンスを与えることが
できる。
０は、シリコン上に作製され、続いて、プラスチックま
たはセラミックのパッケージ２２内に、パッケージング
される。集積回路チップは、通常、リードフレームまた
はワイヤボンド２４と呼ばれる接続手段によって、パッ
ケージ・ピン３２に接続される。典型的に、リードフレ
ームは、高透磁率のニッケル−鉄構成、例えばＡｌｌｏ
ｙ４２よりなる金属フレームであり、チップ上に載って
いる。リードフレームは、チップの上側周波数応答を制
限する高レベルのインダクタンスを有するので、インダ
クタンスは確定的ではなく、したがって寄生的であると
みなされる。本発明によれば、このようなリードフレー
ムのインダクタンスは、その誘導特性を利用することに
よって、リードフレームを有用に用いて、集積回路チッ
プ上で直接に高電圧を発生させることができる。リード
フレーム・インダクタの使用は、特に有益である。とい
うのは、集積回路は、配線がアルミニウムで作られてお
り、インダクタを作製する便宜な方法を通常有さず、お
よび配線からグランド面への距離が非常に小さいからで
ある。追加のチップ領域を用いることなしに、既存のリ
ードフレームは、適切なインダクタンスを与えることが
できる。
【００１９】本発明では、リードフレームの一部に電流
を強制的に流して断続し、電流の変化ｄｉ／ｄｔを生じ
させる。これにより、高電圧スパイクが、誘導的に発生
される。この高電圧スパイクは、ＩＣコンポーネントを
用いて、整流されろ波される。各スパイクは、約１ｎｓ
続くだけであるので、数百（数千でなければ）のスパイ
クが、繰り返し発生されて整流され、キャパシタを充電
する。このキャパシタは、高電圧を蓄積する。これらの
コンポーネントおよび回路は、チップ２０上の比較的小
さい領域内に設けられたオンチップ高電圧発生器２６に
含ませることができる。
を強制的に流して断続し、電流の変化ｄｉ／ｄｔを生じ
させる。これにより、高電圧スパイクが、誘導的に発生
される。この高電圧スパイクは、ＩＣコンポーネントを
用いて、整流されろ波される。各スパイクは、約１ｎｓ
続くだけであるので、数百（数千でなければ）のスパイ
クが、繰り返し発生されて整流され、キャパシタを充電
する。このキャパシタは、高電圧を蓄積する。これらの
コンポーネントおよび回路は、チップ２０上の比較的小
さい領域内に設けられたオンチップ高電圧発生器２６に
含ませることができる。
【００２０】特定の低電圧、例えば３〜４Ｖで設計され
たトランジスタへの電圧酸化物ストレスを阻止するため
には、スタッキング技術を用いて、電圧酸化物ストレス
を低くする。電圧酸化物ストレスは、各トランジスタ
が、一定レベルより大きな電圧を許容できない特定のゲ
ート酸化物厚さを有する故に、発生することが知られて
いる。このことは、酸化物が耐えることのできない限界
（メガボルト／センチメートル）によって、特定するこ
とができる。この限界は、大半の技術に対して、典型的
に５ｍＶ／ｃｍである。本発明は、２個以上のこれらト
ランジスタを直列に用いて、１個のコンポーネントに電
圧を負担させて１個のコンポーネントをオーバストレス
にさらすよりはむしろ、電圧を２個のコンポーネントに
分配するようにする。この方法を用いることによって、
酸化物ストレスの問題は避けられ、他方では、低電力回
路における高電圧基準のような応用に有用な高電圧を依
然として発生し、あるいはアンチヒューズ・プログラミ
ング用の高電圧を与える。アンチヒューズ・エレメント
２８は、本発明によって発生された高電圧を用いて、プ
ログラムできる。さらに、このような高電圧を用いて、
チップ上に設けられた再充電可能バッテリ３０を充電す
ることができる。
たトランジスタへの電圧酸化物ストレスを阻止するため
には、スタッキング技術を用いて、電圧酸化物ストレス
を低くする。電圧酸化物ストレスは、各トランジスタ
が、一定レベルより大きな電圧を許容できない特定のゲ
ート酸化物厚さを有する故に、発生することが知られて
いる。このことは、酸化物が耐えることのできない限界
（メガボルト／センチメートル）によって、特定するこ
とができる。この限界は、大半の技術に対して、典型的
に５ｍＶ／ｃｍである。本発明は、２個以上のこれらト
ランジスタを直列に用いて、１個のコンポーネントに電
圧を負担させて１個のコンポーネントをオーバストレス
にさらすよりはむしろ、電圧を２個のコンポーネントに
分配するようにする。この方法を用いることによって、
酸化物ストレスの問題は避けられ、他方では、低電力回
路における高電圧基準のような応用に有用な高電圧を依
然として発生し、あるいはアンチヒューズ・プログラミ
ング用の高電圧を与える。アンチヒューズ・エレメント
２８は、本発明によって発生された高電圧を用いて、プ
ログラムできる。さらに、このような高電圧を用いて、
チップ上に設けられた再充電可能バッテリ３０を充電す
ることができる。
【００２１】図２は、本発明のオンチップ電圧スパイク
発生器の好適な実施例の回路図である。ＩＣパッケージ
２２上のリードフレーム・インダクタ２４（図１）によ
って形成されるインダクタＬ1 に、電流が流される。図
示の例では、Ｌ1 ＝１０ｎＨである。電流は、この例で
は２．７Ｖである外部電源Ｖext から、インダクタＬ 1
に流される。電流は、垂直方向にスタックされたトラン
ジスタＮＦＥＴ６，ＮＦＥＴ４，ＮＦＥＴ０を経て、下
側インダクタＬ0 に流れ、そしてグランドに流れる。下
側インダクタＬ0 は、また、リードフレーム２４によっ
て形成され、基本的には寄生エレメントである。同様
に、リードフレーム２４で形成されるインダクタＬ2
も、寄生エレメントである。図示の例では、Ｌ0 ＝Ｌ2
＝４ｎＨである。クロック入力ＣＬＫは、ＮＦＥＴ０の
ゲートに接続されている。
発生器の好適な実施例の回路図である。ＩＣパッケージ
２２上のリードフレーム・インダクタ２４（図１）によ
って形成されるインダクタＬ1 に、電流が流される。図
示の例では、Ｌ1 ＝１０ｎＨである。電流は、この例で
は２．７Ｖである外部電源Ｖext から、インダクタＬ 1
に流される。電流は、垂直方向にスタックされたトラン
ジスタＮＦＥＴ６，ＮＦＥＴ４，ＮＦＥＴ０を経て、下
側インダクタＬ0 に流れ、そしてグランドに流れる。下
側インダクタＬ0 は、また、リードフレーム２４によっ
て形成され、基本的には寄生エレメントである。同様
に、リードフレーム２４で形成されるインダクタＬ2
も、寄生エレメントである。図示の例では、Ｌ0 ＝Ｌ2
＝４ｎＨである。クロック入力ＣＬＫは、ＮＦＥＴ０の
ゲートに接続されている。
【００２２】オンチップ電圧スパイク発生器の動作は、
クロック入力ＣＬＫをターンオンして、インダクタＬ
1 、トランジスタＮＦＥＴ６，ＮＦＥＴ４，ＮＦＥＴ
０、インダクタＬ0 に電流を流す。次に、クロック入力
ＣＬＫを、急速に閉じる。これは、所望の期間間隔で繰
り返され、ｄｉ／ｄｔを形成する。この変化電流に応じ
て、Ｖext より大きい電圧スパイクが、ノードＶc に発
生する。すなわち、インダクタＬ1 に電磁界が無くなる
と、ノードＶc は、変化電流の結果、電圧スパイクをイ
ンダクタＬ1 に発生させる。したがって、ノードＶc は
高電圧ノードである。
クロック入力ＣＬＫをターンオンして、インダクタＬ
1 、トランジスタＮＦＥＴ６，ＮＦＥＴ４，ＮＦＥＴ
０、インダクタＬ0 に電流を流す。次に、クロック入力
ＣＬＫを、急速に閉じる。これは、所望の期間間隔で繰
り返され、ｄｉ／ｄｔを形成する。この変化電流に応じ
て、Ｖext より大きい電圧スパイクが、ノードＶc に発
生する。すなわち、インダクタＬ1 に電磁界が無くなる
と、ノードＶc は、変化電流の結果、電圧スパイクをイ
ンダクタＬ1 に発生させる。したがって、ノードＶc は
高電圧ノードである。
【００２３】このインダクタは、電流の正変化または電
流の負変化に応じて、正のスパイクまたは負のスパイク
を発生する。ノードＶc に接続されたダイオードＮ４
は、正の電圧スパイクを、収集キャパシタンスＣ1 およ
びＣ2 に送る。これらの収集キャパシタは、ソースとド
レインを互いに接続したトランジスタとして示されてお
り、トランジスタの間は電圧ノードＶd を構成してい
る。ノードＶc に発生する正の電圧スパイクは、ダイオ
ードＮ４を経て、ノードＶout へ送られると、電荷がキ
ャパシタＣ1 およびＣ2 に蓄積される。ノードＶout に
発生する電圧は、これらトランジスタのうちの１つを通
るならば、酸化物ストレスの問題を生じさせるほどに高
いが、分圧器を構成する１対のスタックド・トランジス
タ（キャパシタ）エレメントが存在するので、ノードＶ
out の電圧は、半分に分けられ、酸化物ストレスは、許
容限界以下に保持される。ダイオードＮＦＥＴ３は、一
端が外部電源Ｖext に接続され、他端がキャパシタＣ1
とＣ2 との間に接続されて、パワーアップ電圧Ｖd は、
Ｖext よりダイオード電圧降下分だけ低いものよりも低
くはなく、すなわち（Ｖext −しきい値降下）よりも低
くないようにする。これは、また、酸化物ストレスを阻
止するのを助ける。
流の負変化に応じて、正のスパイクまたは負のスパイク
を発生する。ノードＶc に接続されたダイオードＮ４
は、正の電圧スパイクを、収集キャパシタンスＣ1 およ
びＣ2 に送る。これらの収集キャパシタは、ソースとド
レインを互いに接続したトランジスタとして示されてお
り、トランジスタの間は電圧ノードＶd を構成してい
る。ノードＶc に発生する正の電圧スパイクは、ダイオ
ードＮ４を経て、ノードＶout へ送られると、電荷がキ
ャパシタＣ1 およびＣ2 に蓄積される。ノードＶout に
発生する電圧は、これらトランジスタのうちの１つを通
るならば、酸化物ストレスの問題を生じさせるほどに高
いが、分圧器を構成する１対のスタックド・トランジス
タ（キャパシタ）エレメントが存在するので、ノードＶ
out の電圧は、半分に分けられ、酸化物ストレスは、許
容限界以下に保持される。ダイオードＮＦＥＴ３は、一
端が外部電源Ｖext に接続され、他端がキャパシタＣ1
とＣ2 との間に接続されて、パワーアップ電圧Ｖd は、
Ｖext よりダイオード電圧降下分だけ低いものよりも低
くはなく、すなわち（Ｖext −しきい値降下）よりも低
くないようにする。これは、また、酸化物ストレスを阻
止するのを助ける。
【００２４】電流が断続されて、負のスパイクを発生す
ると、ノードＶc とインダクタＬ0との間に設けられて
いるダイオードＮ５が、回路をショートし、すなわち負
のスパイクをグランドにシャントする。換言すれば、ノ
ードＶc がグランド電位以下になると、ダイオードＮ５
が導通し、ノードＶc を、グランド電位よりダイオード
電圧だけ低い値にクランプする。
ると、ノードＶc とインダクタＬ0との間に設けられて
いるダイオードＮ５が、回路をショートし、すなわち負
のスパイクをグランドにシャントする。換言すれば、ノ
ードＶc がグランド電位以下になると、ダイオードＮ５
が導通し、ノードＶc を、グランド電位よりダイオード
電圧だけ低い値にクランプする。
【００２５】ノードＶc に発生する電圧が、変化し、不
確定なインダクタンスに比例する。さらに、インダクタ
でのｄｉ／ｄｔ、ノードＶc およびＶout での対応ノー
ド電圧を予測することは困難である。このことは、酸化
物ストレスおよび過電圧を発生するほどにノードＶout
が高くなる状況を生じるかもしれない。この潜在的な問
題を処理するために、本発明は、ノードＶout を外部電
源Ｖext に接続するダイオードのスタックを与える。そ
の結果、ノードＶout は、外部電源の電圧よりもＮ個の
ダイオードの電圧降下分だけ高い値より大きく上昇でき
ない。ダイオードＮ１，Ｎ２，Ｎ３は、外部電源Ｖext
に接続されたインダクタＬ2 とノードＶ out との間に直
列に配列されて示されている。○印は、追加のダイオー
ドの可能性を示している。所望の最大電圧に応じて、任
意の数のダイオードを用いることができる。これらのス
タックされたダイオードは、過電圧を阻止するためのク
ランプ機構を与える。ダイオード電圧降下が０．６５Ｖ
であり、１０個のダイオードが直列に用いられるなら
ば、ノードＶout の最大電圧は、外部電源Ｖext より
６．５Ｖ大きな値になる。他のダイオードを、他の最大
電圧のために用いることができる。例えば、アンチヒュ
ーズが、８Ｖまたは９Ｖでとばされるならば、１０Ｖま
たは１１Ｖより大きい電圧をノードＶout に発生させる
必要はない。コンポーネントは、何Ｖに耐え得るかを、
技術仕様書から計算することができ、したがってスタッ
クド・ダイオード・クランプ回路は、電圧を応用使用に
十分なほど高い電圧にするが、信頼性の問題を生じるほ
どに高くはない。
確定なインダクタンスに比例する。さらに、インダクタ
でのｄｉ／ｄｔ、ノードＶc およびＶout での対応ノー
ド電圧を予測することは困難である。このことは、酸化
物ストレスおよび過電圧を発生するほどにノードＶout
が高くなる状況を生じるかもしれない。この潜在的な問
題を処理するために、本発明は、ノードＶout を外部電
源Ｖext に接続するダイオードのスタックを与える。そ
の結果、ノードＶout は、外部電源の電圧よりもＮ個の
ダイオードの電圧降下分だけ高い値より大きく上昇でき
ない。ダイオードＮ１，Ｎ２，Ｎ３は、外部電源Ｖext
に接続されたインダクタＬ2 とノードＶ out との間に直
列に配列されて示されている。○印は、追加のダイオー
ドの可能性を示している。所望の最大電圧に応じて、任
意の数のダイオードを用いることができる。これらのス
タックされたダイオードは、過電圧を阻止するためのク
ランプ機構を与える。ダイオード電圧降下が０．６５Ｖ
であり、１０個のダイオードが直列に用いられるなら
ば、ノードＶout の最大電圧は、外部電源Ｖext より
６．５Ｖ大きな値になる。他のダイオードを、他の最大
電圧のために用いることができる。例えば、アンチヒュ
ーズが、８Ｖまたは９Ｖでとばされるならば、１０Ｖま
たは１１Ｖより大きい電圧をノードＶout に発生させる
必要はない。コンポーネントは、何Ｖに耐え得るかを、
技術仕様書から計算することができ、したがってスタッ
クド・ダイオード・クランプ回路は、電圧を応用使用に
十分なほど高い電圧にするが、信頼性の問題を生じるほ
どに高くはない。
【００２６】さらに、任意のキャパシタＣＡＰを設け
て、外部電源とグランドとの間の典型的なオンチップ・
キャパシタンスをシミュレートする。ＣＡＰは、オペラ
ビリティ（ｏｐｅｒａｂｉｌｉｔｙ）を証明するための
シミュレーションにおいて有用であるが、本発明の本質
的な部分ではない。
て、外部電源とグランドとの間の典型的なオンチップ・
キャパシタンスをシミュレートする。ＣＡＰは、オペラ
ビリティ（ｏｐｅｒａｂｉｌｉｔｙ）を証明するための
シミュレーションにおいて有用であるが、本発明の本質
的な部分ではない。
【００２７】図３は、本発明の高電圧発生器の電圧出力
Ｖout を、クロックパルスの数の関数として示すグラフ
である。電圧出力Ｖout は、２．７Ｖの外部電源電圧Ｖ
extから作られる。水平軸は、時間（ナノ秒）を示し、
クロックＣＬＫパルスは、グラフの下部に示されてい
る。また、垂直軸は、ボルトを示している。クロックパ
ルス速度は、約５ｎｓオンおよび約５ｎｓオフであり、
これは電流変化ｄｉ／ｄｔとインダクタでの電圧スパイ
クとを発生する。得られる出力電圧Ｖout は、基本的に
２つの周波数で振動している。低周波は、約７Ｖ〜約９
Ｖの電圧範囲を有している。この低周波は、オンチップ
・キャパシタンスとインダクタンスとの間で発生する共
振に基づいている。さらに、図２の電圧Ｖout は、単一
の外部グランドを基準にすることに注意すべきである。
実際のオンチップ電圧は、平滑である。というのは、使
用に際して、オンチップ・グランドＶb （図２）を基準
にするからである。
Ｖout を、クロックパルスの数の関数として示すグラフ
である。電圧出力Ｖout は、２．７Ｖの外部電源電圧Ｖ
extから作られる。水平軸は、時間（ナノ秒）を示し、
クロックＣＬＫパルスは、グラフの下部に示されてい
る。また、垂直軸は、ボルトを示している。クロックパ
ルス速度は、約５ｎｓオンおよび約５ｎｓオフであり、
これは電流変化ｄｉ／ｄｔとインダクタでの電圧スパイ
クとを発生する。得られる出力電圧Ｖout は、基本的に
２つの周波数で振動している。低周波は、約７Ｖ〜約９
Ｖの電圧範囲を有している。この低周波は、オンチップ
・キャパシタンスとインダクタンスとの間で発生する共
振に基づいている。さらに、図２の電圧Ｖout は、単一
の外部グランドを基準にすることに注意すべきである。
実際のオンチップ電圧は、平滑である。というのは、使
用に際して、オンチップ・グランドＶb （図２）を基準
にするからである。
【００２８】このように、本発明の好適な回路は、ＰＮ
ダイオードによる電圧制限を用いて、大きな負のスパイ
クが、順方向バイアスされた接合を生じさせることを防
止する。最大電圧の制限は、また、ダイオード・スタッ
ク・クランプ機構によって調整することができる。本発
明を用いて、米国特許第５，０７０，３８４号公報に開
示されているようなアンチヒューズをプログラムするこ
とができる。なお、この米国特許の内容は、本願明細書
の内容に含まれるものとする。現在の技術でアンチヒュ
ーズをプログラミングするＬab測定値は、６μＡといっ
た小さな電流での適正なプログラミングを示しており、
したがって高電流容量は、必要とされない。
ダイオードによる電圧制限を用いて、大きな負のスパイ
クが、順方向バイアスされた接合を生じさせることを防
止する。最大電圧の制限は、また、ダイオード・スタッ
ク・クランプ機構によって調整することができる。本発
明を用いて、米国特許第５，０７０，３８４号公報に開
示されているようなアンチヒューズをプログラムするこ
とができる。なお、この米国特許の内容は、本願明細書
の内容に含まれるものとする。現在の技術でアンチヒュ
ーズをプログラミングするＬab測定値は、６μＡといっ
た小さな電流での適正なプログラミングを示しており、
したがって高電流容量は、必要とされない。
【００２９】本発明を、特定の好適な実施例で説明した
が、前述した説明から、多くの変形，変更が当業者には
明らかであろう。特許請求の範囲は、本発明の範囲およ
び趣旨の範囲内にあるこのような変形，変更を含むこと
を意図している。
が、前述した説明から、多くの変形，変更が当業者には
明らかであろう。特許請求の範囲は、本発明の範囲およ
び趣旨の範囲内にあるこのような変形，変更を含むこと
を意図している。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）集積回路チップに利用できる電源から、前記集積
回路チップ上で高電圧を発生する方法であって、前記集
積回路チップに供給できる電圧を有する電源を、前記集
積回路チップに設けるステップと、前記集積回路チップ
上に、または前記集積回路チップに接触して、インダク
タを設けるステップと、前記電源から前記インダクタを
経て電流を流すステップと、前記インダクタを流れる電
流を、所望の時間間隔で断続させて、前記電源の電圧よ
り大きい電圧スパイクを発生させるステップと、を含む
方法。 （２）前記集積回路チップは、前記集積回路チップを集
積回路チップ・パッケージへ接続するリードフレームを
有し、前記インダクタは、前記リードフレームの一部よ
りなる、上記（１）に記載の方法。 （３）前記電流を、複数のトランジスタを経て流し、ク
ロックを前記複数のトランジスタの１つに供給して、前
記電流を断続させる、上記（１）に記載の方法。 （４）前記複数のトランジスタは、前記集積回路チップ
上に設けられている、上記（３）に記載の方法。 （５）前記電圧スパイクを整流し、収集して、キャパシ
タに蓄積するステップをさらに含む、上記（１）に記載
の方法。 （６）前記キャパシタおよび整流器が、前記集積回路チ
ップ上に設けられている、上記（５）に記載の方法。 （７）正および負の電圧スパイクが、前記電流の断続に
よって発生され、ダイオードを用いて、前記負の電圧ス
パイクをグランドにシャントするステップをさらに含
む、上記（１）に記載の方法。 （８）前記ダイオードは、前記集積回路チップ上に設け
られている、上記（７）に記載の方法。 （９）発生された前記高電圧を制限するためのスタック
ド・ダイオード・クランプ回路をさらに含む、上記
（１）に記載の方法。 （１０）前記スタックド・ダイオード・クランプ回路
は、前記集積回路チップ上に設けられている、上記
（９）に記載の方法。 （１１）前記電圧スパイクは、前記集積回路チップに利
用できる前記電源の電圧の約２または約３倍の電圧を発
生する、上記（１）に記載の方法。 （１２）前記集積回路チップは、電気ヒューズを有し、
前記電圧スパイクによって発生された前記高電圧を用い
て、前記集積回路チップ上の前記電気ヒューズをプログ
ラムするステップをさらに含む、上記（１）に記載の方
法。 （１３）前記集積回路チップは、バッテリを有し、前記
電圧スパイクによって発生された前記高電圧を用いて、
前記集積回路チップ上の前記バッテリを充電するステッ
プをさらに含む、上記（１）に記載の方法。 （１４）集積回路チップ用の電圧発生器であって、集積
回路チップに利用できる電圧を有する電源を有する集積
回路チップと、前記電源に電気的に接続された前記集積
回路チップ上の、または前記集積回路チップに接触した
インダクタであって、電流を流すインダクタと、前記電
源から前記インダクタを経て流れる電流を、所望の時間
間隔で断続させて、前記電源の電圧より大きい電圧スパ
イクを発生させるように構成されたクロックと、を備え
る電圧発生器。 （１５）前記集積回路チップは、前記集積回路チップを
集積回路チップ・パッケージへ接続するリードフレーム
を有し、前記インダクタは、前記リードフレームの一部
よりなる、上記（１４）に記載の電圧発生器。 （１６）前記集積回路チップ上に設けられ、電流が流れ
る前記インダクタに接続されたトランジスタをさらに備
え、前記クロックは前記複数のトランジスタの１つに接
続され、前記トランジスタを流れる電流を断続させる、
上記（１４）に記載の電圧発生器。 （１７）前記集積回路チップ上に設けられ、前記電圧ス
パイクを収集して蓄積するように構成されたキャパシタ
および整流器をさらに備える、上記（１４）に記載の電
圧発生器。 （１８）前記集積回路チップ上に設けられ、前記電流の
断続によって発生された前記負の電圧スパイクをグラン
ドにシャントするように構成されたダイオードをさらに
備える、上記（１４）に記載の電圧発生器。 （１９）前記集積回路チップ上に設けられ、発生された
前記高電圧を制限するように構成されたスタックド・ダ
イオード・クランプ回路をさらに備える、上記（１４）
に記載の電圧発生器。 （２０）前記電圧スパイクは、前記集積回路チップに利
用できる前記電源の電圧の約２または約３倍の電圧を発
生する、上記（１４）に記載の電圧発生器。 （２１）前記集積回路チップは、電気ヒューズを有し、
前記集積回路チップ上のヒューズは、前記電圧スパイク
によって発生された前記高電圧によってプログラムされ
るように構成されている、上記（１４）に記載の電圧発
生器。 （２２）前記集積回路チップは、バッテリを有し、前記
集積回路チップ上のバッテリは、前記電圧スパイクによ
って発生された前記高電圧によって充電されるように構
成されている、上記（１４）に記載の電圧発生器。
の事項を開示する。 （１）集積回路チップに利用できる電源から、前記集積
回路チップ上で高電圧を発生する方法であって、前記集
積回路チップに供給できる電圧を有する電源を、前記集
積回路チップに設けるステップと、前記集積回路チップ
上に、または前記集積回路チップに接触して、インダク
タを設けるステップと、前記電源から前記インダクタを
経て電流を流すステップと、前記インダクタを流れる電
流を、所望の時間間隔で断続させて、前記電源の電圧よ
り大きい電圧スパイクを発生させるステップと、を含む
方法。 （２）前記集積回路チップは、前記集積回路チップを集
積回路チップ・パッケージへ接続するリードフレームを
有し、前記インダクタは、前記リードフレームの一部よ
りなる、上記（１）に記載の方法。 （３）前記電流を、複数のトランジスタを経て流し、ク
ロックを前記複数のトランジスタの１つに供給して、前
記電流を断続させる、上記（１）に記載の方法。 （４）前記複数のトランジスタは、前記集積回路チップ
上に設けられている、上記（３）に記載の方法。 （５）前記電圧スパイクを整流し、収集して、キャパシ
タに蓄積するステップをさらに含む、上記（１）に記載
の方法。 （６）前記キャパシタおよび整流器が、前記集積回路チ
ップ上に設けられている、上記（５）に記載の方法。 （７）正および負の電圧スパイクが、前記電流の断続に
よって発生され、ダイオードを用いて、前記負の電圧ス
パイクをグランドにシャントするステップをさらに含
む、上記（１）に記載の方法。 （８）前記ダイオードは、前記集積回路チップ上に設け
られている、上記（７）に記載の方法。 （９）発生された前記高電圧を制限するためのスタック
ド・ダイオード・クランプ回路をさらに含む、上記
（１）に記載の方法。 （１０）前記スタックド・ダイオード・クランプ回路
は、前記集積回路チップ上に設けられている、上記
（９）に記載の方法。 （１１）前記電圧スパイクは、前記集積回路チップに利
用できる前記電源の電圧の約２または約３倍の電圧を発
生する、上記（１）に記載の方法。 （１２）前記集積回路チップは、電気ヒューズを有し、
前記電圧スパイクによって発生された前記高電圧を用い
て、前記集積回路チップ上の前記電気ヒューズをプログ
ラムするステップをさらに含む、上記（１）に記載の方
法。 （１３）前記集積回路チップは、バッテリを有し、前記
電圧スパイクによって発生された前記高電圧を用いて、
前記集積回路チップ上の前記バッテリを充電するステッ
プをさらに含む、上記（１）に記載の方法。 （１４）集積回路チップ用の電圧発生器であって、集積
回路チップに利用できる電圧を有する電源を有する集積
回路チップと、前記電源に電気的に接続された前記集積
回路チップ上の、または前記集積回路チップに接触した
インダクタであって、電流を流すインダクタと、前記電
源から前記インダクタを経て流れる電流を、所望の時間
間隔で断続させて、前記電源の電圧より大きい電圧スパ
イクを発生させるように構成されたクロックと、を備え
る電圧発生器。 （１５）前記集積回路チップは、前記集積回路チップを
集積回路チップ・パッケージへ接続するリードフレーム
を有し、前記インダクタは、前記リードフレームの一部
よりなる、上記（１４）に記載の電圧発生器。 （１６）前記集積回路チップ上に設けられ、電流が流れ
る前記インダクタに接続されたトランジスタをさらに備
え、前記クロックは前記複数のトランジスタの１つに接
続され、前記トランジスタを流れる電流を断続させる、
上記（１４）に記載の電圧発生器。 （１７）前記集積回路チップ上に設けられ、前記電圧ス
パイクを収集して蓄積するように構成されたキャパシタ
および整流器をさらに備える、上記（１４）に記載の電
圧発生器。 （１８）前記集積回路チップ上に設けられ、前記電流の
断続によって発生された前記負の電圧スパイクをグラン
ドにシャントするように構成されたダイオードをさらに
備える、上記（１４）に記載の電圧発生器。 （１９）前記集積回路チップ上に設けられ、発生された
前記高電圧を制限するように構成されたスタックド・ダ
イオード・クランプ回路をさらに備える、上記（１４）
に記載の電圧発生器。 （２０）前記電圧スパイクは、前記集積回路チップに利
用できる前記電源の電圧の約２または約３倍の電圧を発
生する、上記（１４）に記載の電圧発生器。 （２１）前記集積回路チップは、電気ヒューズを有し、
前記集積回路チップ上のヒューズは、前記電圧スパイク
によって発生された前記高電圧によってプログラムされ
るように構成されている、上記（１４）に記載の電圧発
生器。 （２２）前記集積回路チップは、バッテリを有し、前記
集積回路チップ上のバッテリは、前記電圧スパイクによ
って発生された前記高電圧によって充電されるように構
成されている、上記（１４）に記載の電圧発生器。
【図１】リードフレームと本発明の誘導電圧スパイク発
生器とを示す集積回路チップの平面図である。
生器とを示す集積回路チップの平面図である。
【図２】本発明の誘導電圧発生器の回路図である。
【図３】本発明の誘導電圧発生器によって発生された高
電圧Ｖout のグラフ表示である。
電圧Ｖout のグラフ表示である。
２０ 集積回路チップ
２２ パッケージ
２４ リードフレームまたはワイヤボンド
２６ オンチップ高電圧発生器
２８ アンチヒューズ・エレメント
３０ 再充電可能バッテリ
３２ パッケージ・ピン
─────────────────────────────────────────────────────
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(72)発明者 トシアキ・キリハタ
アメリカ合衆国 12603 ニューヨーク州
ポウキープシー ミスティ リッジ サ
ークル 10
(72)発明者 サング・フー・ドング
アメリカ合衆国 78733 テキサス州 オ
ースティン コーリオプシス ドライブ
10617
Ｆターム(参考） 5F038 AV15 AZ04 BB05 BE07 BG03
BH03 BH04 BH15 CD06 EZ20
5F067 CD10
Claims (22)
- 【請求項１】集積回路チップに利用できる電源から、前
記集積回路チップ上で高電圧を発生する方法であって、 前記集積回路チップに供給できる電圧を有する電源を、
前記集積回路チップに設けるステップと、 前記集積回路チップ上に、または前記集積回路チップに
接触して、インダクタを設けるステップと、 前記電源から前記インダクタを経て電流を流すステップ
と、 前記インダクタを流れる電流を、所望の時間間隔で断続
させて、前記電源の電圧より大きい電圧スパイクを発生
させるステップと、を含む方法。 - 【請求項２】前記集積回路チップは、前記集積回路チッ
プを集積回路チップ・パッケージへ接続するリードフレ
ームを有し、前記インダクタは、前記リードフレームの
一部よりなる、請求項１に記載の方法。 - 【請求項３】前記電流を、複数のトランジスタを経て流
し、クロックを前記複数のトランジスタの１つに供給し
て、前記電流を断続させる、請求項１に記載の方法。 - 【請求項４】前記複数のトランジスタは、前記集積回路
チップ上に設けられている、請求項３に記載の方法。 - 【請求項５】前記電圧スパイクを整流し、収集して、キ
ャパシタに蓄積するステップをさらに含む、請求項１に
記載の方法。 - 【請求項６】前記キャパシタおよび整流器が、前記集積
回路チップ上に設けられている、請求項５に記載の方
法。 - 【請求項７】正および負の電圧スパイクが、前記電流の
断続によって発生され、ダイオードを用いて、前記負の
電圧スパイクをグランドにシャントするステップをさら
に含む、請求項１に記載の方法。 - 【請求項８】前記ダイオードは、前記集積回路チップ上
に設けられている、請求項７に記載の方法。 - 【請求項９】発生された前記高電圧を制限するためのス
タックド・ダイオード・クランプ回路をさらに含む、請
求項１に記載の方法。 - 【請求項１０】前記スタックド・ダイオード・クランプ
回路は、前記集積回路チップ上に設けられている、請求
項９に記載の方法。 - 【請求項１１】前記電圧スパイクは、前記集積回路チッ
プに利用できる前記電源の電圧の約２または約３倍の電
圧を発生する、請求項１に記載の方法。 - 【請求項１２】前記集積回路チップは、電気ヒューズを
有し、前記電圧スパイクによって発生された前記高電圧
を用いて、前記集積回路チップ上の前記電気ヒューズを
プログラムするステップをさらに含む、請求項１に記載
の方法。 - 【請求項１３】前記集積回路チップは、バッテリを有
し、前記電圧スパイクによって発生された前記高電圧を
用いて、前記集積回路チップ上の前記バッテリを充電す
るステップをさらに含む、請求項１に記載の方法。 - 【請求項１４】集積回路チップ用の電圧発生器であっ
て、 集積回路チップに利用できる電圧を有する電源を有する
集積回路チップと、 前記電源に電気的に接続された前記集積回路チップ上
の、または前記集積回路チップに接触したインダクタで
あって、電流を流すインダクタと、 前記電源から前記インダクタを経て流れる電流を、所望
の時間間隔で断続させて、前記電源の電圧より大きい電
圧スパイクを発生させるように構成されたクロックと、
を備える電圧発生器。 - 【請求項１５】前記集積回路チップは、前記集積回路チ
ップを集積回路チップ・パッケージへ接続するリードフ
レームを有し、前記インダクタは、前記リードフレーム
の一部よりなる、請求項１４に記載の電圧発生器。 - 【請求項１６】前記集積回路チップ上に設けられ、電流
が流れる前記インダクタに接続されたトランジスタをさ
らに備え、前記クロックは前記複数のトランジスタの１
つに接続され、前記トランジスタを流れる電流を断続さ
せる、請求項１４に記載の電圧発生器。 - 【請求項１７】前記集積回路チップ上に設けられ、前記
電圧スパイクを収集して蓄積するように構成されたキャ
パシタおよび整流器をさらに備える、請求項１４に記載
の電圧発生器。 - 【請求項１８】前記集積回路チップ上に設けられ、前記
電流の断続によって発生された前記負の電圧スパイクを
グランドにシャントするように構成されたダイオードを
さらに備える、請求項１４に記載の電圧発生器。 - 【請求項１９】前記集積回路チップ上に設けられ、発生
された前記高電圧を制限するように構成されたスタック
ド・ダイオード・クランプ回路をさらに備える、請求項
１４に記載の電圧発生器。 - 【請求項２０】前記電圧スパイクは、前記集積回路チッ
プに利用できる前記電源の電圧の約２または約３倍の電
圧を発生する、請求項１４に記載の電圧発生器。 - 【請求項２１】前記集積回路チップは、電気ヒューズを
有し、前記集積回路チップ上のヒューズは、前記電圧ス
パイクによって発生された前記高電圧によってプログラ
ムされるように構成されている、請求項１４に記載の電
圧発生器。 - 【請求項２２】前記集積回路チップは、バッテリを有
し、前記集積回路チップ上のバッテリは、前記電圧スパ
イクによって発生された前記高電圧によって充電される
ように構成されている、請求項１４に記載の電圧発生
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/850,353 US6452439B1 (en) | 2001-05-07 | 2001-05-07 | Inductive voltage spike generator with diode shunt |
| US09/850353 | 2001-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007839A true JP2003007839A (ja) | 2003-01-10 |
| JP3880433B2 JP3880433B2 (ja) | 2007-02-14 |
Family
ID=25307897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002110437A Expired - Fee Related JP3880433B2 (ja) | 2001-05-07 | 2002-04-12 | 高電圧発生方法および電圧発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6452439B1 (ja) |
| JP (1) | JP3880433B2 (ja) |
| TW (1) | TW541794B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071935A (ja) * | 2006-09-14 | 2008-03-27 | Toshiba Corp | 半導体装置 |
| WO2011122182A1 (ja) * | 2010-03-31 | 2011-10-06 | 株式会社村田製作所 | アンチヒューズモジュール |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511481B2 (en) * | 2001-03-30 | 2003-01-28 | Triage Medical, Inc. | Method and apparatus for fixation of proximal femoral fractures |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070384A (en) | 1990-04-12 | 1991-12-03 | Actel Corporation | Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer |
| US5313141A (en) * | 1993-04-22 | 1994-05-17 | Durel Corporation | Three terminal inverter for electroluminescent lamps |
| JP2828881B2 (ja) * | 1993-10-04 | 1998-11-25 | 沖電気工業株式会社 | 高圧電源回路 |
| US5550458A (en) * | 1994-05-31 | 1996-08-27 | Lucent Technologies Inc. | Low-loss snubber for a power factor corrected boost converter |
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| US5821701A (en) * | 1996-05-21 | 1998-10-13 | Teggatz; Ross | Boost regulator circuit with stoarge capacitor for reduced power consumption |
| SE510366C2 (sv) * | 1996-08-22 | 1999-05-17 | Ericsson Telefon Ab L M | AC/DC Omvandlare |
| US5841299A (en) | 1997-02-06 | 1998-11-24 | Intel Corporation | Method and apparatus for implementing an adiabatic logic family |
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2001
- 2001-05-07 US US09/850,353 patent/US6452439B1/en not_active Expired - Fee Related
-
2002
- 2002-04-12 JP JP2002110437A patent/JP3880433B2/ja not_active Expired - Fee Related
- 2002-05-02 TW TW091109136A patent/TW541794B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3880433B2 (ja) | 2007-02-14 |
| US6452439B1 (en) | 2002-09-17 |
| TW541794B (en) | 2003-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060804 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060804 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20060804 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20061023 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20061023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |