KR100840958B1 - 승압형 ｄｃ-ｄｃ 컨버터용 반도체 장치 및 승압형ｄｃ-ｄｃ 컨버터 - Google Patents

승압형 ｄｃ-ｄｃ 컨버터용 반도체 장치 및 승압형ｄｃ-ｄｃ 컨버터 Download PDF

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요시노리 우에다
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가부시키가이샤 리코
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Abstract

본 발명은 장치의 전력 요구 조건을 만족시키면서 고 효율을 얻을 수 있는 전원 장치를 개시하고 있다.
본 발명의 전원 장치는, 제1 전원과, 상기 제1 전원의 출력 전압을 승압하는 전압 승압 유닛과, 상기 전압 승압 유닛의 출력 전압을 강압하는 전압 강압 유닛과, 상기 전압 강압 유닛의 출력 전압에 의하여 동작하도록 구동되는 부하를 포함하고 있다. 상기 전압 승압 유닛은 상기 제1 전원의 출력 전압을 상기 전압 강압 유닛의 동작 전압의 하한치로 승압한다.

Description

승압형 ＤＣ-ＤＣ 컨버터용 반도체 장치 및 승압형 ＤＣ-ＤＣ 컨버터{SEMICONDUCTOR DEVICE USED IN STEP-UP DC-DC CONVERTER, AND STEP-UP DC-DC CONVERTER}
도 1은 본 발명의 일 실시예에 따른 스위칭 소자 및 다이오드 소자를 도시하는 단면도.
도 2a는 도 1에 도시된 스위칭 소자의 평면도.
도 2b는 도 2a의 X-X 위치에서의 스위칭 소자의 단면도.
도 2c는 도 2a의 Y-Y 위치에서의 스위칭 소자의 단면도.
도 3a는 도 1에 도시된 다이오드 소자의 평면도.
도 3b는 도 3a의 X-X 위치에서의 다이오드 소자의 단면도.
도 3c는 도 3a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 4는 본 실시예의 제어기를 구성하는 MOS 트랜지스터 및 저항 소자를 도시하는 단면도.
도 5는 본 실시예의 반도체 장치를 구비한 승압형 DC-DC 컨버터를 도시하는 회로도.
도 6은 도 5에 도시된 승압형 DC-DC 컨버터의 동작을 설명하기 위한 타이밍차트.
도 7a 내지 도 7c는 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 8a 내지 도 8c는 도 7c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 9a 내지 도 9c는 도 8c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 10a 내지 도 10c는 도 9c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 11a 내지 도 11c는 도 10c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 12a 내지 도 12c는 도 11c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 13a 내지 도 13c는 도 12c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 14a 내지 도 14c는 도 13c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 15a 내지 도 15c는 도 14c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 16a 내지 도 16c는 도 15c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 17a 내지 도 17c는 도 16c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 18a 내지 도 18c는 도 17c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 19a는 제2 실시예에 따른 다이오드 소자의 평면도.
도 19b는 도 19a의 X-X 위치에서의 다이오드 소자의 단면도.
도 19c는 도 19a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 20a 및 도 20b는 도 3a 내지 도 3c에 도시된 다이오드 소자(슬릿 없음)와 도 19a 내지 도 19c에 도시된 다이오드 소자(슬릿 있음)의 특성들을 각각 도시하는 그래프.
도 21a는 도 5에 도시된 DC-DC 컨버터의 다이오드 소자에 도 19a 내지 도 19c에 도시된 다이오드 소자를 적용한 것에 대해서 DC-DC 컨버터의 변환 효율의 측정 결과를 나타내는 도면.
도 21b는 다이오드 소자로서 내장형 쇼트키 다이오드가 사용되는 DC-DC 컨버터의 변환 효율의 측정 결과를 나타내는 도면.
도 22a는 제3 실시예에 따른 다이오드 소자의 평면도.
도 22b는 도 22a의 X-X 위치에서의 다이오드 소자의 단면도.
도 22c는 도 22a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 23은 도 5의 DC-DC 컨버터의 다이오드 소자에 도 22a 내지 도 22c의 다이오드 소자를 적용한 것에 대해서 DC-DC 컨버터의 변환 효율의 측정 결과를 나타내 는 도면.
도 24a는 본 발명의 제4 실시예에 따른 다이오드 소자의 평면도.
도 24b는 도 24a의 X-X 위치에서의 다이오드 소자의 단면도.
도 24c는 도 24a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 25는 도 14b에 도시된 단계와 도 14c에 도시된 단계 사이에서 실행되는 도 24a 내지 도 24c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도.
도 26a는 제5 실시예에 따른 다이오드 소자의 평면도.
도 26b는 도 26a의 X-X 위치에서의 다이오드 소자의 단면도.
도 26c는 도 26a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 27은 도 13b의 단계를 대체한 도 26a 내지 도 26c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도.
도 28은 도 17a의 단계를 대체한 도 26a 내지 도 26c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도.
도 29는 도 18a의 단계를 대체한 도 26a 내지 도 26c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도.
도 30a는 제5 실시예에 대한 변형예의 다이오드 소자의 평면도.
도 30b는 도 30a의 X-X 위치에서의 다이오드 소자의 단면도.
도 30c는 도 30a의 Y-Y 위치에서의 다이오드 소자의 단면도.
도 31은 도 3a 내지 도 3c, 도 19a 내지 도 19c, 도 24a 내지 도 24c, 및 도 26a 내지 도 26c에 각각 도시된 다이오드 소자에 대해서 역 바이어스 누설 전류의 온도 특성에 대한 측정 결과를 나타내는 도면.
도 32는 승압형 DC-DC 컨버터의 일례를 도시하는 회로도.
본 발명은 승압형 DC-DC 컨버터에 이용되는 스위칭 소자 및 다이오드 소자를 포함하는 반도체 장치 및 그 반도체 장치를 이용한 승압형 DC-DC 컨버터에 관한 것이다.
최근, 휴대 전화로 대표되는 휴대용 전자 기기는 폭발적인 기세로 여러 가지 다양한 분야에 응용되고, 널리 보급되고 있다. 휴대용 전자 기기는 배터리에 의해 구동되고 있다. 배터리의 출력 전압보다 높은 전압이 휴대용 전자 기기에 요구되는 경우, 승압 변압기(step-up transformer) 회로를 이용할 필요가 있다. 이 승압 변압기 회로로서, 일반적으로는 승압형 DC-DC 컨버터가 이용될 수 있다. 예를 들면, 일본 특허 공개 평9-84333호 공보(이하에서는, "참조 문헌 1"이라 한다) 및 일본 특허 공개 제2001-154627호 공보(이하에서는, "참조 문헌 2"라 한다)에는 승압형 DC-DC 컨버터가 기재되어 있다.
도 32에 승압형 DC-DC 컨버터의 일례를 도시하는 회로도이다.
도 32에 도시된 승압형 DC-DC 컨버터는 인덕터(코일)(201), 다이오드 소자(203), 스위칭 소자(205) 및 커패시터(207)를 구비하고 있다. DC(직류) 전 원(209)에 코일(201)의 일단이 접속되고, 코일(201)의 타단에 다이오드 소자(203)의 애노드가 접속되어 있다. 코일(201)과 다이오드 소자(203) 사이의 접속점 A에 스위칭 소자(205)의 일단이 접속되고, 스위칭 소자(205)의 타단은 접지 전위(GND)에 접속되어 있다. 다이오드 소자(203)의 캐소드에 커패시터(207)의 일단이 접속되고, 커패시터(207)의 타단은 접지 전위(GND)에 접속되어 있다. 다이오드 소자(203)의 캐소드가 출력 단자(B)에 접속된다.
스위칭 소자(205)를 온하면, 직류 전원(209)으로부터 코일(201), 스위칭 소자(205), 접지 전위(GND)의 순으로 전류가 흐른다. 스위칭 소자(205)의 저항이 예컨대 0 Ω(ohm)이면, 접속점 A에서의 전압은 0 V(볼트)이며, 다이오드 소자(203)에는 역 바이어스가 걸리기 때문에 커패시터(207)의 용량 전위가 출력 단자 B에 출력된다.
스위칭 소자(205)를 오프하면, 코일(201)의 양단에 역 기전력이 발생하고, 입력 전압보다 높은 전압이 접속점 A에서 발생한다. 이때, 다이오드 소자(203)는 순바이어스 상태가 되고, 직류 전원(209)으로부터 코일(201), 다이오드 소자(203), 및 출력 단자 B의 순으로 전류가 흐른다.
DC-DC 컨버터는 스위칭 소자(205)의 온과 오프를 반복함으로써 입력 전압보다 높은 출력 전압을 DC-DC 컨버터로부터 추출할 수 있다.
일반적으로, 참조 문헌 2에 기재되어 있는 바와 같이, 스위칭 소자(205)로서 MOS 트랜지스터가 이용되고, 다이오드 소자(203)로서 외부 부품이 이용될 수 있으며, 예를 들면 다이오드 소자로서 쇼트키 다이오드를 내장한 반도체 장치일 수 있 다.
도 32에 도시한 바와 같은 승압형 DC-DC 컨버터에 있어서, 스위칭 소자(205)가 온인 상태에서는, 접속점 A에서의 전압은 기본적으로는 0 V이며, 출력 단자 B에서의 전압은 고전압이 될 수 있다. 그러나, 이것에 의하여 다이오드 소자(203)의 역 바이어스 누설이 발생할 수 있다. 특히, 다이오드 소자(203)로서 금속 소자가 반도체 층에 접속되어 이루어지는 쇼트키 다이오드를 이용한 경우, 역 전 누설 전류가 크게 되는 문제가 있었다.
또한, 코일(201)의 역 기전력은 단위 시간당 전류의 변화율에 비례하기 때문에, 스위칭 소자(205)로서 고속 스위칭을 행할 수 있는 것이 요구된다.
또한, 스위칭 소자(205)가 오프인 상태에서는, 접속점 A 및 출력 단자 B에서의 전압이 고전압이 되기 때문에, MOS 트랜지스터로 이루어지는 스위칭 소자(205)의 드레인에 고전압의 역 바이어스가 인가된다. 이로 인하여, 접합 누설 및 오프 누설(오프 상태의 소스-드레인 누설)이 발생하면, 접속점 A에서의 전압은 서서히 감소될 수 있다.
이러한 문제는 DC-DC 컨버터의 변환 효율의 저하를 초래할 수 있다.
그래서, 본 발명은 종래 기술의 전술한 하나 이상의 문제점을 해소시키는 데 있다.
본 발명의 양호한 실시예는 동일한 반도체 기판에 스위칭 소자와 다이오드 소자를 구비하면서, 양호한 변환 효율을 얻을 수 있는 승압형 DC-DC 컨버터용 반도 체 장치, 및 그 반도체 장치를 이용한 승압형 DC-DC 컨버터를 제공하는 것을 목적으로 하는 것이다.
본 발명의 제1 양태에 따르면, 승압형 DC-DC 컨버터용 반도체 장치로서, 스위칭 소자와: 상기 스위칭 소자와 동일한 반도체 기판에 형성된 다이오드 소자와; 스위칭 단자와; 출력 단자를 포함하고,
상기 스위칭 소자는 게이트 전극 하부의 채널 확산층의 표면부에 형성된 채널 영역을 갖는 LDMOS 트랜지스터를 포함하며, 상기 LDMOS 트랜지스터는, 소스 확산층, 상기 소스 확산층의 도전형과 반대 도전형이며 상기 소스 확산층의 측면 및 바닥면을 둘러싸도록 형성된 채널 확산층, 및 상기 소스 확산층의 도전형과 동일한 도전형이며 상기 채널 확산층의 외측 및 그 채널 확산층에 인접하게 형성된 드레인 확산층을 포함하고,
상기 다이오드 소자는, 다이오드 소자의 콜렉터를 구성하는 콜렉터 확산층과, 상기 콜렉터 확산층의 도전형과 반대 도전형이며 콜렉터에 접속되며 상기 콜렉터 확산층에서 다이오드 소자의 베이스를 구성하는 베이스 확산층과, 상기 콜렉터 확산층의 도전형과 동일한 도전형이며 상기 베이스 확산층에서 다이오드 소자의 이미터를 구성하는 이미터 확산층을 포함한 수직 바이폴라 트랜지스터를 포함하고, 상기 베이스와 상기 이미터 사이에서 다이오드를 제공하는 다이오드 소자이며,
상기 스위칭 소자의 드레인과 상기 다이오드 소자의 애노드는 상기 스위칭 단자에 접속되고,
상기 다이오드 소자의 캐소드는 상기 출력 단자에 접속되는 것인 승압형 DC-DC 컨버터용 반도체 장치를 제공하고 있다.
LDMOS의 상세한 내용과 관련해서는 예를 들면 일본 특허 공개 제2001-68561호 공보(이하에서는, "참조 문헌 3"이라 한다) 및 일본 특허 공개 제2003-86790호 공보(이하에서는, "참조 문헌 4"라 한다)에 기재되어 있다.
일 실시예에 있어서, 상기 다이오드 소자는 상기 베이스 확산층의 도전형과 동일한 도전형이고 상기 베이스 확산층에 형성되는 베이스 콘택트 확산층을 포함할 수 있고,
상기 베이스 콘택트 확산층은 상기 이미터 확산층과 일정한 간격을 두고 이격되며 상기 이미터 확산층을 둘러싸도록 형성되도록 하여도 좋다.
더욱 바람직하게는, 상기 승압형 DC-DC 컨버터용 반도체 장치는 상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층에 형성되는 콜렉터 콘택트 확산층을 더 포함하고,
상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이에 배치된 상기 베이스 콘택트 확산층의 부분은 상기 콜렉터 콘택트 확산층에 인접하여 형성되도록 하여도 좋다.
일 실시예의 승압형 DC-DC 컨버터용 반도체 장치에 있어서, 상기 다이오드 소자는,
상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층의 표면에 형성되는 콜렉터 콘택트 확산층과;
상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면에 배치된 LOCOS 산화막으로 이루어지는 필드 산화막과;
상기 필드 산화막 하부의 상기 베이스 확산층 부분에 배치되는 제2 베이스 확산층을 포함하고,
상기 제2 베이스 확산층의 불순물 농도는 상기 베이스 확산층의 불순물 농도보다 높게 하여도 좋다.
다른 실시예의 승압형 DC-DC 컨버터용 반도체 장치로서, 상기 다이오드 소자는,
상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층의 표면에 형성되는 콜렉터 콘택트 확산층과;
상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면에 배치된 LOCOS 산화막으로 이루어지는 필드 산화막을 포함하고,
상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면의 일부분은 상기 필드 산화막에 의하여 커버되지 않도록 하여도 좋다.
일 실시예로서, 상기 드레인 확산층과 상기 콜렉터 확산층은 동일한 불순물 농도 분포를 갖도록 하여도 좋다.
본 발명의 제2 양태에 따르면, 승압형 DC-DC 컨버터로서, 반도체 장치와; 코일과; 커패시터를 포함하고,
상기 반도체 장치는, 스위칭 소자와, 상기 스위칭 소자와 동일한 반도체 기 판에 형성된 다이오드 소자와, 상기 코일에 연결된 스위칭 단자와, 상기 커패시터의 일단에 연결된 출력 단자를 포함하며,
상기 스위칭 소자는, 게이트 전극 하부의 채널 확산층의 표면부에 형성된 채널 영역을 갖는 LDMOS 트랜지스터를 포함하고, 상기 LDMOS 트랜지스터는, 소스 확산층, 상기 소스 확산층의 도전형과 반대 도전형이며 상기 소스 확산층의 측면 및 바닥면을 둘러싸도록 형성된 채널 확산층, 및 상기 소스 확산층의 도전형과 동일한 도전형이며 상기 채널 확산층의 외측 및 그 채널 확산층에 인접하게 형성된 드레인 확산층을 포함하며,
상기 다이오드 소자는, 다이오드 소자의 콜렉터를 구성하는 콜렉터 확산층과, 상기 콜렉터 확산층의 도전형과 반대 도전형이며 콜렉터에 접속되며 상기 콜렉터 확산층에서 다이오드 소자의 베이스를 구성하는 베이스 확산층과, 상기 콜렉터 확산층의 도전형과 동일한 도전형이며 상기 베이스 확산층에서 다이오드 소자의 이미터를 구성하는 이미터 확산층을 포함한 수직 바이폴라 트랜지스터를 포함하며, 상기 베이스와 상기 이미터 사이에서 다이오드를 제공하는 다이오드 소자이고,
상기 스위칭 소자의 드레인과 상기 다이오드 소자의 애노드는 상기 스위칭 단자에 접속되며,
상기 다이오드 소자의 캐소드는 상기 출력 단자에 접속되고,
상기 스위칭 단자에는 상기 코일의 일단이 접속되며,
상기 출력 단자에는 상기 커패시터의 일단이 접속되는 것인 승압형 DC-DC 컨버터를 제공하고 있다.
본 발명의 상기한 목적 및 다른 목적과, 특징 및 이점에 대해서는 첨부한 도면을 참조하여 이하의 양호한 실시예의 상세한 설명으로부터 더욱 명확하게 될 것이다.
실시예
이하에서는, 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 스위칭 소자 및 다이오드 소자를 도시하는 단면도이다.
도 1에 도시된 바와 같이, 본 실시예의 반도체 장치는 스위칭 소자, 예를 들면 LDMOS(수직 확산 금속 산화물 반도체) 및 다이오드 소자를 주로 포함한다.
다음에, 도 2a 내지 도 2c를 참조하여 본 발명의 스위칭 소자에 대해서 설명한다.
도 2a는 도 1에 도시된 스위칭 소자의 평면도이다.
도 2b는 도 2a의 X-X 위치에서의 스위칭 소자의 단면도이다.
도 2c는 도 2a의 Y-Y 위치에서의 스위칭 소자의 단면도이다.
여기서, 도 2b에 도시된 구조(및 이하에 개시되는 바와 같이 도 3b에 도시된 구조)는 도 1에 도시된 구조에 대응한다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 실시예에 있어서, 스위칭 소자는 n채널형 LDMOS에 의해 형성되어 있다.
여기에서, 도 2a에서는 소자 분리용 필드 산화막 및 전계 완화용 산화막의 도시를 생략하고 있다. 예컨대, 소자 분리용 필드 산화막(3)은 LOCOS(Local Oxidation of Silicon)법에 의해 약 20 Ωcm 정도의 기판 저항을 갖는 p형 반도체 기판(Psub)(1)으로 형성될 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, LDMOS 영역의 반도체 기판(1)에 n형 웰 확산층(5)(도 2a 내지 도 2c에서 NW1로 나타내며 LDMOS의 드레인 확산층에 대응함)이 형성되어 있고, n형 웰 확산층(5)에 p형 보디 확산층(7)(도 2a 내지 도 2c에서 PB로 나타내며 LDMOS의 채널 확산층에 대응함)이 형성되어 있으며, p형 보디 확산층(7)에 n형 소스 확산층(9)(도 2a 내지 도 2c에서 N+로 나타냄)과 p형 고농도 확산층(11)(도 2a 내지 도 2c에서 P+로 나타냄)이 형성되어 있다. p형 고농도 확산층(11)은 p형 보디 확산층(7)의 전위를 추출하기 위한 것이다. n형 소스 확산층(9)은 p형 보디 확산층(7)의 주변부와는 간격을 두면서, p형 고농도 확산층(11)을 둘러싸도록 프레임형으로 형성되어 있다.
n형 웰 확산층(5)의 표면측에는 이 n형 웰 확산층(5)보다 짙은 n형 불순물 농도를 갖는 얇게 도핑된 n형 웰 확산층(13)(도 2a 내지 도 2c에서 LNW로 나타냄)이 형성되어 있다. 얇게 도핑된 n형 웰 확산층(LNW)(13)은 p형 보디 확산층(7)을 둘러싸도록 프레임형으로 형성되어 있다.
얇게 도핑된 n형 웰 확산층(LNW)(13)의 표면측에는 p형 보디 확산층(7)과 간격을 두고 n형 고농도 확산층(15)(도 2a 내지 도 2c에서 N+로 나타냄)이 형성되어 있다.
n형 웰 확산층(5), 얇게 도핑된 n형 웰 확산층(LNW)(13) 및 n형 고농도 확산층(N+)(15)은 LDMOS의 드레인을 구성한다.
도 2b에 도시하는 바와 같이, n형 소스 확산층(9), n형 고농도 확산층(N+)(15) 및 p형 보디 확산층(7) 사이의 n형 웰 확산층(5) 상에는 게이트 산화막(17)이 형성되어 있고, 또한 그 게이트 산화막(17) 위에는 폴리실리콘 게이트 전극(19)이 형성되어 있다. 폴리실리콘 게이트 전극(19) 하부에 있는 p형 보디 확산층(7) 표면이 LDMOS의 채널 영역이 된다. 얇게 도핑된 n형 웰 확산층(LNW)(13)상에는 전계 완화용 산화막(21)이 형성되어 있다. 게이트 전극(19)은 게이트 산화막(17)상으로부터 전계 완화용 산화막(21)으로 연장하도록 형성되어 있다.
전계 완화용 산화막(21)의 측면 상의 게이트 전극(19)의 측면은 전계 완화용 산화막(21)의 n형 고농도 확산층(N+)(15)측의 단부와는 간격을 두고 전계 완화용 산화막(21) 상에 배치되어 있다. 전계 완화용 산화막(21)은 필드 산화막(3)과는 별도 형성된 것이며, 게이트 산화막(17)보다 두꺼운 막 두께를 갖는다. 전계 완화용 산화막(21)의 두께 방향의 단면 형상은 대략 사다리꼴로 형성되어 있다. 그러나, 전계 완화용 산화막(21)의 형상은 사다리꼴의 단면 형상으로만 한정되는 것이 아니다. 예컨대, 필드 산화막(3)을 전계 완화용 산화막(21)으로서 이용할 수도 있다.
n형 웰 확산층(5)을 둘러싸는 반도체 기판(1)에는 p형 웰 확산층(23)이 형성되어 있고, p형 웰 확산층(23)에는 n형 웰 확산층(5)이 형성되는 영역을 둘러싸도록 p형 보디 확산층(25)이 형성되어 있다.
p형 웰 확산층(23) 및 p형 보디 확산층(25)은 LDMOS를 다른 소자와 전기적으 로 분리하기 위한 것이다. p형 웰 확산층(23) 및 p형 보디 확산층(25)의 표면은 필드 산화막(3)으로 덮여 있다.
다음에, 도 3a 내지 도 3c를 참조하여 본 실시예의 다이오드 소자에 대해서 설명한다.
이 실시예에서는 다이오드 소자는 종형 바이폴라 트랜지스터 구조로 이루어지고, 베이스와 콜렉터가 접속되며, 베이스와 이미터 사이에서 형성된 다이오드 소자에 의해 형성되어 있다. 평면도(A)에서는 필드 산화막의 도시를 생략하고 있다.
(도 2는 도 1의 스위칭 소자를 도시하는 도면이며, (A)는 평면도, (B)는 (A)의 X-X 위치에서의 단면도, (C)는 (A)의 Y-Y 위치에서의 단면도이다.
도 3a는 도 1에 도시된 다이오드 소자의 평면도이다.
도 3b는 도 3a의 X-X 위치에서의 다이오드 소자의 단면도로서, 도 2a에 도시된 것과 동일하다.
도 3c는 도 3a의 Y-Y 위치에서의 다이오드 소자의 단면도로서, 도 2a에 도시된 것과 대응하고 있다.
여기서, 도 3b에 도시된 구조(및 이하에 개시되는 바와 같이 도 2b에 도시된 구조)는 도 1에 도시된 구조에 대응한다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 실시예의 다이오드 소자는 수직 바이폴라 트랜지스터 구조를 가지며, 베이스와 이미터 사이에 PN 다이오드가 제공되고, p형 반도체 기판(Psub)으로부터 PN 다이오드를 차폐시키기 위해서 그 베이스는 콜렉터에 접속되어 있다.
도 3a에서는 필드 산화막의 도시를 생략하고 있다.
필드 산화막(3)으로 둘러싸인 다이오드 소자 영역의 반도체 기판(1)에는 n형 웰 확산층(27)(도 3a 내지 도 3c에는 NW1로 나타내며 다이오드 소자의 콜렉터 확산층에 해당한다)이 형성되어 있다. n형 웰 확산층(27)에는 p형 웰 확산층(29)(도 3a 내지 도 3c에는 PW-DI로 나타내며 다이오드 소자의 베이스 확산층에 해당한다)이 형성되어 있다. p형 웰 확산층(29)에는 n형 보디 확산층(31)(도 3a 내지 도 3c에는 NB로 나타내며 다이오드 소자의 이미터 확산층에 해당한다)이 형성되어 있다.
n형 보디 확산층(31)에는 n형 보디 확산층(31)보다 짙은 n형 불순물 농도를 갖는 n형 고농도 확산층(33)(도 3a 내지 도 3c에는 N+로 나타낸다)이 형성되어 있다.
이 실시예에서는 n형 보디 확산층(31) 및 n형 고농도 확산층(33)의 평면 형상은 직사각형으로 형성되어 있다.
도 3a에 도시된 바와 같이, p형 웰 확산층(29) 내에는 2개의 n형 보디 확산층(31) 및 n형 고농도 확산층(33)의 그룹이 존재하며, 이 2개의 n형 보디 확산층(31) 및 n형 고농도 확산층(33)의 그룹은 그 p형 웰 확산층(29)의 길이 방향과 동일한 직선상에 배치되지만, 서로 간격을 두고 분리되어 있다.
또한, p형 웰 확산층(29)의 평면 형상도 직사각형이며, p형 웰 확산층(29)은 n형 보디 확산층(31) 및 n형 고농도 확산층(33)(도 3a 내지 도 3c에는 N+로 나타낸다)의 길이 방향과 동일한 길이 방향을 갖고 있다.
n형 웰 확산층(27) 내에는 p형 웰 확산층(29)의 길이 방향을 따라 p형 웰 확 산층(29)과는 간격을 두고 n형 웰 확산층(35)(도 3a 내지 도 3c에는 NW2로 나타낸다)이 형성되어 있다. n형 웰 확산층(NW2)(35)은 n형 웰 확산층(27)보다 짙은 n형 불순물 농도를 가지고 있다.
n형 웰 확산층(27)에서 n형 웰 확산층(NW2)(35)상에는 n형 웰 확산층(35)에 접하여 n형 고농도 확산층(37)(도 3a 내지 도 3c에는 N+로 나타내며 다이오드 소자의 콜렉터 콘택트 확산층에 대응한다)이 형성되어 있다. n형 고농도 확산층(37)은 n형 웰 확산층(35)보다 짙은 n형 불순물 농도를 갖고 있다.
p형 웰 확산층(29)에는 이 p형 웰 확산층(29)의 길이 방향과는 직교하는 방향으로 p형 고농도 확산층(39)(도 3a 내지 도 3c에는 P+로 나타내며 다이오드 소자의 베이스 콘택트 확산층에 대응한다)이 형성되어 있다. p형 고농도 확산층(39)은 p형 웰 확산층(29)보다 짙은 p형 불순물 농도를 갖는다.
p형 고농도 확산층(39)은 n형 보디 확산층(31)의 길이 방향의 양단에 대응하여 그 n형 보디 확산층(31)의 양단과는 간격을 두고 배치되어 있다.
n형 고농도 확산층(33)과 n형 고농도 확산층(37) 사이의 n형 보디 확산층(31) 및 p형 웰 확산층(29)의 표면은 필드 산화막(3a)으로 덮여 있다[도 3b 참조]. 또한, n형 고농도 확산층(N+)(33)과 p형 고농도 확산층(39) 사이의 n형 보디 확산층(31) 및 p형 웰 확산층(29)의 표면은 필드 산화막(3b)으로 덮여 있다[도 3c 참조]. 필드 산화막(3a, 3b) 하부에는 필드 도핑층(41)이 n형 보디 확산층(31)과 중복되지 않도록 p형 필드 도핑층(41)이 형성되어 있다.
n형 웰 확산층(27)의 주위의 반도체 기판(1)에는 LDMOS 형성 영역과 마찬가 지로 p형 웰 확산층(23) 및 p형 보디 확산층(25)이 형성된다. 이 p형 웰 확산층(23) 및 p형 보디 확산층(25)의 표면에는 필드 산화막(3)이 덮여 있다. 다이오드 소자 주위의 p형 웰 확산층(23) 및 p형 보디 확산층(25)에는 필드 산화막(3) 하부에 p형 필드 도핑층(41)이 형성되어 있다.
도 1에 도시하는 바와 같이, LDMOS의 n형 고농도 확산층(N+)(15)(드레인)은 스위칭 단자(43)에 접속되고, 다이오드 소자의 p형 웰 확산층(29)(베이스)과 n형 고농도 확산층(37)(콜렉터)도 또한 스위칭 단자(43)에 접속되어 있다. 다이오드 소자의 n형 고농도 확산층(N+)(33)(이미터)은 출력 단자(45)에 접속되어 있다.
LDMOS의 n형 소스 확산층(9) 및 p형 고농도 확산층(11)은 접지 전위(GND)에 접속되어 있다.
LDMOS의 게이트 전극(19)에는 제어 신호가 입력된다.
도 4는 본 실시예의 제어기를 구성하는 MOS 트랜지스터 및 저항 소자에 대해서 설명하는 단면도이다.
도 4에 도시된 바와 같이, LDMOS 영역 및 다이오드 소자 영역과는 다른 영역에 n 채널형 MOS 트랜지스터(이하, "NMOS"라고 함) 영역이 설치되어 있다. NMOS 영역의 반도체 기판(1)의 표면측에 p형 웰 확산층(47)(도 4에는 PW로 나타냄)이 형성되어 있다. NMOS 영역은 필드 산화막(3) 및 필드 도핑층(41)에 의해 다른 소자 영역과 분리되어 있다.
이 실시예에서, 예컨대 NMOS는 LDD(lightly doped drain) 구조를 가지며, LDD 구조를 갖는 n형 소스-드레인 확산층(49), 게이트 산화막(51), 게이트 전 극(53) 및 측벽(55)을 구비하고 있다. 다만, NMOS는 LDD 구조로 한정되는 것은 아니다.
LDMOS 영역, 다이오드 소자 영역 및 NMOS 영역과는 다른 영역에 p 채널형 MOS 트랜지스터(이하 "PMOS"라고 함) 영역이 마련되어 있다. PMOS 영역의 반도체 기판(1)의 표면에 n형 웰 확산층(57)(도 4에서 NW2로 나타냄)이 형성되어 있다. PMOS의 형성 영역은 필드 산화막(3)에 의해 다른 소자 영역과 분리되어 있다.
본 실시예에서, 예컨대 PMOS는 LDD(lightly doped drain) 구조를 가지며, 이중 확산 구조의 p형 소스-드레인 확산층(59), 게이트 산화막(61), 게이트 전극(63) 및 측벽(65)을 구비하고 있다. 다만, PMOS는 LDD 구조로 한정되는 것은 아니다.
또한, 본 실시예의 제어기의 MOS 트랜지스터로서 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터를 1 종류씩 구비하고 있지만, 본 실시예는 이것으로 한정되는 것은 아니다. 예컨대, 서로 다른 트랜지스터 특성이 있는 다른 NMOS와 PMOS를 복수 종류씩 구비하도록 하여도 좋다. 본 실시예의 제어기를 구성하는 MOS 트랜지스터로서는 반도체 장치에 일반적으로 이용되는 MOS 트랜지스터이면 어떠한 MOS 트랜지스터라도 좋다.
필드 산화막(3) 상에 폴리실리콘으로 이루어지는 저항 소자(67)가 형성되어 있고, 저항 소자(67)의 측면에는 측벽(69)이 형성되어 있다.
도 5는 본 실시예의 반도체 장치를 구비한 승압형 DC-DC 컨버터를 도시하는 회로도이다.
이 실시예에서는, 본 실시예의 승압형 DC-DC 컨버터가 4개의 LED(Light Emission Diode)를 점등시키기 위해서 적용되는 것을 가정한 것이다.
본 실시예의 승압형 DC-DC 컨버터용 반도체 장치는 IC 칩(71)으로 팩화된다. 도 5에 도시된 바와 같이, 본 실시예의 승압형 DC-DC 컨버터는 IC 칩(71), 스위칭 단자(SW)(43), 출력 단자(Vout)(45), 전원 단자(Vin)(73), GND 단자(GND)(75) 및 피드백 단자(FD)(77)를 구비하고 있다.
전원 단자(Vin)(73)와 접지 전위(GND) 사이에 직류 전원(79)이 접속되어 있고, 직류 전원(79)과 스위칭 단자(SW)(43) 사이에 코일(81)이 접속되어 있다. 출력 단자(Vout)(45)와 접지 전위(GND) 사이에는 커패시터(83)와 직렬 LED 회로(85)가 병렬로 접속되어 있다.
IC 칩(71) 내부에, 스위칭 소자(87), 다이오드 소자(89) 및 제어 회로(91)가 형성되어 있다.
제어 회로(91)는 피드백 회로(93), 펄스 폭 변조(PWM; Pulse Width Modulation) 회로(95) 및 드라이브 회로(97)를 구비하고 있다.
스위칭 소자(87)는 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 바와 같이 n 채널형 LDMOS를 포함한다.
다이오드 소자(89)는 도 1 및 도 3a 내지 도 3c를 참조하여 설명한 바와 같이 수직 바이폴라 다이오드 구조에 의해 형성되어 있다.
제어 회로(91)는 도 4를 참조하여 설명한 바와 같이 MOS 트랜지스터 및 저항 소자에 의해 형성되어 있다.
다만, 본 실시예의 반도체 장치는 상기한 구성으로 한정되는 것이 아니지만, 적어도 스위칭 소자, 다이오드 소자, 스위칭 단자 및 출력 단자를 구비하고 있으면 어떤 구조라도 좋다.
스위칭 소자(87)의 드레인 및 다이오드 소자(89)의 애노드는 스위칭 단자(43)에 접속되어 있다. 스위칭 소자(87)의 소스는 GND 단자(75)에 접속되어 있다. 다이오드 소자(89)의 캐소드는 출력 단자(Vout)(45)에 접속되어 있다. 제어 회로(91)의 피드백 회로(93)에는 피드백 단자(FD)(77)가 접속되어 있다.
도 6은 도 5에 도시된 바와 같은 승압형 DC-DC 컨버터의 동작을 설명하기 위한 타이밍 차트이다.
도 6에 도시된 바와 같이, 제어 회로(91)에 의해 스위칭 소자(87)의 온과 오프가 반복된다. 예컨대, 제어 회로(91)는 피드백 단자(FD)(77)로부터의 귀환 신호에 기초하여 스위칭 소자(87)의 온 및 오프를 제어한다.
스위칭 소자(87)가 온되면, 직류 전원(79)으로부터 코일(81), 스위칭 단자(SW)(43), 스위칭 소자(87), GND 단자(75) 순으로 전류가 흐른다. 이 경우에, 다이오드 소자(89)에는 역 바이어스가 인가되기 때문에, 커패시터(83)에 유도되는 전압이 직렬 LED 회로(85)에 출력된다.
스위칭 소자(87)가 오프되면, 코일(81)의 양단에 역 기전력이 발생하고, 입력 전압보다 높은 전압이 스위칭 단자(SW)(43)에서 발생한다. 이 경우에, 다이오드 소자(89)는 순 바이어스 상태가 되고, 직류 전원(79)으로부터 코일(81), 스위칭 단자(SW)(43), 다이오드 소자(89), 출력 단자(45), 직렬 LED 회로(85)의 순으로 전류가 흐른다.
승압형 DC-DC 컨버터의 스위칭 소자(87)의 온 및 오프를 반복함으로써, 승압형 DC-DC 컨버터로부터 입력 전압보다 높은 전압을 추출할 수 있다.
본 실시예의 반도체 장치 및 승압형 DC-DC 컨버터에 의하면, 스위칭 소자로서 LDMOS를 이용하고, 다이오드 소자로서 PN 접합 다이오드 소자를 이용하기 때문에, 누설 전류를 저감할 수 있으며, 승압형 DC-DC 컨버터의 변환 효율을 향상시킬 수 있다.
이하, 도 4에 도시된 바와 같은 반도체 장치의 제조 방법을 도 7a 내지 도 18c를 참조하여 설명한다.
이하의 설명에서, 반도체 기판 표면상에 열산화막의 형성과 제거에 의한 불균일성이 형성되지만, 도 7a 내지 도 18c에서 그 불균일성은 도시하지 않는다. 또한, RCA 세정과 같은 일부 단계들의 설명은 생략하고 있다.
도 7a 내지 도 7c는 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7a에 도시된 단계에서, 반도체 기판(1)의 표면에 도시 생략된 버퍼 산화막을 25 ㎚[250Å(옹스트롬)]의 막 두께로 증착되고, 그 버퍼 산화막 위에 실리콘 질화막(101)을 25 ㎚(1000Å)의 막 두께로 증착한다.
도 7b에 도시된 단계에서, LDMOS 영역 및 다이오드 소자 영역에 각각 대응하는 개구부를 갖는 포토레지스트(103)를 형성한다.
포토레지스트(103)를 마스크로 하여 실리콘 질화막(101)을 에칭에 의해 제거한다. 이어서, 포토레지스트(103)를 마스크로 하여, n형 불순물로서 동작하는 인 이온(도 7b에서 삼각형 "△"으로 나타냄)을 160 keV의 주입 에너지 및 3.4 × 1012 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 7c에 도시된 단계에서, 포토레지스트(103)를 제거한다. 1180 ℃의 온도에서 14.5 시간 동안 반도체 기판(1)상에 열확산 처리를 행하여, LDMOS 영역에 n형 웰 확산층(5)을 형성하고, 다이오드 소자 영역에 n형 웰 확산층(27)을 형성한다. 이 경우에, LDMOS 영역 및 다이오드 소자 영역의 표면상에 실리콘 산화막이 형성된다.
이와 같이, n형 웰 확산층(5)(LDMOS의 드레인 확산층에 대응한다)과 n형 웰 확산층(27)(다이오드 소자의 콜렉터 확산층에 대응한다)은 동시에 형성되기 때문에, 상기 n형 웰 확산층(5) 및 n형 웰 확산층(27)은 동일한 불순물 농도 분포를 갖는다.
도 8a 내지 도 8c는 도 7c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a에 도시된 단계에서, 다이오드 소자 영역에 대응하는 개구부를 갖는 포토레지스트(105)를 형성한다. 포토레지스트(105)를 마스크로 하여, 다이오드 소자 영역의 n형 웰 확산층(27)의 표면상에 형성된 실리콘 산화막을 제거한다.
도 8b에 도시된 단계에서, 포토레지스트(105)를 제거한다. 이어서, 반도체 기판(1)상에 열산화 처리를 실시하여 n형 웰 확산층(27)의 표면에 버퍼 산화막(도시 생략)을 형성한다.
다이오드 소자 영역의 p형 웰 확산층(29)(도 3a 내지 도 3c 참조)에 대응하는 개구부를 갖는 포토레지스트(107)를 형성한다. 포토레지스트(107)를 마스크로 하여 p형 불순물로 동작하는 붕소 이온(도 8b에서 크로스 "×"로 나타냄)을 30 keV의 주입 에너지 및 1.5 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 8c에 도시된 단계에서, 포토레지스트(107)를 제거한다. 다음에, 1150 ℃의 온도에서 3.5 시간 동안 반도체 기판(1)상에 열확산 처리를 행하여, n형 웰 확산층(27)에 p형 웰 확산층(29)을 형성한다.
도 9a 내지 도 9c는 도 8c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9a에 도시된 단계에서, 다이오드 소자 영역의 n형 웰 확산층(35)(도 3a 내지 도 3c 참조)과 PMOS 영역에 대응하는 개구부를 갖는 포토레지스트(109)를 형성한다. 포토레지스트(109)를 마스크로 하여, 실리콘 질화막(101)을 에칭에 의하여 제거한다. 이 단계에서, 다이오드 소자 영역에서 포토레지스트(109)의 개구부 내에 노출된 실리콘 산화막의 표면측의 일부분도 제거된다. 다음에, 포토레지스트(109)를 마스크로 하여 인 이온(도 9a에서 삼각형 "△"로 나타냄)을 160 keV의 주입 에너지 및 7.7 × 1012 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 9b에 도시된 단계에서, 반도체 기판(1)상에 열 산화 처리를 실시하여 PMOS 영역에 n형 웰 확산층(57)을 형성하고, 다이오드 소자 영역의 n형 웰 확산층(27)에 n형 웰 확산층(35)을 형성한다. 이 단계에서, n형 웰 확산층(27)의 표면 에 3000Å의 막 두께를 갖는 실리콘 산화막이 형성되고, 다른 영역의 실리콘 산화막의 두께는 증가된다.
다음에, 반도체 기판(1) 표면의 전체 면에 대하여 실리콘 산화막 상에서 에칭 처리를 행하여, 그 실리콘 산화막의 두께를 30 ㎚(300 Å)만큼 감소시킨다.
도 9c에 도시된 단계에서, LDMOS 영역, 다이오드 소자 영역 및 PMOS 영역의 표면에 형성되어 있는 실리콘 산화막을 마스크로 하여, NMOS 영역을 포함하는 p형 웰 영역의 반도체 기판(1)의 표면에 잔류하고 있는 실리콘 질화막(101)을 모두 제거한 후, 열 산화 처리를 실시하여 반도체 기판(1)상에 버퍼 산화막(도시 생략됨)을 형성한다.
LDMOS 영역, 다이오드 소자 영역 및 PMOS 영역의 표면에 형성되어 있는 실리콘 산화막을 마스크로 하여, 붕소 이온(도 9c에서 크로스 "×"로 나타냄)을 25 keV의 주입 에너지 및 2.1 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 10a 내지 도 10c는 도 9c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 10a에 도시된 단계에서, 1150 ℃의 온도에서 44분 동안 반도체 기판(1)상에 열 확산 처리를 실시하여 NMOS 영역에 p형 웰 확산층(47)을 형성한다. 이 단계에서, 소자 분리용 영역에도 p형 웰 확산층(23)이 형성된다.
도 10b에 도시된 단계에서, 반도체 기판(1) 표면에 형성된 실리콘 산화막을 모두 제거하고, 반도체 기판(1) 표면의 전체 면에 버퍼 산화막(도시 생략됨)을 형 성한다.
LDMOS 영역의 얇게 도핑된 n형 웰 확산층(13)(도 2a 내지 도 2c 참조)에 대응하는 개구부를 갖는 포토레지스트(111)를 형성한다.
포토레지스트(111)를 마스크로 하여, 인 이온(도 10b에서 삼각형 "△"로 나타냄)을 100 keV의 주입 에너지 및 2.0 × 1012 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 10c에 도시된 단계에서, 포토레지스트(111)를 제거한다. 다음에, 반도체 기판상에 열산화 처리를 실시하여 NMOS 형성 영역의 n형 웰 확산층(5)에 얇게 도핑된 n형 웰 확산층(13)을 형성한다. 이 단계에서, 버퍼 산화막의 두께가 두껍게 되고, 실리콘 산화막(113)이 300 ㎚(3000 Å)의 막 두께로 형성된다.
도 11a 내지 도 11c는 도 10c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 11a에 도시된 단계에서, LDMOS 영역의 전계 완화용 산화막(21)(도 2a 내지 도 2c 참조)에 대응하는 포토레지스트(115)를 형성한다.
도 11b에 도시된 단계에서, 포토레지스트(115)를 마스크로 하여 실리콘 산화막(113)에 대하여 열 산화 처리를 실시하여 LDMOS 영역에 전계 완화용 산화막(21)을 형성한다. 다음에, 포토레지스트(115)를 제거한다.
도 11c에 도시된 단계에서, 반도체 기판(1)상에 열 산화 처리를 실시하여 게이트 산화막(17)을 25 ㎚(250 Å)의 막 두께로 형성한다. 게이트 산화막(17) 상에 폴리실리콘막(117)을 형성한다. 게이트 산화막(17)의 형성 시에 전계 완화용 산화막(21)의 두께는 두껍게 되지만, 도 1, 도 2a 내지 도 2c, 도 4 및 도 11c에서는 설명의 편의상 게이트 산화막(17)과 전계 완화용 산화막(21)을 각각 도시하고 있다.
도 12a 내지 도 12c는 도 11c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 12a에 도시된 단계에서, 폴리실리콘막(117) 상에는 LDMOS 영역의 폴리실리콘 게이트 전극(19)이 형성되는 영역을 구획하기 위한 포토레지스트(119)를 형성한다.
포토레지스트를 마스크로 하여 폴리실리콘막(117)을 패터닝하여 LDMOS 영역의 게이트 산화막(17) 상 및 전계 완화용 산화막(21) 상에 폴리실리콘 게이트 전극(19)을 형성한다.
도 12b에 도시된 단계에서, 포토레지스트(119)를 제거한다. 또한, 폴리실리콘 게이트 전극(19)을 마스크로 사용하여 게이트 산화막(17)을 제거하고, 폴리실리콘 게이트 전극(19) 하부에만 게이트 산화막(17)의 일부를 남긴다. 그 후, 버퍼 산화막(도시 생략됨)을 형성한다.
LDMOS 영역의 p형 보디 확산층(7)(도 2a 내지 도 2c 참조)과 LDMOS 영역의 주위 및 다이오드 소자 영역의 주위의 p형 보디 확산층(25)(도 2a 내지 도 2c 및 도 3a 내지 도 3c 참조)에 각각 대응하는 개구부를 갖는 포토레지스트(121)를 형성한다. 포토레지스트(121) 및 게이트 전극(19)을 마스크로 사용하여 붕소 이온(도 12b에서 크로스 "×"로 나타냄)을 25 keV의 주입 에너지 및 2.1 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 12c에 도시된 단계에서, 포토레지스트(121)를 제거한다.
다이오드 소자 영역의 n형 보디 확산층(31)(도 3a 내지 도 3c 참조)에 대응하는 개구부를 갖는 포토레지스트(123)를 형성한다. 여기서는, 포토레지스트(123)는 n형 웰 확산층(NW2)(35)의 측변[n형 웰 확산층(27)의 주연부 근방의 변(도 3a 내지 도 3c 참조)]에 대응하는 개구부도 구비하고 있다.
포토레지스트(123)를 마스크로 사용하여, 인 이온(도 12c에서 삼각형 "△"로 나타냄)을 100 keV의 주입 에너지 및 8.0 × 1012 cm-2 내지 20.0×1012 cm-2 범위의 도즈량으로 반도체 기판(1)에 주입한다.
도 13a 내지 도 13c는 도 12c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 13a에 도시된 단계에서, 포토레지스트(123)를 제거한다. 다음에, 1100 ℃의 온도에서 140분 동안 열 확산 처리를 실시하여 LDMOS 영역의 n형 웰 확산층(5)에 p형 보디 확산층(7)을 형성하고, LDMOS 영역의 주위 및 다이오드 소자 영역의 주위의 p형 웰 확산층(23)에 p형 보디 확산층(25)을 형성하며, 다이오드 소자 영역의 p형 웰 확산층(29)에 n형 보디 확산층(31)을 형성한다.
다이오드 소자 형성 영역에 있어서, n형 웰 확산층(35)에 인 이온이 주입된 부분은 높은 인 농도를 갖는다. 도 13a에는 편리하게 n형 웰 확산층(35)의 주입된 부분 및 다른 부분이 하나의 소자로서 일체적으로 도시하고 있다. 또한, 이 열 확산 처리에 의해 열 산화막이 형성되지만, 열 산화막의 도시는 생략하고 있다.
도 13b에 도시된 단계에서, 열 처리하는 동안 열 산화막 상의 전체 면에 실리콘 질화막(125)을 형성한다. 필드 산화막(3)이 형성되는 영역을 구획하기 위한 포토레지스트를 이용하여 실리콘 질화막(125)을 패터닝한 후, 그 포토레지스트를 제거한다.
도 13c에 도시된 단계에서, 필드 도핑층(41)(도 3a 내지 도 3c 및 도 4 참조)의 형성 영역에 대응하는 개구부를 갖는 포토레지스트(127)를 형성한다. 포토레지스트(127)는 다이오드 소자 영역에 있어서 n형 보디 확산층(31)에 필드 도핑용 불순물이 주입되지 않도록 n형 보디 확산층(31) 및 그 주위부를 덮고 있다.
포토레지스트(127) 및 실리콘 질화막(125)을 마스크로 이용하여, 붕소 이온(도 13c에서 크로스 "×"로 나타냄)을 15 keV의 주입 에너지 및 3.0 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다.
도 14a 내지 도 14c는 도 13c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 14a에 도시된 단계에서, 포토레지스트(127)를 제거한다.
1000 ℃의 온도에서 200 분 동안 열 산화 처리를 실시하여 필드 산화막(3, 3a, 3b)(도 3a 내지 도 3c 참조)을 형성한다. 이 단계에서, 도 12a에 도시된 단계에서 주입한 붕소 이온이 열 확산되어 필드 도핑층(41)이 형성된다.
도 14b에 도시된 단계에서, 반도체 기판(1)의 전체 면에 산화막 제거 처리를 실시하여 필드 산화막(3, 3a, 3b)의 두께를 30 ㎚(300 Å)만큼 저감하기 위해서 에칭 처리를 실행한다.
다음에, 실리콘 질화막(125)을 제거한다.
도 14c에 도시된 단계에서, 반도체 기판(1)상에 열 산화 처리를 실시하여 프리게이트 산화막(도시 생략됨)을 11 ㎚(110 Å)의 막 두께로 형성한다.
NMOS 영역에 대응하는 개구부를 갖는 포토레지스트(129)를 형성한다. 다음에, 포토레지스트(129)를 마스크로 하여 NMOS 형성 영역에 채널 도핑을 행한다.
도 15a 내지 도 15c는 도 12c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 15a에 도시된 단계에서, 포토레지스트(129)를 제거한다. PMOS 영역에 대응하는 개구부를 갖는 포토레지스트(131)를 형성한다. 다음에, 포토레지스트(131)를 마스크로 하여 PMOS 영역에 채널 도핑을 행한다.
도 15b에 도시된 단계에서, 포토레지스트(131)를 제거한다. RCA 세정을 실시한 후, 920 ℃의 온도 조건으로 반도체 기판(1)상에 열 산화 처리를 실시하여 게이트 산화막용 실리콘 산화막(133)을 13.5 ㎚(135 Å)의 막 두께로 형성한다. 다음에, 실리콘 산화막(133) 상에 폴리실리콘막(135)을 35 ㎚(3500 Å)의 막 두께로 형성한다. 다음에, 폴리실리콘막(135)에 인 이온을 30 keV의 주입 에너지 및 저항 소자의 원하는 저항값에 따라 결정된 도즈량으로 주입한다.
실리콘 산화막(133)의 형성시에 필드 산화막(3, 3a, 3b) 및 전계 완화용 산 화막(21)은 두껍게 되지만, 도 15b에서는 설명의 편의상 실리콘 산화막(133)과 필드 산화막(3, 3a, 3b) 및 전계 완화용 산화막(21)을 각각 도시하고 있다.
도 15c에 도시된 단계에서, 폴리실리콘막(135) 상에 고온 산화막(137)을 250 ㎚(2500 Å)의 막 두께로 형성한다. 사진 제판 기술 및 에칭 기술을 이용하여 고온 산화막(137)을 패터닝하고, 저항 소자의 저항값을 결정하는 영역의 폴리실리콘막(135)의 형성 영역에 대응시켜 고온 산화막(137)을 잔류시킨다.
고온 산화막(137)을 마스크로 하여, 폴리실리콘막(135) 및 고온 산화막(137) 상에 인 실리케이트 유리(PSG)를 증착한다. 이어서, 반도체 기판(1)에 열 처리를 실시하여 폴리실리콘막(135)에 인 이온을 확산시킨다. 그에 따라, 폴리실리콘막(135)보다 고농도의 인 이온을 포함한 폴리실리콘막(139)을 형성한다. 고온 산화막(137) 하부에는 저항 소자의 저항값을 결정하는 폴리실리콘막(135)이 잔류하고 있다.
그 후, 인 실리케이트 유리(PSG)를 제거한다.
도 16a 내지 도 16c는 도 15c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 16a에 도시된 단계에서, 고온 산화막(137)을 제거한다.
폴리실리콘막(135, 139) 위에 LDMOS를 제외하는 MOS 트랜지스터의 게이트 전극 및 저항 소자의 형성 영역을 구획하기 위한 포토레지스트(141)를 형성한다. 포토레지스트(141)는 LDMOS 영역을 덮고 있다.
도 16b에 도시된 단계에서, 포토레지스트(141)를 마스크로 하여 폴리실리콘 막(135, 139)을 패터닝하여 게이트 전극(53, 63) 및 저항 소자(67)를 형성한다.
게이트 전극(53) 하부의 실리콘 산화막(133)은 게이트 산화막(51)을 구성하고, 게이트 전극(63) 하부의 실리콘 산화막(133)은 게이트 산화막(61)을 구성한다. LDMOS 영역에 폴리실리콘막(139)이 잔류하고 있다.
그 후, 포토레지스트(141)를 제거한다. 다음에, 반도체 기판(1) 상에 열 산화 처리를 실시하여 게이트 전극(53, 63), 저항 소자(67) 및 폴리실리콘막(139)의 표면에 실리콘 산화막(도시 생략됨)을 13.5 ㎚(135 Å)의 막 두께로 형성한다.
도 16c에 도시된 단계에서, LDMOS 영역의 p형 고농도 확산층(11), PMOS 영역, 및 다이오드 소자 영역의 p형 고농도 확산층(39)(도 3a 내지 도 3c 참조)에 대응하는 개구부를 갖는 포토레지스트(143)를 형성한다. 포토레지스트(143)를 형성하기 위한 레티클(포토 마스크)은 도 18c에 도시된 단계에서 이용된다.
포토레지스트(143)를 마스크로 하여, 붕소 이온(도 16c에서 크로스 "×"로 나타냄)을 15 keV의 주입 에너지, 2.0 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다. LDMOS 영역에서의 붕소 이온은 폴리실리콘막(139)에 의해 차단되어 반도체 기판(1)에 도달하지는 않는다.
도 17a 내지 도 17c는 도 16c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 17a에 도시된 단계에서, 포토레지스트(143)를 제거한다. LDMOS 영역, 다이오드 소자 영역 및 NMOS 영역에 대응하는 개구부를 갖는 포토레지스트(145)를 형 성한다. 포토레지스트(145)는 LDMOS 영역에서는 p형 고농도 확산층(11)(도 2a 내지 도 2c 참조)을 덮고 있다. 포토레지스트(145)를 형성하기 위한 레티클(포토 마스크)은 도 18a에 도시된 단계에서도 이용된다.
포토레지스트(145)를 마스크로 이용하여 인 이온(도 17a에서 삼각형 "△"로 나타냄)을 70 keV의 주입 에너지 및 2.5 × 1013 cm-2의 도즈량으로 반도체 기판(1)에 주입한다. LDMOS 영역에서 인 이온은 폴리실리콘막(139)에 의해 차단되어 반도체 기판(1)에 도달하지는 않는다.
도 17b에 도시된 단계에서, 포토레지스트(145)를 제거한다. 다음에, 반도체 기판(1)상의 전체 면에 측벽용 고온 산화막을 150 ㎚(1500 Å)의 막 두께로 형성한다. 그 고온 산화막에 에치백 처리를 실시하여, 게이트 전극(53)의 측면에 측벽(55)을 형성하며, 게이트 전극(63)의 측면에 측벽(65)을 형성하고, 저항 소자(67)의 측면에 측벽(69)을 형성한다. 또한, 폴리실리콘막(139)의 측면에도 측벽(147)이 형성된다.
도 17c에 도시된 단계에서, LDMOS 형성 영역에 대응하는 개구부를 갖는 포토레지스트(149)를 형성한다. 포토레지스트(149)를 마스크로 이용하여, 측벽(147), 폴리실리콘막(139) 및 실리콘 산화막(133)을 제거한다.
도 18a 내지 도 18c는 도 17c 이후의 도 4에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 18a에 도시된 단계에서, 포토레지스트(149)를 제거한다. 도 17a에 도시된 단계에서 이용한 레티클을 이용하여 포토레지스트(145)를 형성한다. 포토레지스트(145)를 마스크로 이용하여, LDMOS 영역, 다이오드 소자 영역 및 NMOS 영역에 비소 이온(도 18a에서 삼각형 "△"으로 나타냄)을 50 keV의 주입 에너지 및 6.0 × 1015 cm-2의 도즈량으로 주입한다.
도 18b에 도시된 단계에서, 포토레지스트(145)를 제거한다. 900 ℃의 온도에서 1 시간 동안 질소 분위기의 조건으로 반도체 기판(1)에 열 확산 처리를 실시하여 비소 이온을 열 확산시키고, LDMOS 트랜지스터 영역에 n형 소스 확산층(9) 및 n형 고농도 확산층(15)을 형성하며, 다이오드 소자 영역에 n형 고농도 확산층(33, 37)을 형성하고, NMOS 영역에 n형 소스 및 드레인 확산층(49)을 형성한다.
도 18c에 도시된 단계에서, 도 16c에 도시된 단계에서 이용한 레티클을 이용하여 포토레지스트(143)를 형성한다. 포토레지스트(143)를 마스크로 이용하여, LDMOS 영역, 다이오드 소자 영역 및 NMOS 영역에 붕소 이온(도 18c에서 크로스 "×"로 나타냄)을 50 keV의 주입 에너지 및 3.0 × 1015cm-2의 도즈량으로 주입한다.
그 이후에, 포토레지스트(143)를 제거한다. 850 ℃의 온도에서 27 분의 조건으로 반도체 기판(1) 상에 열 확산 처리를 실시하여 붕소 이온을 열 확산시키고, LDMOS 트랜지스터 영역에 p형 고농도 확산층(11)을 형성하며, 다이오드 소자 영역에 p형 고농도 확산층(39)(도 3a 내지 도 3c 참조)을 형성하고, PMOS 영역에 p형 소스 및 드레인 확산층(59)을 형성한다(도 4 참조).
이상, 본 발명의 반도체 장치를 제조하기 위한 제조 방법의 예를 도 7a 내지 도 18c를 참조하여 설명하였지만, 본 발명의 반도체 장치를 제조하기 위한 제조 방법은 전술한 실시예로 한정되는 것이 아니다.
제2 실시예
도 19a 내지 도 19c에는 본 발명의 제2 실시예에 따른 다이오드 소자를 도시하고 있다.
특히, 도 19a에는 제2 실시예에 따른 다이오드 소자의 평면도이다.
도 19b는 도 19a의 X-X 위치에서의 다이오드 소자의 단면도이다.
도 19c는 도 19a의 Y-Y 위치에서의 다이오드 소자의 단면도이다.
도 19a 내지 도 19c에서, 도 3a 내지 도 3c와 동일한 부분에는 동일한 참조 부호를 붙이고, 중첩되는 부분에 대한 설명은 생략한다.
도 19a 내지 도 19c에 도시된 다이오드 소자가 도 3a 내지 도 3c에 도시한 다이오드 소자와 다른 점은, 다이오드 소자의 베이스 콘택트 확산층을 구성하는 p형 고농도 확산층(39a)은 n형 고농도 확산층(37)에 인접하여 n형 보디 확산층(31) 및 n형 고농도 확산층(33)의 길이 방향에서 슬릿형(스트립 형)으로 형성되고 프레임형으로 형성되어 있는 점이다.
도 20a 및 도 20b는 도 3a 내지 도 3c에 도시된 다이오드 소자(슬릿 없음)와 도 19a 내지 도 19c에 도시된 다이오드 소자(슬릿 있음)의 특성들을 각각 도시하는 그래프이다.
구체적으로, 도 20a는 순방향 전류의 온도 특성을 도시하고, 도 20b는 역 바이어스 누설 전류의 온도 특성을 도시한다.
도 20a에 있어서 종축은 mA(밀리 암페어) 단위의 순방향 전류를 나타내고, 횡축은 온도(℃)를 나타내며, 도 20b에 있어서 종축은 pA(피코 암페어) 단위의 역 바이어스 누설 전류를 나타내고, 횡축은 온도(℃)를 나타낸다.
이 실시예에서, 역 바이어스 누설 전류의 측정에서 베이스와 콜렉터를 단락시킨 상태로 베이스와 이미터 사이에서 20 V의 전압을 인가하였을 때의 누설 전류를 측정하였다.
도 20a에 도시하는 바와 같이, 순 방향 전류의 온도 특성에 대해서는 슬릿 있음도 슬릿 없음도 큰 차는 없다.
역 바이어스 누설 전류의 온도 특성에 대해서는, n형 보디 확산층(31)(다이오드 소자의 이미터 확산층)을 둘러싸기 위해서 p형 고농도 확산층(39a)(다이오드 소자의 베이스 콘택트 확산층)을 형성함으로써(슬릿 있음), 도 3a 내지 도 3c에 도시된 다이오드 소자에서와 같은 슬릿 없음에 비해 역 바이어스 누설 전류를 작게 할 수 있다.
도 21a는 도 5에 도시된 DC-DC 컨버터와 등가인 다이오드 소자에 도 19a 내지 도 19c에 도시된 다이오드 소자를 적용한 것에 대해서 DC-DC 컨버터의 변환 효율을 조사한 측정 결과를 도시하는 도면이다.
도 21b는 다이오드 소자로서 내장 쇼트키 다이오드를 구비한 비교예용 DC-DC 컨버터의 변환 효율을 조사한 측정 결과를 나타낸다.
도 21a 및 도 21b에 있어서, 종축은 변환 효율(%)을 나타내고, 횡축은 mA(밀리 암페어) 단위의 LED 전류를 나타낸다. 또한, 도 21a 및 도 21b에 도시된 예에 서, 직류 전원으로서 3.6 V의 DC 전압을 이용하고, 코일로서 22 μH(마이크로 헨리)의 예를 이용하며, 환경 온도는 25℃의 조건으로 측정하였다. 변환 효율은 [DC-DC 컨버터의 출력부에서의 소비 전력(전류×전압)]/[DC 전원에서의 소비 전력(여기서, 소비 전력은 전류 × 전압이다)]의 비율에 의해 구하였다.
LED 전류가 5 mA일 때, 도 21b에 도시된 비교예에서는 변환 효율이 70% 이하인 것에 대하여, 도 21a에 도시된 본 발명의 실시예에서는 80% 정도의 변환 효율을 얻을 수 있는 것을 알 수 있다.
따라서, 본 발명의 실시예의 반도체 장치 및 DC-DC 컨버터에 따르면, 스위칭 소자로서 LDMOS를 이용하고, 다이오드 소자로서 PN 접합 다이오드 소자를 이용하기 때문에, 누설 전류를 저감할 수 있으며, 승압형 DC-DC 컨버터의 변환 효율을 향상시킬 수 있다.
제3 실시예
도 22a 내지 도 22c는 본 발명의 제3 실시예에 따른 다이오드 소자를 도시하고 있다.
구체적으로, 도 22a는 제3 실시예에 따른 다이오드 소자의 평면도이다.
도 22b는 도 22a의 X-X 위치에서의 다이오드 소자의 단면도이다.
도 22c는 도 22a의 Y-Y 위치에서의 다이오드 소자의 단면도이다.
도 3a 내지 도 3c 및 도 19a 내지 도 19c와 동일한 부분에는 동일한 참조 부호를 붙이고, 중첩되는 부분의 설명은 생략한다.
도 22a 내지 도 22c에 도시된 다이오드 소자가 도 19a 내지 도 19c에 도시한 다이오드 소자와 다른 점은, n형 보디 확산층(31)(다이오드 소자의 이미터 확산층에 대응함)과 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층에 대응함) 사이에 배치된 p형 고농도 확산층(39a)(다이오드 소자의 베이스 콘택트 확산층에 대응함)의 부분은 n형 고농도 확산층(37)과는 간격을 두고 형성되어 있는 점이다.
본 실시예의 다이오드 소자에서도, 도 19a 내지 도 19c에 도시한 다이오드 소자와 마찬가지로, 슬릿 없음(도 3a 내지 도 3c에 도시한 다이오드 소자)에 비해 역 바이어스 누설 전류를 작게 할 수 있다.
도 23은 도 5에 도시된 DC-DC 컨버터의 다이오드 소자에 도 22a 내지 도 22c에 도시된 다이오드 소자를 적용한 것에 대해서 DC-DC 컨버터의 변환 효율을 조사한 측정 결과를 도시하는 도면이다.
도 23에서, 종축은 변환 효율(%)을 도시하고, 횡축은 mA(밀리 암페어) 단위의 LED 전류를 도시한다. 이 예에서, 직류(DC) 전원으로서 3.6 V의 DC 전압을 이용하고, 코일로서 22 μH(마이크로 헨리)의 코일을 이용하며, 환경 온도는 25℃의 조건으로 측정하였다. 변환 효율은 [DC-DC 컨버터의 출력부에서의 소비 전력(전류×전압)]/[직류 전원에서의 소비 전력(전류×전압)]의 비율에 의해 구하였다.
이 도 23에 도시된 바와 같이 본 실시예에서도, LED 전류가 5 mA에서 약 80% 정도의 변환 효율을 얻을 수 있다. 따라서, 다이오드 소자로서 내장형 쇼트키 다이오드를 이용하는 경우, 도 21b의 예와 비교해서 누설 전류를 저감하며, 승압형 DC-DC 컨버터의 변환 효율을 향상시킬 수 있는 것을 알 수 있다.
제4 실시예
도 24a 내지 도 24c는 본 발명의 반도체 장치의 또 다른 실시예에 따른 다이오드 소자를 도시하는 도면이다.
구체적으로, 도 24a는 제4 실시예에 따른 다이오드 소자의 평면도이다.
도 24b는 도 24a의 X-X 위치에서의 다이오드 소자의 단면도이다.
도 24c는 도 24a의 Y-Y 위치에서의 다이오드 소자의 단면도이다.
도 24a 내지 도 24c에서는 도 3a 내지 도 3c와 동일한 부분에는 동일한 참조 부호를 붙이고, 중첩되는 부분의 설명은 생략한다.
이 도 24a 내지 도 24c에 도시된 다이오드 소자가 도 3a 내지 도 3c에 도시한 다이오드 소자와 다른 점은,
필드 산화막(3a) 하부의 p형 웰 확산층(29)에 설치되고 n형 보디 확산층(31)(다이오드 소자의 이미터 확산층에 대응함)과 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층에 대응함)과는 간격을 두고 배치된 p형 고농도 확산층(93)(본 발명의 제2 베이스 확산층에 대응함)을 구비하고 있는 점이다. 이 필드 산화막(3a)은 n형 보디 확산층(31)(다이오드 소자의 이미터 확산층에 대응함)과 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층에 대응함) 사이에 배치되어 있는 p형 웰 확산층(29)(다이오드 소자의 베이스 확산층에 대응함)의 부분의 표면에 형성된다. 또한, p형 고농도 확산층(93)은 p형 웰 확산층(29)보다 짙은 p형 불순물 농도를 갖고 있다.
이 실시예에 따르면, p형 고농도 확산층(93)이 없는 경우에 비해 역 바이어 스 누설 전류(콜렉터와 이미터 간의 누설 전류)를 작게 할 수 있다. 이 실시예의 구성은, 특히 필드 산화막(3a) 하부의 p형 웰 확산층(29)의 p형 불순물이 필드 산화막(3a)에 흡출(sucked out)되는 구조의 경우에 유효하다.
이 실시예에서는, p형 고농도 확산층(93)(제2 베이스 확산층)은 n형 보디 확산층(31)(다이오드 소자의 이미터 확산층) 및 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층)과는 간격을 두고 배치되어 있다. 이 실시예에에서는 이것에 의해 한정되는 것은 아니며, p형 고농도 확산층(93)은 n형 보디 확산층(31) 또는 n형 고농도 확산층(37)에 형성될 수 있거나, 또는 n형 보디 확산층(31) 및 n형 고농도 확산층(37)의 양쪽 모두에 인접하고 있어도 좋다. 이 실시예의 구조는 도 4 및 도 7a 내지 도 18c에 도시된 것과 동일한 방식을 사용하여 도 14b에 도시된 단계와 도 14c에 도시된 단계 사이에 이하의 단계를 추가함으로써 형성할 수 있다.
도 25는 도 24a 내지 도 24c에 도시한 본 발명의 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도로서, 도 14b에 도시된 단계와 도 14c에 도시된 단계 사이에서 실행된다.
제1 실시예에서 설명된 바와 같이, 도 14a에 도시된 단계에서 필드 산화막(3, 3a, 3b)을 형성하고, 도 14b의 단계에서 실리콘 질화막(125)을 제거한다.
그 후, 도 25에 도시된 단계에서, 필드 산화막(3a) 하부의 p형 웰 확산층(29)의 위치에 대응하는 개구부를 갖는 포토레지스트(151)를 형성한다. 포토레지스트(151)를 마스크로 이용하여, p형 웰 확산층(29)에 필드 산화막(3a)을 통해 붕 소 이온(도 25에서 크로스 "×"로 나타냄)을, 예컨대 160 keV의 주입 에너지 및 1.0 × 1012 cm-2 내지 1.0 × 1013 cm-2의 도즈량으로 주입한다. 그 후, 포토레지스트(151)를 제거한다. 도 25에서는 편의상 포토레지스트(151)를 도시하고 있다.
그 후, 도 14c 내지 도 18c에 도시된 단계를 행한다. 이에 따라, 필드 산화막(3a) 하부의 p형 웰 확산층(29)에 p형 고농도 확산층(93)을 형성할 수 있다.
또한, p형 고농도 확산층(93)을 형성하기 위해 사용된 붕소 이온의 활성화는 그 붕소 이온 전용의 활성화 처리에 의해 행해질 수도 있거나, 붕소 이온 전용의 활성화 처리와 다른 이온의 활성화 처리를 동시에 행하여도 좋다.
제5 실시예
도 26a 내지 도 26c는 본 발명의 제5 실시예에 따른 다이오드 소자를 도시하는 도면이다.
구체적으로, 도 26a는 제5 실시예에 따른 다이오드 소자의 평면도이다.
도 26b는 도 26a의 X-X 위치에서의 다이오드 소자의 단면도이다.
도 26c는 도 26a의 Y-Y 위치에서의 다이오드 소자의 단면도이다.
도 26a 내지 도 26c에서, 도 3a 내지 도 3c에 도시된 것과 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 중첩되는 부분의 설명은 생략한다.
도 26a 내지 도 26c에 도시된 다이오드 소자는 도 3a 내지 도 3c에 도시한 다이오드 소자와 다른 점은, 필드 산화막(3a)은 n형 보디 확산층(31)(다이오드 소자의 이미터 확산층에 대응함)과 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층에 대응함) 사이에 배치되어 있는 p형 웰 확산층(29)(다이오드 소자의 베이스 확산층에 대응함)의 부분의 표면에서 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층에 대응함)과는 간격을 두고 형성되어 있다.
또한, n형 보디 확산층(31)(다이오드 소자의 이미터 확산층)과 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층) 사이에 배치되어 있는 p형 웰 확산층(29)(다이오드 소자의 베이스 확산층)의 부분의 표면에서 필드 산화막(3a)이 형성되어 있지 않은 부분이 존재하고 있는 점이다.
그리고, 필드 산화막(3a) 하부의 필드 도핑층(41)도 또한 n형 고농도 확산층(37)(다이오드 소자의 콜렉터 콘택트 확산층)과는 간격을 두고 형성되어 있다.
이 실시예에 따르면, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분의 표면의 전부에 필드 산화막(3a)이 형성되어 있는 도 3a 내지 도 3c에 도시한 다이오드 소자에 비해 역 바이어스 누설 전류(콜렉터와 이미터간 누설 전류)를 작게 할 수 있다.
이 실시예의 구조는 필드 산화막(3a) 하부의 p형 웰 확산층(29)의 p형 불순물이 필드 산화막(3a)에 흡출되는 구조의 경우에 특히 유효하다.
이 실시예의 구조는 도 4 및 도 7a 내지 도 18c에 도시된 것과 동일한 방식을 이용하여 도 13b, 도 17a 및 도 18a에 도시된 단계에서 이용하는 포토 마스크의 설계를 변경함으로써 형성할 수 있다.
도 27은 도 13b의 단계를 대체한 도 26a 내지 도 26c에 도시한 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도이다.
제1 실시예에서 설명한 바와 같이, 도 13a에 도시된 단계 후, 도 13b의 단계에 도시된 것과 동일한 방식에 의해 필드 산화막(3)이 형성되는 영역을 구획하기 위한 실리콘 질화막(125)을 형성한다.
여기서, 도 27의 파선 원 부분에 도시하는 바와 같이, 실리콘 질화막(125)을 p형 웰 확산층(29)의 일부분 상에도 형성된다.
즉, 도 27에 도시된 단계는 실리콘 질화막(125)의 형성 영역 구획용 포토 마스크를 형성하는 패턴이 상이한 점 이외에는 도 13b의 단계와 기본적으로 동일하다.
계속해서, 도 13c 및 도 14a에 도시된 단계를 행함으로써, 도 26a 내지 도 26c를 참조하여 설명하면, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29) 부분의 표면에서 필드 산화막(3a)이 형성되어 있지 않은 부분을 형성할 수 있다.
도 28은 도 17a의 단계를 대체한 도 26a 내지 도 26c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도이다.
도 16c의 단계 후, 도 17a의 단계에 도시된 것과 동일한 방식으로 포토레지스트(145)가 형성되고, 포토레지스트(145)를 마스크로 이용하여 인 이온(도 28에서 삼각형 "△"로 나타냄)의 주입을 행한다.
여기서, 도 28의 파선 원 부분에 도시하는 바와 같이, p형 웰 확산층(29)에 인 이온이 주입되지 않도록 포토레지스트(145)를 형성한다.
즉, 도 28의 단계는 포토레지스트(145)를 형성하기 위한 포토 마스크의 패턴 이 상이한 점 이외에는 도 18a의 단계와 동일하다.
이에 따라, 도 26a 내지 도 26c를 참조하여 설명하면, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분에서 필드 산화막(3a)이 형성되어 있지 않은 부분에 인 이온이 주입되지 않도록 할 수 있다.
도 29는 도 18a의 단계를 대체한 도 26a 내지 도 26c에 도시된 바와 같은 본 실시예의 반도체 장치의 제조 방법의 단계를 설명하기 위한 공정 단면도이다.
도 17c의 단계 후, 도 18a의 단계에 도시된 동일한 방식으로 포토레지스트(145)가 형성되고, 이 포토레지스트(145)를 이용하여 인 이온(도 29에서 삼각형 "△"으로 나타냄)의 주입을 행한다.
여기서, 도 29의 파선 원 부분에 도시하는 바와 같이, p형 웰 확산층(29)에 인 이온이 주입되지 않도록 포토레지스트(145)를 형성한다.
즉, 도 29의 단계는 포토레지스트(145)를 형성하기 위한 포토 마스크의 패턴이 상이한 점 이외에는 도 18a의 단계와 기본적으로 동일하다.
이에 따라, 도 26a 내지 도 26c를 참조하여 설명하면, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분에서 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분에 n형 고농도 확산층(37)이 형성되지 않도록 할 수 있다.
그 후, 도 18b 및 도 18c에 도시된 단계들이 실행되고, 이에 따라 도 26a 내지 도 26c에 도시된 구조는 n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분의 표면에서 필드 산화막(3a)이 형성되어 있지 않은 부분을 형성할 수 있다.
이 실시예의 반도체 장치의 제조 방법에서는, 도 4 및 도 7a 내지 도 18c를 참조하여 제1 실시예에 개시된 방법과 비교하여 포토 마스크의 설계 변경만으로 도 26a 내지 도 26c에 도시한 바와 같은 실시예의 반도체 장치의 제조 단계의 수가 증가되지 않는다.
본 실시예에서는 n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분의 표면에서, 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분의 표면은 n형 고농도 확산층(37)과 인접하고 n형 보디 확산층(31)과는 간격을 두고 있는 부분이다. 본 실시예는 이것으로 한정하는 것은 아니다. 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분의 표면부는 다른 방식으로 배치될 수도 있다.
도 30a 내지 도 30c는 본 발명의 제5 실시예의 다이오드 소자의 변형예를 도시하고 있다.
구체적으로, 도 30a는 제5 실시예에 대한 변형예인 다이오드 소자의 평면도이다.
도 30b는 도 30a의 X-X 위치에서의 다이오드 소자의 단면도이다.
도 30c는 도 30a의 Y-Y 위치에서의 다이오드 소자의 단면도이다.
도 30a 내지 도 30c에서, 도 26a 내지 도 26c에 도시된 것과 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 중첩되는 부분의 설명은 생략한다.
도 30a 내지 도 30c에 도시된 바와 같이, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분의 표면에서, 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분의 표면 부분은 n형 보디 확산층(31)과 n형 고농도 확산층(37)의 양쪽 무두에 대하여 일정한 간격을 두고 배치되도록 형성될 수 있다.
대안적으로, 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분의 표면 부분은 n형 보디 확산층(31)과 인접하여 n형 고농도 확산층(37)과는 간격을 두고 배치되도록 형성될 수도 있다.
또한, n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이에 배치되어 있는 p형 웰 확산층(29)의 부분에서, p형 고농도 확산층(39a 또는 39b)을 구비하고 있는 구조와, 필드 산화막(3a) 하부에 p형 고농도 확산층(93)을 구비하고 있는 구조와, 필드 산화막(3a)이 형성되어 있지 않은 p형 웰 확산층(29)의 부분을 구비하고 있는 구조 중 2개의 구조 또는 이 3개의 구조 모두를 조합시켜도 좋다.
이들 구조를 조합시킴으로써, 역 바이어스 누설 전류(콜렉터와 이미터 간의 누설 전류)를 더 작게 할 수 있다.
도 31은 도 3a 내지 도 3c, 도 19a 내지 도 19c, 도 24a 내지 도 24c, 및 도 26a 내지 도 26c에 각각 도시된 다이오드 소자에 대해서 역 바이어스 누설 전류의 온도 특성에 대한 측정 결과를 나타내는 도면이다.
도 31에 있어서, 종축은 pA(피코 암페어) 단위의 역 바이어스 누설 전류를 나타내고, 횡축은 온도(℃)를 나타낸다.
역 바이어스 누설 전류의 측정은 베이스와 콜렉터를 단락시킨 상태로 베이스와 이미터 사이에서 20 V의 전압을 인가하였을 때의 누설 전류를 측정하였다.
도 31에 도시된 측정에서는 도 24a 내지 도 24c에 도시된 다이오드 소자의 2개의 상이한 샘플들이 측정을 위해서 사용되고, 도 24a 내지 도 24c에 도시된 다이오드 소자의 하나의 샘플은 p형 고농도 확산층(93)(제2 베이스 확산층)을 형성하기 위한 붕소 이온의 도즈량이 1.0 × 1012 cm-2으로 형성되고, 다이오드 소자의 또 다른 샘플은 p형 고농도 확산층(93)을 형성하기 위한 붕소 이온의 도즈량이 1.0 × 1013 cm-2으로 형성되고 있다. 도 31에서, 전자의 샘플의 결과는 "도 24(1.0 × 1012 cm-2)"의 설명으로 나타내고, 후자의 샘플의 결과는 "도 24(1.0 × 1013 cm-2)"의 설명으로 나타내고 있다.
도 31은 도 19a 내지 도 19c에 도시된 다이오드 소자 및 도 24(1.0 × 1012 내지 1013 cm-2)에 도시된 다이오드 소자는 거의 누설 전류가 발생하지 않는 것을 알 수 있었다.
또한, 도 24(1.0 × 1O12 cm-2)의 다이오드 소자와 도 24(1.0 × 1013 cm-2)의 다이오드 소자의 비교 결과로부터 제2 베이스 확산층을 형성하기 위한 붕소 이온의 주입량에 따라서 누설 전류량 및 온도 특성에 차이가 나는 것도 알 수 있었다.
도 26a 내지 도 26c에 도시된 다이오드 소자[n형 보디 확산층(31)과 n형 고 농도 확산층(37) 사이의 p형 웰 확산층(29) 표면의 전체에서 필드 산화막(3a)이 형성되어 있지 않은 구조]와 도 3a 내지 도 3c에 도시된 다이오드 소자[n형 보디 확산층(31)과 n형 고농도 확산층(37) 사이의 p형 웰 확산층(29) 표면의 전부에 필드 산화막(3a)이 형성되어 있는 구조)]의 비교 결과, 도 26a 내지 도 26c에 도시된 다이오드 소자에서 누설 전류가 작아지는 것을 알 수 있었다.
도 31에 도시된 평가 결과로부터 이들 구조의 다이오드 소자들은 표면의 누설이 지배적인 것을 알 수 있었다.
이상, 설명의 목적을 위해 선정된 특정 실시예를 참조하여 본 발명을 설명하였지만. 본 발명은 이들로 한정되는 것이 아니며, 당업자라면 특허청구의 범위에 기재된 본 발명의 기술적 사상 및 범위 내에서 여러 가지의 변경이 가능하다는 점을 이해할 수 있을 것이다.
예컨대, 스위칭 소자로서의 LDMOS는 상기 실시예에 한정되는 것은 아니다. LDMOS 트랜지스터는, 소스 확산층과, 소스 확산층과는 반대 도전형이며 소스 확산층의 측면 및 바닥면을 둘러싸고 형성된 채널 확산층과, 소스 확산층과 동일한 도전형이고 채널 확산층의 외측에 채널 확산층에 인접하여 형성된 드레인 확산층을 구비하고, 게이트 전극 하부의 채널 확산층 표면을 채널 영역으로 하는 LDMOS 트랜지스터이면 어떠한 LDMOS 트랜지스터라도 좋다.
또한, 본 발명의 다이오드 소자는 전술한 실시예로 한정되는 것은 아니다. 다이오드 소자는, 콜렉터 확산층과, 콜렉터 확산층과는 반대 도전형이고 콜렉터 확산층의 표면측에 형성된 베이스 확산층과, 콜렉터 확산층과 동일한 도전형이고 베 이스 확산층의 표면측에 형성된 이미터 확산층을 구비한 수직 바이폴라 트랜지스터 구조로 이루어지는 것이면 어떠한 구조의 것이어도 좋다.
또한, 전술한 실시예에서는 p형 반도체 기판을 이용하고 있지만, n형 반도체 기판을 이용하여도 좋다.
또한, 전술한 실시예에서, 스위칭 소자는 n 채널형 LDMOS이지만, 스위칭 소자를 p 채널형 LDMOS로 하더라도 좋다.
또한, 전술한 실시예에서, 다이오드 소자는 npn 수직 바이폴라 트랜지스터 구조이지만, 다이오드 소자를 pnp 수직 바이폴라 트랜지스터 구조라도 좋다.
본 발명의 반도체 장치에 있어서, 스위칭 소자로서의 p 채널형 LDMOS 및 n 채널형 LDMOS와 다이오드 소자로서의 npn 수직 바이폴라 트랜지스터 구조 및 pnp 수직 바이폴라 트랜지스터 구조의 조합은 자유롭게 구성할 수 있다.
한편, 예컨대 LED를 점등시키기 위한 DC-DC 컨버터 등, DC-DC 컨버터의 사용 방법에 대해서는 다이오드 소자가 npn 수직 바이폴라 트랜지스터 구조로 한정되는 경우가 종종 필요할 수 있다.
또한, 본 발명의 DC-DC 컨버터는 도 5에 도시한 구조로 한정되는 것은 아니며, LDMOS 트랜지스터로 이루어지는 스위칭 소자, 수직 바이폴라 트랜지스터 구조로 이루어지는 다이오드 소자, 스위칭 단자 및 출력 단자를 구비한 본 발명의 반도체 장치와, 스위칭 단자에 일단이 접속된 코일과, 출력 단자에 일단이 접속된 커패시터를 구비한 승압형 DC-DC 컨버터이면 어떠한 승압형 DC-DC 컨버터라도 좋다.
이 출원은 2006년 6월 15일자 제출된 일본 특허 출원 번호 제2006-165589호 의 우선권 주장에 기초하고 있고, 본원 명세서에는 그 전체 내용이 참고로 통합되어 있다.
본 발명의 반도체 장치 및 승압형 DC-DC 컨버터에 따르면, 스위칭 소자로서 LDMOS를 구비하며, 다이오드 소자로서 PN 접합 다이오드 소자를 구비하고 있다.
본 발명의 승압형 DC-DC 컨버터에 따르면, 승압형 DC-DC 컨버터는 반도체 장치와, 그 반도체 장치의 스위칭 단자에 일단이 접속된 코일과, 그 반도체 장치의 출력 단자에 일단이 접속된 커패시터를 구비하고 있도록 하였다.
스위칭 소자로서 LDMOS를 이용함으로써, 스위칭 소자의 드레인에 고 전압의 역 바이어스가 인가되었을 때의 누설 전류를 저감할 수 있다.
또한, 다이오드 소자로서 PN 접합 다이오드 소자를 이용함으로써, 쇼트키 다이오드를 이용하는 경우에 비해 역 전압 누설 전류를 저감할 수 있다.
그 결과, 승압형 DC-DC 컨버터의 변환 효율을 향상시킬 수 있다.
본 발명의 반도체 장치에 따르면, 상기 다이오드 소자는 상기 베이스 확산층과 동일한 도전형이고 상기 베이스 확산층의 표면측에 형성된 베이스 콘택트 확산층을 구비하고, 상기 베이스 콘택트 확산층은 상기 이미터 확산층과는 간격을 두고 상기 이미터 확산층의 주위를 둘러싸고 형성되어 있도록 하면 프레임형의 베이스 콘택트 확산층이 없는 경우에 비해 역 바이어스 누설 전류를 작게 할 수 있기 때문에, 승압형 DC-DC 컨버터의 변환 효율을 더욱 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에 따르면, 반도체 장치는, 상기 콜렉터 확산층 과 동일한 도전형이고 상기 콜렉터 확산층의 표면측에 형성된 콜렉터 콘택트 확산층을 구비하고, 상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이에 배치되어 있는 상기 베이스 콘택트 확산층의 부분은 상기 콜렉터 콘택트 확산층에 인접하여 형성되어 있도록 하여도 좋다.
베이스 콘택트 확산층의 부분을 콜렉터 콘택트 확산층과는 간격을 두고 형성하는 경우, 그 간격을 형성하기 위한 이온 주입을 위한 마스크 부분(예컨대, 포토레지스트)이나, 베이스 확산층, 예를 들면 p형 웰 확산층의 외주부 표면에 형성된 필드 산화막이 필요하게 된다. 이온 주입 마스크의 사용에 의해 베이스 확산층의 형성 영역을 크게 해야 한다.
이에 대하여, 본 발명에서는 베이스 콘택트 확산층의 해당 부분이 콜렉터 콘택트 확산층에 인접하여 형성되어 있는 경우, 상기 이온 주입 마스크 부분은 요구되지 않는다.
따라서, 베이스 콘택트 확산층의 해당 부분이 콜렉터 콘택트 확산층에 인접하여 형성되어 있도록 하면 베이스 콘택트 확산층의 해당 부분이 콜렉터 콘택트 확산층과는 간격을 두고 형성되어 있는 경우에 비해 베이스 확산층의 형성 영역을 작게 하여, 다이오드 소자의 형성 면적을 작게 할 수 있고, 장치의 레이아웃에 유리하다.
또한, 본 발명의 반도체 장치에 따르면, 다이오드 소자는 콜렉터 확산층과 동일한 도전형이고 콜렉터 확산층의 표면에 형성된 콜렉터 콘택트 확산층과, 이미터 확산층과 콜렉터 콘택트 확산층 사이에 배치되어 있는 베이스 확산층의 부분의 표면에 증착된 LOCOS 산화막으로 이루어지는 필드 산화막과, 필드 산화막 하부의 베이스 확산층에 배치된 제2 베이스 확산층을 구비하고, 제2 베이스 확산층은 베이스 확산층보다 짙은 불순물 농도를 갖고 있도록 하면 좋다.
따라서, 제2 베이스 확산층이 없는 경우에 비해 역 바이어스 누설 전류를 작게 할 수 있기 때문에, 승압형 DC-DC 컨버터의 변환 효율을 더욱 향상시킬 수 있다. 이 형태는 베이스 확산층이 p형 확산층으로 형성되고, 필드 산화막 하부의 p형 불순물이 필드 산화막에 흡출되는 구성에 있어서 특히 유효하다.
또한, 본 발명의 반도체 장치에 따르면, 다이오드 소자는 콜렉터 확산층과 동일한 도전형이고 콜렉터 확산층의 표면에 형성된 콜렉터 콘택트 확산층과, 이미터 확산층과 콜렉터 콘택트 확산층 사이에 배치되어 있는 베이스 확산층의 부분의 표면의 일부분에 형성된 LOCOS 산화막으로 이루어지는 필드 산화막을 구비하고, 이미터 확산층과 콜렉터 콘택트 확산층 사이에 배치되어 있는 베이스 확산층의 부분의 표면에서 필드 산화막이 형성되어 있지 않은 부분이 존재하고 있도록 할 수 있다.
따라서, 이미터 확산층과 콜렉터 콘택트 확산층 사이에 배치되어 있는 베이스 확산층의 부분의 표면 전부에 필드 산화막이 형성되어 있는 경우에 비해 역 바이어스 누설 전류를 작게 할 수 있기 때문에, 승압형 DC-DC 컨버터의 변환 효율을 더욱 향상시킬 수 있다. 이 형태는 베이스 확산층이 p형 확산층으로 형성되고, 필드 산화막 하부의 p형 불순물이 필드 산화막에 흡출되는 구성에 있어서 특히 유효하다.
또한, 본 발명의 반도체 장치에 따르면, 드레인 확산층과 콜렉터 확산층은 동일한 불순물 농도 분포를 가지고 있다. 이에 따라, 드레인 확산층과 콜렉터 확산층을 동일한 불순물 주입 공정에서 형성할 수 있고, 양 확산층을 각각의 공정에서 형성하는 경우에 비해 제조 공정을 적게 할 수 있다.

Claims (7)

  1. 승압형 DC-DC 컨버터용 반도체 장치로서,
    스위칭 소자와:
    상기 스위칭 소자와 동일한 반도체 기판에 형성된 다이오드 소자와;
    스위칭 단자와;
    출력 단자
    를 포함하고,
    상기 스위칭 소자는, 게이트 전극 하부의 채널 확산층의 표면부에 형성된 채널 영역을 갖는 LDMOS 트랜지스터를 포함하며, 상기 LDMOS 트랜지스터는, 소스 확산층, 상기 소스 확산층의 도전형과 반대 도전형이며 상기 소스 확산층의 측면 및 바닥면을 둘러싸도록 형성된 채널 확산층, 및 상기 소스 확산층의 도전형과 동일한 도전형이며 상기 채널 확산층의 외측 및 그 채널 확산층에 인접하게 형성된 드레인 확산층을 포함하고,
    상기 다이오드 소자는, 다이오드 소자의 콜렉터를 구성하는 콜렉터 확산층과, 상기 콜렉터 확산층의 도전형과 반대 도전형이며 콜렉터에 접속되며 상기 콜렉터 확산층에서 다이오드 소자의 베이스를 구성하는 베이스 확산층과, 상기 콜렉터 확산층의 도전형과 동일한 도전형이며 상기 베이스 확산층에서 다이오드 소자의 이미터를 구성하는 이미터 확산층을 포함한 수직 바이폴라 트랜지스터를 포함하고, 상기 베이스와 상기 이미터 사이에서 다이오드를 제공하는 다이오드 소자이며,
    상기 스위칭 소자의 드레인과 상기 다이오드 소자의 애노드는 상기 스위칭 단자에 접속되고,
    상기 다이오드 소자의 캐소드는 상기 출력 단자에 접속되는 것인 승압형 DC-DC 컨버터용 반도체 장치.
  2. 제1항에 있어서, 상기 다이오드 소자는 상기 베이스 확산층의 도전형과 동일한 도전형이고 상기 베이스 확산층에 형성되는 베이스 콘택트 확산층을 포함하고,
    상기 베이스 콘택트 확산층은 상기 이미터 확산층과 일정한 간격을 두고 이격되며 상기 이미터 확산층을 둘러싸도록 형성되는 것인 승압형 DC-DC 컨버터용 반도체 장치.
  3. 제2항에 있어서, 상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층에 형성되는 콜렉터 콘택트 확산층을 더 포함하고,
    상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이에 배치된 상기 베이스 콘택트 확산층의 부분은 상기 콜렉터 콘택트 확산층에 인접하여 형성되는 것인 승압형 DC-DC 컨버터용 반도체 장치.
  4. 제1항에 있어서, 상기 다이오드 소자는,
    상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층의 표면에 형성되는 콜렉터 콘택트 확산층과;
    상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면에 배치된 LOCOS 산화막으로 이루어지는 필드 산화막과;
    상기 필드 산화막 하부의 상기 베이스 확산층 부분에 배치되는 제2 베이스 확산층을 포함하고,
    상기 제2 베이스 확산층의 불순물 농도는 상기 베이스 확산층의 불순물 농도보다 짙은 것인 승압형 DC-DC 컨버터용 반도체 장치.
  5. 제1항에 있어서, 상기 다이오드 소자는,
    상기 콜렉터 확산층의 도전형과 동일한 도전형이고 상기 콜렉터 확산층의 표면에 형성되는 콜렉터 콘택트 확산층과;
    상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면에 배치된 LOCOS 산화막으로 이루어지는 필드 산화막을 포함하고,
    상기 이미터 확산층과 상기 콜렉터 콘택트 확산층 사이의 상기 베이스 확산층 부분의 표면의 일부분은 상기 필드 산화막에 의하여 커버되지 않는 것인 승압형 DC-DC 컨버터용 반도체 장치.
  6. 제1항에 있어서, 상기 드레인 확산층과 상기 콜렉터 확산층은 동일한 불순물 농도 분포를 갖는 것인 승압형 DC-DC 컨버터용 반도체 장치.
  7. 승압형 DC-DC 컨버터로서,
    반도체 장치와;
    코일과;
    커패시터
    를 포함하고,
    상기 반도체 장치는, 스위칭 소자와, 상기 스위칭 소자와 동일한 반도체 기판에 형성된 다이오드 소자와, 상기 코일에 연결된 스위칭 단자와, 상기 커패시터의 일단에 연결된 출력 단자를 포함하며,
    상기 스위칭 소자는, 게이트 전극 하부의 채널 확산층의 표면부에 형성된 채널 영역을 갖는 LDMOS 트랜지스터를 포함하고, 상기 LDMOS 트랜지스터는, 소스 확산층, 상기 소스 확산층의 도전형과 반대 도전형이며 상기 소스 확산층의 측면 및 바닥면을 둘러싸도록 형성된 채널 확산층, 및 상기 소스 확산층의 도전형과 동일한 도전형이며 상기 채널 확산층의 외측 및 그 채널 확산층에 인접하게 형성된 드레인 확산층을 포함하며,
    상기 다이오드 소자는, 다이오드 소자의 콜렉터를 구성하는 콜렉터 확산층과, 상기 콜렉터 확산층의 도전형과 반대 도전형이며 콜렉터에 접속되며 상기 콜렉터 확산층에서 다이오드 소자의 베이스를 구성하는 베이스 확산층과, 상기 콜렉터 확산층의 도전형과 동일한 도전형이며 상기 베이스 확산층에서 다이오드 소자의 이미터를 구성하는 이미터 확산층을 포함한 수직 바이폴라 트랜지스터를 포함하며, 상기 베이스와 상기 이미터 사이에서 다이오드를 제공하는 다이오드 소자이고,
    상기 스위칭 소자의 드레인과 상기 다이오드 소자의 애노드는 상기 스위칭 단자에 접속되며,
    상기 다이오드 소자의 캐소드는 상기 출력 단자에 접속되고,
    상기 스위칭 단자에는 상기 코일의 일단이 접속되며,
    상기 출력 단자에는 상기 커패시터의 일단이 접속되는 것인 승압형 DC-DC 컨버터.
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