KR100902596B1 - 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로 - Google Patents

반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로 Download PDF

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Abstract

반도체 소자와 그의 제조방법 및 반도체 소자를 이용한 변압회로에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자는 전원부로부터 인가되는 전류의 로드를 스위칭 하는 트렌치 모스 트랜지스터와, 상기 트렌치 모스 트랜지스터의 구동을 제어하는 부스트 컨트롤러가 하나의 반도체 기판 상에 일체화되어 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자는 구동 소자와 제어 소자를 하나의 반도 기판 상에 형성함으로써, 반도체 소자 및 DC-DC 변압회로의 크기를 줄일 수 있다. 또한, 개별의 반도체 소자를 구비함으로 인해 소요되는 비용을 절감시킬 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 별도의 제조 공정을 통해 제조되는 각각의 소자를 하나의 공정을 통해 제조하여 반도체 소자의 제조 효율을 향상시킴과 아울러, 제조비용을 절감시킬 수 있다.
MOSFET, boost converter, DC-DC converter

Description

반도체 소자와 그의 제조방법 및 반도체 소자를 이용한 변압회로{semiconductor device, method of fabricating the same, and transformation circuit using the same}
본 발명은 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한 변압회로에 관한 것으로 특히, 제조효율, 제조비용 및 동작 신뢰성을 향상시킬 수 있는 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한 변압회로에 관한 것이다.
스위칭 모드 파워 서플라이((Switching Mode Power Supply : SMPS))는 전자 계산기, 전자 교환기 등과 같은 전자·통신 기기의 직류 안정화 전원으로서 이용되고 있다. 스위칭 모드 파워 서플라이(SMPS)는 반도체 소자의 스위칭 프로세스를 이용하여 전력의 흐름을 제어함으로써 과거의 안정화 전원에 비하여 고 효율화, 소형화 및 경량화에 있어서 큰 장점을 갖고 있어 널리 이용되고 있는 안정화 전원이다.
이러한, 전자·통신 기기에 있어서 시스템 부분은 반도체 집적회로의 발전에 따라 급속히 소형·경량화가 이루어지고 있는 반면, 전원 부분은 에너지 축적용 수동 소자인 인덕터와 커패시터의 존재로 인해 소형 및 경량화에 한계가 있음은 주지된 사실이다.
따라서, 전자·통신 기기의 소형화 및 경량화를 위해서는 스위칭 모드 파워 서플라이(SMPS)의 소형화 및 경량화가 상대적으로 큰 비중을 차지하고 있다.
스위칭 모드 파워 서플라이(SMPS)는 크게 교류전압을 직류전압으로 변환시키는 AC-DC 형과, 직류전압을 동일 특성의 직류전압으로 변환시키는 DC-DC 형으로 나눌 수 있다.
또한, 스위칭 모드 파워 서플라이(SMPS)는 절연형과 비절연형으로 나눌 수 있는데, 비절연형에는 강압형(buck type 또는 step-down type)과 승압형(boost type, step-up type) 및 승강압형(buck-boost type)이 있다.
절연형에는 주로 트랜스포머를 사용하며 승·강압형인 플라이백(flyback), RCC가 있고, 강압형인 포워드(forward), 하프브릿지(half bridge), 풀브릿지(full bridge), 푸시풀(push-pull) 등이 있다.
이 중, 부스트 컨버터(boost type converter)는 입력되는 직류 전압을 승압하여 승압된 직류 전압을 출력하는 DC-DC 승압 컨버터로, 부스트 컨트롤러(boost control)를 통해 트랜지스터의 스위치 온(ON) 타임을 조절하여 입력 전압 대비 출력 전압을 제어한다.
도 1은 부스트 컨트롤러(boost controller)를 포함하는 일반적인 DC-DC 변압회로를 나타내는 도면이다.
도 1을 참조하면, DC-DC 변압회로(10)의 전원을 공급하는 전원부(40)와, 전원부로부터 공급되는 전류의 로드를 스위칭하는 모스 트랜지스터(30)와, 모스 트랜지스터(30)의 스위칭에 따라 전원부(40)로부터 공급되는 에너지를 축적 또는 방출 하는 인덕터(42)와, 회로의 역방향 전류를 방지하는 다이오드(44)와, 인덕터(42)로부터 방출되는 에너지가 출력되는 캐패시터(46)와, 모스 트랜지스터(30)의 온-오프(On-Off) 타이밍을 제어하는 부스트 컨트롤러(20)를 구비한다.
모스 트랜지스터(MOSFET)(30)는 전계효과 트랜지스터(Field Effect Transistor : FET) 중 금속 또는 다결정 실리콘 게이트(Metal Gate)를 산화막(Oxide)을 이용하여 반도체(소스, 드레인)로부터 분리시킨 형태를 가지며 바이폴라 트랜지스터(BJT)의 이미터(Emitter), 베이스(base), 컬렉터(collector) 단자에 대응되는 소스(Source), 게이트(Gate), 드레인(Drain) 단자를 가진다.
이러한, 모스 트랜지스터(MOSFET)(30)와 바이폴라 트랜지스터(BJT)의 차이점은, 바이폴라 트랜지스터(BJT)는 순방향으로 바이어스된 정션(junction)을 넘는 소수 케리어(Minority carrier)의 이동을 이용하는 반면, 모스 트랜지스터(MOSFET)(30)는 역방향으로 바이어스된 정션의 공핍 영역(Depletion region)의 폭 변화를 이용하는 것으로 다수 케리어(Majority carrier)를 이용한다.
도 1에 도시된 일반적인 DC-DC 변압회로(10)에서 모스 트랜지스터(MOSFET)(30)는 부스트 컨트롤러(20)에 의해 스위칭 되어 변압회로(10)의 로드를 변경시키는 스위칭 소자의 역할을 수행한다.
부스트 컨트롤러(20)는 오실레이터로부터의 주기 신호를 이용하여 모스 트랜지스터(MOSFET)(30) 온-오프 타이밍 즉, 모스 트랜지스터(MOSFET)의 동작시간을 조절한다.
부스트 컨트롤러(20)를 이용한 DC-DC 변압 방식은 스위치 역할을 수행하는 모스 트랜지스터(30)가 온(On) 상태일 때 전원부(40)로부터 공급되는 에너지가 인덕터(L)(42)에 축적된다.
이후, 모스 트랜지스터(30)가 오프(Off)되면 인덕터(42)에 축적되어있던 에너지(전류)가 다이오드(44)를 통해 출력단인 캐패시터(46)로 방출된다. 이러한 부스트 변압 방식은 모스 트랜지스터(30)의 오프(Off) 시간이 최소일 때 전원부(40)로부터 인가되는 전압이 캐패시터(46)에서 최대로 출력되는 것으로, 모스 트랜지스터(30)의 온(On) 시간의 증감에 따라 승압되는 전압의 값이 조절된다.
이러한, 부스트 컨트롤러(20)는 출력 전압이 입력 전압보다 통상 높은 값을 가지는 동작 특성으로 인해, "승압형(step up) 컨버터”라고 한다.
앞에서 설명한 모스 트랜지스터(30) 및 부스트 컨트롤러(20)를 이용하여 입력전압을 승압하여 출력하는 일반적인 DC-DC 변압회로(10)는 전원부(40)로부터 인가되는 전류의 로드는 스위칭하는 모스 트랜지스터(30)와, 모스 트랜지스터(30)의 동작을 제어하는 부스트 컨트롤러(20)가 각각 개별의 집적회로로 구성된다.
일반적인 DC-DC 변압회로(10)는 모스 트랜지스터(30) 및 부스트 컨트롤러(20)가 각각 개별의 집적회로 구성됨으로 인해 회로 구성에 많은 공간을 필요로 하는 단점이 있다.
또한, 개별의 집적회로를 적용함으로 인해 DC-DC 변압회로(10)의 제조시간 및 제조비용이 증가되는 단점이 있다.
또한, DC-DC 변압회로(10)를 제조함에 있어, 많은 소자를 조합함으로 인해 각각의 소자들의 오동작으로 인해 출력전압의 신뢰도가 떨어지는 단점이 있다.
앞에서 설명한 종래의 일반적인 DC-DC 변압회로는 모스 트랜지스터 및 부스트 컨트롤러가 각각 개별의 집적회로 구성됨으로 인해 회로 구성에 많은 공간을 필요로 하는 단점이 있다.
또한, 개별의 집적회로를 적용함으로 인해 DC-DC 변압회로의 제조시간 및 제조비용이 증가되는 단점이 있다.
또한, DC-DC 변압회로를 제조함에 있어, 많은 소자를 조합함으로 인해 각각의 소자들의 오동작으로 인해 출력전압의 신뢰도가 떨어지는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 반도체 소자의 제조효율을 향상시키고, 제조비용 절감시키는 것을 목적으로 한다.
본 발명은 동작 신뢰성을 향상시킬 수 있는 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한 변압회로를 제공하는 것을 목적으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 전원부로부터 인가되는 전류의 로드를 스위칭 하는 트렌치 모스 트랜지스터와, 상기 트렌치 모스 트랜지스터의 구동을 제어하는 부스트 컨트롤러가 하나의 반도체 기판 상에 일체화되어 형성되고, 트렌치 모스 트랜지스터는 고농도 N+ 타입의 반도체 기판과, 상기 고농도 N+ 타입 기판 상에 저농도 P 타입 에피층에 N 타입의 물질을 저농도로 주입하여 형성되는 저농도 N 타입 도핑층과, 상기 저농도 N 타입 도핑층에 소정 깊이를 가지고 형성되는 P 타입 웰과, 상기 P 타입 웰을 관통하여 상기 저농도 N 타입 도핑층에 1㎛ 내지 2㎛ 깊이를 가지도록 형성된 복수의 트렌치를 매립하여 형성되는 복수의 게이트와, 상기 복수의 게이트 사이마다 N 타입 실리콘으로 형성되는 N 타입 소스와, 상기 소스에 접하도록 형성되는 컨택층과, 상기 게이트를 덮도록 형성되는 절연층과, 상기 고농도 N+ 타입 기판 배면에 형성되는 공통 드레인과, 상기 부스트 컨트로러와 모스 트랜지스터를 분리시키기 위한 소자 격리층을 포함하여 형성되는 것을 특징으로 한다.
삭제
본 발명의 실시 예에 따른 반도체 소자의 부스트 컨트롤러는 상기 고농도 N+ 타입 기판과, 상기 고농도 N+ 타입 기판 상에 형성되는 저농도 P 타입 에피층과, 상기 P 타입 에피층 상에 소정의 깊이를 가지고 각각 형성되는 N 타입 웰 및 P 타입 웰과, 상기 N 타입 웰 및 P 타입 웰에서 폴리 실리콘 게이트 좌·우 영역에 각각 형성되는 소스 및 드레인과, 상기 각각의 소스 및 드레인과 접하도록 형성되는 LDD 영역과, 상기 N 타입 웰 및 P 타입 웰과 중첩되도록 형성되는 실리콘 산화막과, 상기 실리콘 산화막 상에 각각 형성되는 게이트와, 상기 N 타입 웰 및 P 타입 웰 그리고 각 웰 내에 형성되는 개별 소자를 분리시키기 위한 소작 격리층을 포함하여 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판을 마련하는 단계와, 상기 반도체 기판 상에 단결정 실리콘을 P 타입으로 성장시켜 P 타입 에피층을 형성하는 단계와, 상기 P 타입 에피층의 일부 영역에 "인"을 도핑/주입하여 저농도의 N 타입 도핑층을 형성하는 단계와, 상기 P 타입 에피층 및 N 타입 도핑층 상에 소자 격리층을 형성하는 단계와, 상기 P 타입 에피층의 일부 영역에 "인"을 도핑하여 N 타입 웰을 형성하는 단계와, 상기 P 타입 에피층의 일부 영역 및 상기 N 타입 도핑층에 "붕소"를 도핑하여 각각의 P 타입 웰을 형성하는 단계와, 상기 N 타입 도핑층 상에 형성된 상기 P 타입 웰을 관통하도록 복수의 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막이 형성된 상기 트렌치 내부 공간을 매립하여 제 1 게이트를 형성하는 단계와, 상기 N 타입 웰 및 P 타입 웰의 상측 일부 영역에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 상에 제 2 게이트를 형성하는 단계와, 상기 N 타입 웰의 내부에 P 타입의 소스 및 드레인을 형성하는 단계와, 상기 N 타입 웰에 형성된 상기 P 타입의 소스 및 드레인과 접하도록 P 타입 LDD 영역을 형성하는 단계와, 상기 P 타입 웰의 내부에 N 타입의 소스 및 드레인을 형성하는 단계와, 상기 P 타입 웰에 형성된 상기 N 타입의 소스 및 드레인과 접하도록 N 타입 LDD 영역을 형성함과 아울러, 상기 N 타입 도핑층 상에 형성된 P 타입 웰의 내부에 N+ 타입의 소스를 형성하는 단계와, 상기 N+ 타입의 소스와 접하도록 P+ 타입 컨택층을 형성하는 단계와, 상기 제 1 게이트 상에 절연층을 형성하는 단계와, 상기 반도체 기판 배면에 공통 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 DC-DC 변압 회로는 전원을 공급하는 전원부와, 상기 전원부로부터 공급되는 전류를 축적 또는 방출하는 인덕터와, 상기 인덕터로부터 방출되는 에너지가 충전되는 캐패시터와, 상기 캐패시터로부터 상기 인덕터로의 역방향 전류를 방지하는 다이오드와, 상기 전원부로부터 인가되는 전류의 로드를 제어하여 상기 인덕터의 에너지의 축적 및 방출을 제어하는 반도체 소자를 구비하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 반도체 소자는 부스트 컨트롤러와 모스 트랜지스터를 동일 기판에 형성하여 각각의 반도체 소자가 차지하는 물리적 공간을 줄여 전체 DC-DC 변압회로(100)의 크기를 줄일 수 있다. 또한, 개별의 반도체 소자를 구비함으로 인해 소요되는 비용을 절감시킬 수 있다.
본 발명의 실시 예에 따른 반도체 소자(130)를 이용한 DC-DC 변압회로는 부스트 컨트롤러와 모스 트랜지스터를 동일 기판에 형성한 반도체 소자를 이용하여 입력 대비 원하는 출력 전압을 얻을 수 있다. 또한, 리플 전류 및 리플 전압의 크기를 조절하여 미세한 출력 값을 얻을 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조공정은 별도의 제조 공정을 통 해 제조되는 각각의 소자를 하나의 공정을 통해 제조하여 반도체 소자의 제조효율을 향상시킴과 아울러, 제조비용을 절감시킬 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 온도 변화에 따른 소자의 동작 안정성을 확보할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 이용한 DC-DC 변압회로를 나타내는 도면이고, 도 3은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 DC-DC 변압회로(100)는 전원을 공급하는 전원부(40)와, 전원부(40)로부터 공급되는 에너지를 축적 또는 방출하는 인덕터(42)와, 회로의 역방향 전류를 방지하는 다이오드(44)와, 인덕터(42)로부터 방출되는 에너지가 출력되는 캐패시터(46)와, 온-오프(On-Off) 타이밍을 제어하여 전원부(40)로부터 인가되는 전류의 로드를 스위칭하는 반도체 소자(130)를 구비한한다.
또한, 본 발명의 실시 예에 따른 DC-DC 변압회로(100)는 도면에 도시되지 않았지만 반도체 소자의 발열을 감지하여 반도체 소자의 구동을 제어하는 별도의 온도센서를 구비한다.
도 2에 도시된 본 발명의 실시 예에 따른 DC-DC 변압회로(100)는 반도체 소자(130)를 통해 전원부(40)로부터 인가되는 전류의 로드 및 에너지 축적 시간을 제어하여 입력되는 직류(DC)의 전압보다 같거나 높은 값을 가지는 직류(DC) 전압을 출력한다.
본 발명의 실시 예에 따른 반도체 소자(130)는 도 3에 도시된 바와 같이, 스위칭 소자로 사용되는 N 타입 트렌치 모스 트랜지스터(MOSFET)(300)와 N 타입 트렌치 모스 트랜지스터(MOSFET)(300)의 스위칭 구동을 제어하는 부스트 컨트롤러(boost controller)(200)가 동일한 기판 즉, 각기 다른 두 개의 반도체 소자가 하나의 소자(one chip)로 일체화된 반도체 소자이다.
이러한 구성을 가지는 본 발명의 실시 예에 따른 반도체 소자(130)는 DC-DC 변압 회로(100)에 구비된 온도센서(미도시)에 의해 일정 온도 범위에서 동작이 이루어진다. 온도센서는 반도체 소자(130)이 발열을 감지하여 반도체 소자(130)의 온도가 기준치 이상으로 상승되면 반도체 소자(130)의 입력 전원을 차단시켜 반도체 소자(130) 구동을 제어한다.
이러한 온도센서의 제어에 의해 반도체 소자(130)는 설정된 온도 범위에서 동작하게 되어 반도체 소자(130)의 고온 발생으로 인한 회로 오동작 및 반도체 소자(130) 자체의 파손을 방지한다.
도 4는 본 발명의 실시 예에 따른 트렌치 모스 트랜지스터 및 부스트 컨트롤러를 포함하는 반도체 소자를 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 소자(130)는 스위칭 소 자로 사용되는 N 타입 모스 트랜지스터(MOSFET)(300)와, N 타입 모스 트랜지스터(MOSFET)(300)의 스위칭 구동을 제어하는 부스트 컨트롤러(boost controller)(200)가 동일한 기판에 일체화된 반도체 소자이다.
본 발명의 실시 예에 따른 반도체 소자(130)의 부스트 컨트롤러(200)는 고동도 N+ 타입(type)의 실리콘(silicon : Si) 기판(110)과, 실리콘 기판(110) 상에 형성되는 저농도 P 타입(type) 에피층(210)과, P 타입 에피층(210) 상에 소정의 깊이를 가지고 각각 형성되는 N 타입 웰(SN-well)(220) 및 P 타입 웰(SP-well)(230)과, N 타입 웰(220)에서 폴리(Poly) 실리콘(Si) 게이트(Gate) 좌·우 영역에 형성되는 P 타입의 소스전극(240a) 및 드레인전극(240b)과, P 타입 웰(230)에서 폴리 실리콘 게이트 좌·우 영역에 형성되는 N 타입의 소스전극(250a) 및 드레인전극(250b)과, N 타입 웰(220)의 소스전극 및 드레인전극(240a, 240b) 및 P 타입 웰(230)의 소스전극 및 드레인전극(250a, 250b)과 접하도록 형성되어 트랜지스터의 출력 저항을 향상시키고 누설전류(Off 전류)를 감소시키는 역할을 하는 LDD 영역(260, 270)과, N 타입 웰(220) 및 P 타입 웰(230)의 소스전극 및 드레인전극(240a, 240b, 250a, 250b)의 사이에서 N 타입 웰(220) / P 타입 웰(230)과 중첩되도록 형성되는 산화막(SiO2)(290)과, 산화막(290) 상에 P 타입 / N 타입의 폴리 실리콘(poly Si)으로 각각 형성되는 P 타입 / N 타입 게이트(280)와, P 타입 모스 트랜지스터(PMOS), N 타입 모스 트랜지스터(NMOS) 및 이어서 설명될 트렌치 모스 트랜지스터(300)를 분리시키는 소자 격리층(380)을 포함하여 형성된다.
그리고, 본 발명의 실시 예에 따른 반도체 소자(130)의 트렌치 모스 트랜지스터(300)는 부스트 컨트롤러(200)와 공통으로 사용되는 고동도 N+ 타입(type)의 실리콘(silicon : Si) 기판(110)과, 실리콘 기판(110) 상에 형성되는 저농도 P 타입(type) 에피층(210)에 N 타입의 물질을 저농도로 주입(implantation)하여 형성되는 저농도 N 타입 도핑층(310)과, 저농도 N 타입 도핑층(310)에 소정의 깊이를 가지고 형성되는 P 타입 웰(SP-well)(230)과, P 타입 웰(SP-well)(230)을 관통함과 아울러 저농도 N 타입 도핑층(310)에 소정 깊이를 가지도록 N 타입의 폴리 실리콘(poly Si)으로 형성되는 복수의 N 타입 게이트전극(320)과, 복수의 N 타입 게이트전극(320) 사이마다 형성되는 N 타입의 소스전극(360)과, N 타입의 소스전극(360)에 접하도록 형성되는 컨택층(350)과, 게이트전극(320)을 덮도록 형성되는 절연층(370)을 포함하여 형성된다.
본 발명의 실시 예에 따른 반도체 소자(130)는 그 중앙부에 부스트 컨트롤러(200)를 형성하고, 부스트 컨트롤러(200) 주변에 다수의 모스 트랜지스터(300)를 균일하게 배치하여 소자의 전체 면적에서 균일한 열 발생이 이루어지도록 한다. 이러한 발열 구조를 통해 반도체 소자(130)가 열에 의해 파손되는 것을 방지하고, 소자를 이용한 회로의 온도특성의 향상시킨다.
부스트 컨트롤러(200) 및 N 타입 모스 트랜지스터(300)의 전극을 형성하는 물질로 사용되는 폴리 실리콘(poly Si)은 일반 실리콘(Si) 결정과 비정질 실리콘(아몰폴스, a-Si)의 중간 정도에 해당하는 물질로, 실리콘 결정처럼 전체가 일정하 게 배열되지 않고 작은 결정체 들이 랜덤(random)하게 결합된 구조이다.
이러한 구성을 가지는 모스 트랜지스터(MOSFET)(300) 및 부스트 컨트롤러(200)를 하나의 기판에 형성한 본 발명의 실시 예에 따른 반도체 소자(130)는 모스 트랜지스터(MOSFET)(300)가 부스트 컨트롤러(200)에 의해 스위칭 되어 변압회로(100)의 로드를 변경시키는 스위칭 소자의 역할을 수행한다.
부스트 컨트롤러(200)는 내·외부에 구비된 오실레이터로부터의 주기 신호를 입력받아 모스 트랜지스터(MOSFET)(300) 온-오프 타이밍 즉, 모스 트랜지스터(MOSFET)의 동작시간을 조절한다.
부스트 컨트롤러(200)를 이용한 본 발명의 실시 예에 따른 DC-DC 변압회로의 동작방식은 스위치 역할을 수행하는 모스 트랜지스터(300)가 온(On) 상태일 때 전원부(40)로부터 공급되는 에너지가 인덕터(L)(42)에 축적된다.
이후, 모스 트랜지스터(300)가 오프(Off)되면 인덕터(42)에 축적되어있던 에너지(전류)가 다이오드(44)를 통해 출력단인 캐패시터(46)로 방출된다. 이러한 부스트 변압 방식은 모스 트랜지스터(300)의 오프(Off) 시간이 최소일 때 전원부(40)로부터 인가되는 전압이 캐패시터(46)에서 출력되는 것으로, 모스 트랜지스터(300)의 온(On) 시간의 증감에 따라 승압되는 전압의 값이 조절된다.
이하, 도시된 도면 및 상세한 설명을 통해 본 발명의 실시 예에 따른 반도체 소자 및 DC-DC 변압회로의 동작원리에 대해 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 DC-DC 변압회로의 부스트 컨트롤러 스위칭 동작을 나타내는 도면이다.
도 5를 도 2와 결부하여 참조하면, 본 발명의 실시 예에 따른 DC-DC 변압회로(100)는 반도체 소자(130)의 스위칭에 따라 회로의 로드가 "1" 또는 "2"의 로드로 형성된다.
예를 들면, 반도체 소자(130)의 부스트 컨트롤러(200)로부터 모스 트랜지스터(300)의 게이트전극에 게이트 온(On) 신호가 인가되면 모스 트랜지스터(300)가 온(On)되어 도 6에 도시된 바와 같이, 로드가 형성된다.
또한, 반도체 소자(130) 부스트 컨트롤러(200)로부터 모스 트랜지스터(300)로 인가되는 신호가 오프(Off)되면 모스 트랜지스터(300)가 오프(Off)되어 도 7에 도시된 바와 같이 로드가 형성된다.
모스 트랜지스터(300)가 온(On)되어 도 6에 도시된 바와 같이, DC-DC 변압회로(100)의 로드가 형성되면 전원부(40)로부터 회로에 인가되는 전류가 인덕터(L)에 축적된다.
인덕터(42)에 형성되는 전압(V) 및 캐패시터(46)에 형성되는 전류(I)는 도 8 및 도 9에 도시된 바와 같이, 모스 트랜지스터(300)의 온-오프(On-Off) 따라 달라진다.
여기서, 도 6에 도시된 바와 같이, 모스 트랜지스트(300)가 온(On) 되어 있을 시 인덕터(42)에 형성되는 전압(vL) 및 캐패시터(46)에 형성되는 전류(ic)는 다음의 수학식 1 및 수학식 2로 나타낼 수 있다.
아래에 개시되는 수학식들에서 대문자로 표시되는 값들은 시간의 변화에 따 라 그 값이 변하지 않는 값들을 나타내고, 소문자로 표시되는 값들은 시간의 변화에 따라 그 값이 변화되는 값을 나타낸다. 즉, vL은 vL(t)를 간략히 나타낸 것이다.
Figure 112007069998394-pat00001
Figure 112007069998394-pat00002
이때, 각각의 리플(ripple) 전압 및 전류 값은 다음의 수학식 3 및 수학식 4로 근사적으로 나타낼 수 있다.
Figure 112007069998394-pat00003
Figure 112007069998394-pat00004
모스 트랜지스터(300)가 오프(Off)되어 도 7에 도시된 바와 같이, DC-DC 변압회로(100)의 로드가 형성되면 인덕터(L)에 축적되었던 전류(iL)가 방출되어 출력단의 전류(iC)와 더해지게 된다.
여기서, 인덕터(42)에 형성되는 전압(vL) 및 캐패시터(46)에 형성되는 전 류(ic)는 다음의 수학식 5 및 수학식 6으로 나타낼 수 있다.
Figure 112007069998394-pat00005
Figure 112007069998394-pat00006
이때, 각각의 리플(ripple) 전압 및 전류 값은 다음의 수학식 7 및 수학식 8로 근사적으로 나타낼 수 있다. 여기서, 전압(V) 및 전류(I)는 각각 저항(R) 양단 사이에 평균 전압 및 전류 즉, 직류 성분의 전압 및 전류를 나타낸다.
Figure 112007069998394-pat00007
Figure 112007069998394-pat00008
여기서, 도 8에 도시된 바와 같이 한 주기의 스위칭 기간에 인덕터(42)에 형성되는 전압은 다음의 수학식 9로 표현되며, 매 주기 마다 전류 변화가 없으면 그 값은 영이 되므로 이것을 수학식 10으로 나타낼 수 있다.
또한, 저항(R) 양단 전압의 직류 성분(V)은 수학식 11과 같이 정리되므로, 입력 전압과 출력 전압의 비는 스위치(모스트랜지스터)를 온-오프(On-Off) 시키는 시간 비율에 따르며 다음의 수학식 12로 나타낼 수 있다.
여기서, D는 한 주기 동안 스위치(모스트랜지스터)가 온(On) 되는 시간의 비율이며 D'은 스위치(모스트랜지스터)가 오프(Off) 되어 있는 시간의 비율을 나타낸다.
Figure 112007069998394-pat00009
Figure 112007069998394-pat00010
Figure 112007069998394-pat00011
Figure 112007069998394-pat00012
도 10은 부스트 컨트롤러의 스위칭에 따른 출력 전압의 변화를 나타내는 도면이다.
앞에서 개시된 수학식 9 내지 수학식 12에 의해 모스 트랜지스터의 스위칭 동작 중 온(On) 시간이 길어질수록 도 10에 도시된 바와 같이, 출력전압이 상승하게 된다.
또한, 9에 도시된 바와 같이 한 주기의 스위칭 기간에 캐패시터(46)에 형성되는 전류는 다음의 수학식 13 내지 수학식 16으로 나타낼 수 있다.
Figure 112007069998394-pat00013
Figure 112007069998394-pat00014
Figure 112007069998394-pat00015
Figure 112007069998394-pat00016
앞에서 개시된 수학식 13 내지 수학식 15에 의해 모스 트랜지스터의 스위칭 동작 중 온(On) 시간이 길어질수록 출력전압이 상승하는 것과 마찬가지로 출력단에 인가되는 전류가 증가하게 된다.
도 11은 부스트 컨트롤러의 스위칭에 따른 인덕터에 형성되는 리플 전류를 나타내는 도면이고, 도 12는 부스트 컨트롤러의 스위칭에 따른 캐패시터에 형성되는 리플 전압을 나타내는 도면이다.
도 11 및 도 12에 도시된 바와 같이, 모스 트랜지스터(300)의 온-오프(On-Off) 따라 인덕터(42)에는 리플(ripple) 전류(i)가 충전/방전된다. 또한, 캐패시터(46)에는 리플(ripple) 전압(v)이 형성된다.
도 10을 참조하면, 부스트 컨트롤러(200)에 의해 모스 트랜지스터(300)가 온(On)이 되는 제 1 기간에는 인덕터(42)에 리플 전류(i)가 다음의 수학식 17과 같이, 형성된다.
Figure 112007069998394-pat00017
한편, 부스트 컨트롤러(200)에 의해 모스 트랜지스터(300)가 오프(Off) 되는 제 2 기간에는 인덕터(42)에 리플 전류(i)가 다음의 수학식 18과 같이, 형성된다.
Figure 112007069998394-pat00018
이때, 리플 전류(i)의 피크(peak) 값은 다음의 수학식 19와 같다.
Figure 112007069998394-pat00019
모스 트랜지스터(300)가 온(On)이 되는 제 1 기간 또는 모스 트랜지스터(300)가 오프(Off) 되는 제 2 기간 동안에 변화하는 전류(i)의 크기는 다음의 수학식 20과 같다.
Figure 112007069998394-pat00020
도 11을 참조하면, 부스트 컨트롤러(200)에 의해 모스 트랜지스터(300)가 온(On)이 되는 제 1 기간에는 캐패시터(46)에 리플 전압(v)이 다음의 수학식 21과 같이, 형성된다.
Figure 112007069998394-pat00021
한편, 부스트 컨트롤러(200)에 의해 모스 트랜지스터(300)가 오프(Off) 되는 제 2 기간에는 캐패시터(46)에 리플 전압(v)이 다음의 수학식 22와 같이, 형성된다.
Figure 112007069998394-pat00022
이때, 리플 전압(v)의 피크(peak) 값은 다음의 수학식 23과 같다.
Figure 112007069998394-pat00023
모스 트랜지스터(300)가 온(On)이 되는 제 1 기간 또는 모스 트랜지스터(300)가 오프(Off) 되는 제 2 기간 동안에 변화하는 전압(v)의 크기는 다음의 수학식 24와 같다.
Figure 112007069998394-pat00024
앞에서 개시된 수학식 17 내지 수학식 24에 의해 모스 트랜지스터(300)의 스위칭 동작 타이밍 즉, 온-오프(On-Off) 시간을 조절하여 리플 전류 및 리플 전압의 크기를 제어할 수 있음을 알 수 있다. 결과적으로, 모스 트랜지스터(300)의 스위칭 동작 시간 중 온(On) 시간이 길어질수록 리플 전류 및 리플 전압의 크기가 증가 된다.
앞에서 상세히 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체 소 자(130)를 이용한 DC-DC 변압회로(100)는 부스트 컨트롤러(200)와 모스 트랜지스터(300)를 동일 기판에 형성한 반도체 소자(130)를 이용하여 입력 대비 원하는 출력 전압을 얻을 수 있다. 또한, 리플 전류 및 리플 전압의 크기를 조절하여 미세한 출력 값을 얻을 수 있다.
본 발명의 실시 예에 따른 반도체 소자(130)는 부스트 컨트롤러(200)와 모스 트랜지스터(300)를 동일 기판에 형성하여 각각의 반도체 소자가 차지하는 물리적 공간을 줄여 전체 DC-DC 변압회로(100)의 크기를 줄일 수 있다. 또한, 개별의 반도체 소자를 구비함으로 인해 소요되는 비용을 절감시킬 수 있다.
도 13a 내지 도 13o는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자(130)는 하나의 기판에 부스트 컨트롤러와 트렌치 모스 트랜지스터를 형성한다. 이하, 도 13a 내지 도 13o를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 13a에 도시된 바와 같이, N+ 타입(type)의 반도체 기판(110)을 준비한다. 여기서 반도체 기판(100)은 N+ 타입(type)으로 형성되는 단일 또는 화합물 반도체 기판을 모두 적용할 수 있고, 본 발명에서는 단결정 실리콘(Si) 기판을 적용하여 설명하기로 한다.
이후, 도 13b에 도시된 바와 같이, N+ 타입(type)의 실리콘(Si) 기판(110) 상에 단결정 실리콘(Si)을 P 타입으로 성장시켜 2.5㎛ 내지 10㎛의 두께를 가지도 록 P 타입 에피층(210)을 형성한다.
이후, 도 13c에 도시된 바와 같이, P 타입 에피층(210) 중에서 일부 영역에 인(P : phosphorus)과 같은, 5족 계열을 물질을 도핑/주입(implantation)하여 저농도의 N 타입 도핑층(310)을 형성한다. 이를 통해, 부스트 컨트롤러(200)가 형성될 영역과, 트렌치 모스 트랜지스터(300)가 형성될 영역을 정의한다.
N 타입 도핑층(310)은 P 타입 에피층(210)의 두께와 동일한 2.5㎛ 내지 10㎛의 두께를 가지도록 형성된다.
이후, 도 13d에 도시된 바와 같이, P 타입 에피층(210) 및 N 타입 도핑층(310) 상에 부스트 컨트롤러(200) 영역에 형성되는 각각의 소자들과, 트렌치 모스 트랜지스터(300) 영역에 형성되는 각각의 소자들을 분리시키기 위한 소자 격리층(SiO2)(380)을 형성한다.
이후, 도 13e에 도시된 바와 같이, P 타입 에피층(210) 상의 일부 영역에 인(P : phosphorus)과 같은, 5족 계열을 물질을 도핑하여 N 타입 웰(220)을 형성한다.
이후, 도 13f에 도시된 바와 같이, P 타입 에피층(210) 상의 일부 영역에 붕소(B : boron)와 같은 3족 계열을 물질을 도핑하여 P 타입 웰(230)을 형성한다.
여기서, 도 13e 및 도 13f에 도시된 N 타입 웰(220)과 P 타입 웰(230)은 소자 격리층(380)에 의해 서로 분리된다.
이와 함께, P 타입 에피층(210) 상에 P 타입 웰(230) 형성시 N 타입 도핑 층(310) 상에 붕소(B : boron)와 같은 3족 계열을 물질을 도핑하여 고농도의 P 타입 웰(340)을 형성한다.
이후, 도 13g에 도시된 바와 같이, N 타입 도핑층(310) 상에 P 타입 웰(340)을 관통하도록 즉, P 타입 웰(340)의 두께보다 깊은 두께를 가지도록 복수의 트렌치(322)를 형성한다. 이러한 트렌치는 RIE(Reactive Ion Etching) 방법 등의 건식 식각 방법을 이용하여 1㎛ 내지 2㎛의 두께를 가지도록 형성된다. 이러한 트렌치(322)의 내부 공간에 실리콘(Si)이 매립되어 게이트가 형성된다.
이후, 트렌치(322)가 형성된 N 타입 도핑층(310)에 800℃ 내지 1,100℃의 온도를 가하여 도 13h에 도시된 바와 같이, 게이트 산화막(330)을 형성한다. 이러한 게이트 산화막(330)는 50Å 내지 500Å의 두께를 가지도록 형성된다.
이후, 도 13i에 도시된 바와 같이, 게이트 산화막(330)이 형성된 트렌치(322) 내부 공간에 N 타입의 폴리 실리콘(poly Si)을 매립하여 N 타입의 게이트(320)를 형성한다.
이후, 도 13j에 도시된 바와 같이, P 타입 에피층(210) 상에 형성된 N 타입 웰(220) 및 P 타입 웰(230)의 상부 영역 각각에 게이트 산화막(SiO2)(290)을 형성한다.
이후, N 타입 웰(220) 및 P 타입 웰(230) 상에 형성된 게이트 산화막(290) 상에 폴리 실리콘(poly Si)층을 각각 형성하고 게이트 전극만 남도록 식각한다.
상기 폴리 게이트 식각 전에, N 타입 웰(220) 상에 형성된 폴리 실리콘층에 P 타입 물질을 도핑/주입(implantation)하고, P형 웰(230) 상에 형성된 폴리 실리콘층에 N 타입 물질을 도핑/주입(implantation)한다.
이후, 주입된 각각의 P 타입 및 N 타입 물질이 충분히 확산될 수 있을 온도로 가열한 다음 냉각시키는 어닐링(annealing) 공정을 실시하여 도 13k에 도시된 바와 같이, P 타입 모스 트랜지스터(PMOS)의 게이트(280a) 및 N 타입 모스 트랜지스터(NMOS)의 게이트(280b)를 각각 형성한다.
이후, 도 13l에 도시된 바와 같이, P 타입 모스 트랜지스터(PMOS) 영역의 N 타입 웰(220)의 내부에 게이트(280a)를 사이에 두고 P 타입의 소스(240a) 및 드레인(240b)을 형성한다. 이후, N 타입 웰(220)의 소스 및 드레인(240a, 240b)과 접하도록 P 타입 LDD 영역(260)을 형성한다.
이후, 도 13m에 도시된 바와 같이, N 타입 모스 트랜지스터(PMOS) 영역의 P 타입 웰(230)의 내부에 게이트(280b)를 사이에 두고 N 타입의 소스(250a) 및 드레인(245b)을 형성한다. 이후, P 타입 웰(230)의 소스 및 드레인(250a, 245b)과 접하도록 N 타입 LDD 영역(270)을 형성한다.
이와 함께, N 타입 도핑층(310) 상에 형성된 P 타입 웰(340)의 내부에 게이트(320)를 사이에 두고 고농도 N+ 타입의 소스(360)를 형성하고, 이후, 소스(360)와 접하도록 N 타입 컨택층(350)을 형성한다.
이후, N 타입 모스 트랜지스터(NMOSFET) 영역에 형성된 게이트(320) 상에 도 13n에 도시된 바와 같이, 절연층(370)을 형성한다.
이후, 도 13o에 도시된 바와 같이, 고농도 N+ 실리콘(Si) 기판(110)의 배면에서 건식 또는 습식 식각 방법으로 자연 산화막을 제거하고 전도성 금속(예를 들면 은(Ag)과 같은 전도성 금속) 물질을 도포하여 복수의 게이트(320) 및 소스(360)의 공통 드레인(120)을 형성한다.
이러한 제조 공정을 통해, 도 3에 도시된 바와 같이, P 타입 모스 트랜지스터(PMOSFET) 및 N 타입 모스 트랜지스터(NMOSFET)를 포함하는 부스트 컨트롤러(200)와, 트렌치 N 타입 모스 트랜지스터(300)를 하나의 기판(110)에 형성할 수있다.
본 발명의 실시 예에 따른 반도체 소자의 제조공정은 하나의 기판(110) 상에 부스트 컨트롤러(200) 소자와, N 타입 모스 트랜지스터(300)를 형성하여 반도체 소자의 물리적 공간을 줄일 수 있다. 또한, 별도의 제조 공정을 통해 제조되는 각각의 제조되는 소자를 하나의 공정을 통해 제조하여 반도체 소자의 제조효율을 향상시킴과 아울러, 제조비용을 절감시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 부스트 컨버터(boost converter)를 포함하는 일반적인 DC-DC 변압회로를 나타내는 도면.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 이용한 DC-DC 변압회로를 나타내는 도면.
도 3은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 도면.
도 4는 본 발명의 실시 예에 따른 트렌치 모스 트랜지스터 및 부스트 컨트롤러를 포함하는 반도체 소자를 나타내는 단면도.
도 5는 본 발명의 실시 예에 따른 DC-DC 변압회로의 부스트 컨트롤러 스위칭 동작을 나타내는 도면.
도 6은 부스트 컨트롤러가 온(On) 상태일 때 DC-DC 변압회로의 로드를 나타내는 도면.
도 7은 부스트 컨트롤러가 오프(Off) 상태일 때 DC-DC 변압회로의 로드를 나타내는 도면.
도 8은 부스트 컨트롤러의 스위칭에 따른 인덕터에 형성되는 전압을 나타내는 도면.
도 9는 부스트 컨트롤러의 스위칭에 따른 캐패시터에 형성되는 전류를 나타내는 도면.
도 10은 부스트 컨트롤러의 스위칭에 따른 출력 전압의 변화를 나타내는 도면.
도 11은 부스트 컨트롤러의 스위칭에 따른 인덕터에 형성되는 리플 전류를 나타내는 도면.
도 12는 부스트 컨트롤러의 스위칭에 따른 캐패시터에 형성되는 리플 전압을 나타내는 도면.
도 13a 내지 도 13o는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : DC-DC 변압회로 20, 200 : 부스트 컨트롤러
30, 300 : N 타입 모스 트랜지스터 40 : 전원부
42 : 인덕터 44 : 다이오드
46 : 캐패시터 110 : 기판
120 : 공통 드레인 130 : 반도체 소자
200 : 부스트 컨틀롤러 210 : P 타입 에피층
220 : N 타입 웰 230, 340 : P 타입 웰
240a, 250a, 360 : 소스 240b, 250b : 드레인
260 : P 타입 LDD 270 : N 타입 LDD
280a, 280b, 320 : 게이트 290, 330 : 게이트 산화막
300 : 트렌치 모스 트랜지스터 310 : N 타입 도핑층
322 : 트렌치 350 : 컨택층
370 : 절연층 380 : 소자 격리층

Claims (12)

  1. 전원부로부터 인가되는 전류의 로드를 스위칭 하는 트렌치 모스 트랜지스터와,
    상기 트렌치 모스 트랜지스터의 구동을 제어하는 부스트 컨트롤러가 하나의 반도체 기판 상에 일체화되어 형성되고, 상기 트렌치 모스 트랜지스터는
    고농도 N+ 타입의 반도체 기판과,
    상기 고농도 N+ 타입 기판 상에 저농도 P 타입 에피층에 N 타입의 물질을 저농도로 주입하여 형성되는 저농도 N 타입 도핑층과,
    상기 저농도 N 타입 도핑층에 소정 깊이를 가지고 형성되는 P 타입 웰과,
    상기 P 타입 웰을 관통하여 상기 저농도 N 타입 도핑층에 1㎛ 내지 2㎛ 깊이를 가지도록 형성된 복수의 트렌치를 매립하여 형성되는 복수의 게이트와,
    상기 복수의 게이트 사이마다 N 타입 실리콘으로 형성되는 N 타입 소스와,
    상기 소스에 접하도록 형성되는 컨택층과,
    상기 게이트를 덮도록 형성되는 절연층과,
    상기 고농도 N+ 타입 기판 배면에 형성되는 공통 드레인과,
    상기 부스트 컨트로러와 모스 트랜지스터를 분리시키기 위한 소자 격리층을 포함하여 형성되는 것을 특징으로 하는 반도체소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 트렌치 내벽과 상기 게이트 사이에 50Å 내지 500Å의 두께를 가지는 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 저농도 P 타입 에피층은 2.5㎛ 내지 10㎛의 두께를 가지도록 단결정 실리콘 기판을 P 타입으로 성장시켜 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 부스트 컨트롤러의 주변에 복수의 상기 트렌치 모스 트랜지스터가 균일하게 분포되어 형성되는 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 기판을 마련하는 단계와,
    상기 반도체 기판 상에 단결정 실리콘을 P 타입으로 성장시켜 P 타입 에피층을 형성하는 단계와,
    상기 P 타입 에피층의 일부 영역에 N 타입 물질을 도핑/주입하여 저농도의 N 타입 도핑층을 형성하는 단계와,
    상기 P 타입 에피층의 일부 영역에 N 타입 물질을 도핑하여 N 타입 웰을 형성하는 단계와,
    상기 P 타입 에피층의 일부 영역 및 상기 N 타입 도핑층에 P 타입 물질을 도핑하여 각각의 P 타입 웰을 형성하는 단계와,
    상기 N 타입 도핑층 상에 형성된 상기 P 타입 웰을 관통하도록 복수의 트렌치를 형성하는 단계와,
    상기 트렌치의 내벽에 실리콘 산화막을 형성하는 단계와,
    상기 실리콘 산화막이 형성된 상기 트렌치 내부 공간을 매립하여 제 1 게이트를 형성하는 단계와,
    상기 N 타입 웰 및 P 타입 웰의 상측 일부 영역에 실리콘 산화막을 형성하는 단계와,
    상기 실리콘 산화막 상에 제 2 게이트를 형성하는 단계와,
    상기 N 타입 웰의 내부에 P 타입의 소스 및 드레인을 형성하는 단계와,
    상기 N 타입 웰에 형성된 상기 P 타입의 소스 및 드레인과 접하도록 P 타입 LDD 영역을 형성하는 단계와,
    상기 P 타입 웰의 내부에 N 타입의 소스 및 드레인을 형성하는 단계와,
    상기 P 타입 웰에 형성된 상기 N 타입의 소스 및 드레인과 접하도록 N 타입 LDD 영역을 형성함과 아울러, 상기 N 타입 도핑층 상에 형성된 P 타입 웰의 내부에 N+ 타입의 소스를 형성하는 단계와,
    상기 N+ 타입의 소스와 접하도록 P+ 타입 컨택층을 형성하는 단계와,
    상기 제 1 게이트 상에 절연층을 형성하는 단계와,
    상기 반도체 기판 배면에 공통 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 2 게이트를 형성하는 단계에 있어어서,
    상기 제 2 게이트는 상기 N 타입 웰 및 P 타입 웰 상에 상기 게이트 산화막을 사이에 두고 폴리 실리콘층을 형성하는 단계와,
    상기 N 타입 웰 상에 형성된 상기 폴리 실리콘층에 P 타입 물질을 도핑/주입 하는 단계와,
    상기 P 타입 웰 상에 형성된 상기 폴리 실리콘층에 N 타입 물질을 도핑/주입하는 단계와,
    상기 P 타입 및 N 타입 물질이 도핑된 상기 폴리 실리콘층을 어닐하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 공통 드레인을 형성하는 단계는 N+ 실리콘(Si) 기판의 배면에서 건식 또는 습식 식각 방법으로 자연 산화막을 제거하는 단계와,
    상기 N+ 실리콘(Si) 기판의 배면에 전도성 물질을 도포하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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