JP2006049402A - インバータ装置 - Google Patents
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Abstract
【課題】 超低損失で、小型で、しかも高温環境でも動作可能な炭化珪素半導体インバータ装置を提供する。
【解決手段】 電力用パワーデバイスの第1横型MOSFET1と第2横型MOSFET2とが共通の炭化珪素基板100上に素子分離領域18によって電気的に絶縁されて形成され、第1横型MOSFET1のドレイン電極16と第2横型MOSFET2のソース電極15とが炭化珪素基板100上で電気的に接続されており、横型MOSFET1、2の制御回路21を構成する素子も同一炭化珪素基板100上に素子分離領域22によって横型MOSFET1、2とは電気的に絶縁されて形成されている。
【選択図】 図2
【解決手段】 電力用パワーデバイスの第1横型MOSFET1と第2横型MOSFET2とが共通の炭化珪素基板100上に素子分離領域18によって電気的に絶縁されて形成され、第1横型MOSFET1のドレイン電極16と第2横型MOSFET2のソース電極15とが炭化珪素基板100上で電気的に接続されており、横型MOSFET1、2の制御回路21を構成する素子も同一炭化珪素基板100上に素子分離領域22によって横型MOSFET1、2とは電気的に絶縁されて形成されている。
【選択図】 図2
Description
本発明は、炭化珪素を用いたインバータ装置に関し、特に、横型炭化珪素半導体素子を用いたインバータ装置に関するものである。
近年、家電製品等の省エネルギー化、小型化が進み、それに伴って電力を制御するインバータに対しても省エネルギー化、小型化が求められている。このような要求に応えるために、パワーFETとその駆動を制御する制御用素子を同一の基板上に形成することによって、配線による電力損失を低減したり、インバータを小型化することが行われている。例えば、シリコン基板を用いたモノリシックパワーデバイスが提案されている(特許文献1参照)。この様にシリコンを基板として用いた場合のパワーMOSFETでは耐圧性向上のために縦方向に電圧が印加されるような縦型構造となっているため、ソース電極及びゲート電極が基板の表面にある一方、ドレイン電極が基板の裏面にある。従って、1つのパワーデバイスに対して制御用の半導体素子を同一の基板上に形成することになる。
通常のインバータでは3相の巻線を有する電動機の制御を行うことが多い。図7に従来のインバータの回路図を示す。同図に示すように1つの電動機202を制御するのにパワーMOSFET200が6個とそれぞれのパワーMOSFET200の制御を行う制御回路201が6個必要となる。図7中、上側の3つのパワーMOSFET200は、ドレイン電極が直流電圧Vの高電位側に接続されたハイサイドのスイッチング素子となり、下側の3つのパワーMOSFET200は、ソース電極が直流電圧Vの低電位側に接続されたローサイドのスイッチング素子となっている。
炭化珪素(シリコンカーバイド、SiC)はシリコン(Si)に比べてバンドギャップが大きく次世代のパワーデバイスへ応用されることが期待される半導体材料である。炭化珪素の絶縁破壊電界はシリコンに比べて一桁以上高いという優れた物性を有することから、炭化珪素を用いたパワーデバイスではシリコンのデバイスに比べて一桁以上の電力損失を低減させることが可能であり、高温の環境下でも動作が可能である(例えば特許文献2参照)。
特開平9−223730号公報
特開平11−178353号公報
しかしながら、上記従来技術では、以下のような不具合が存在する。
まず、モノリシックに構成されるパワーデバイスをさらに小型化することが困難であるという問題がある。例えば600V以上の耐圧が必要となる場合、シリコンを基板として用いた場合では上記のようにパワーFETを縦型構造にする必要がある。そのため、1つのパワーFETと制御回路を同一の基板上に形成することはできても、複数個のパワーFETを同一の基板上に形成することは困難である。例えば、直列接続されるハイサイドとローサイドのスイッチング素子を縦型構造のパワーFETで同一基板に形成する場合、基板の表面側にあるハイサイドのパワーFETのソース電極と、基板の裏面側にあるローサイドのパワーFETのドレイン電極とを接続しなければならず、その配線が困難である。図7のインバータでは6個のパワーFETが必要であるが、6個のパワーFETを同一基板に形成することができず、さらなる小型化は困難である。
さらに、シリコン半導体の接合部の許容温度値が155℃位であるために、シリコンパワーFETでは耐熱保護のために冷却フィンを設置することが必要不可欠であり、そのためにインバータ装置の容積を小型化することが不可能となる。さらに、シリコンパワーFETの使用環境温度が高くなればなるほど冷却フィンの寸法を大きくする必要があり、インバータ装置の容積がさらに大きくなる。
また、パワーFETの電力損失をさらに低減することが困難であるという問題がある。即ち、従来技術では1チップ化されたパワーFETの半導体としてシリコンが用いられているために、パワーFETにおける電力損失をシリコンの物性限界によって制限される損失よりも低減することは不可能となっている。
このように、従来のモノリシックパワーデバイスにおける上記課題を解決するようなインバータ装置を実現することが望まれている。
そこで本発明は、上記従来の問題点に鑑み、シリコンパワーデバイスの限界を超えるような超低損失を実現するとともに、小型化を図ることができるインバータ装置を提供することを目的とする。
上記課題を解決するために、本発明のインバータ装置は、直流電圧が印加される一対の入力端子間に直列接続され、その接続部の電圧が出力端子へ出力されるハイサイドおよびローサイドのスイッチング素子を備えたインバータ装置であって、前記ハイサイドおよびローサイドのスイッチング素子は、同一の基板上に形成された炭化珪素半導体からなる半導体領域を共有し、かつ、それぞれ、前記半導体領域上に形成された正側電極および負側電極と制御電極とを有している。
この構成によれば、スイッチング素子が、シリコンに比べてバンドギャップが大きく絶縁破壊電界が一桁以上高い炭化珪素からなる半導体領域で形成されることにより、シリコンのデバイスに比べて一桁以上の電力損失を低減させることができ、さらに、スイッチング素子を、その正側電極および負側電極と制御電極とが半導体領域上すなわち基板の同じ面側に形成されたサイズの小さな横型半導体素子としても十分な耐圧を実現することができ、また横型半導体素子とすることで同一の基板上にハイサイドおよびローサイドのスイッチング素子を容易に形成することができ、装置の小型化が可能となる。また、炭化珪素半導体を用いた素子は高温動作が可能で、シリコンパワーFETを用いた場合に必要であった冷却フィン等も不要となり、この点からも装置の小型化に寄与できる。
本発明において、前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第1導電型の第1の層と、前記第1の層上の所定領域に形成された第2導電型の第2の層と、前記第2の層に対して間隔をおいて前記第1の層の表層部に形成され前記第1の層より不純物濃度の高い第1導電型のドレイン層と、前記第1の層に対して間隔をおいて前記第2の層の表層部に形成された第1導電型のソース層とを有し、前記制御電極が前記第1の層と前記ソース層とで挟まれた前記第2の層の上に絶縁膜を介して形成され、前記正側電極が前記ドレイン層上に形成され、前記負側電極が前記ソース層上に形成された横型MOSFETであることが好ましい。
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第1導電型の第1の層と、前記第1の層上の所定領域に形成された第2導電型の第2の層と、前記第2の層に対して間隔をおいて前記第1の層の表層部に形成された第2導電型のコレクタ層と、前記第1の層に対して間隔をおいて前記第2の層の表層部に形成された第1導電型のエミッタ層とを有し、前記制御電極が前記第1の層と前記エミッタ層とで挟まれた前記第2の層の上に絶縁膜を介して形成され、前記正側電極が前記コレクタ層上に形成され、前記負側電極が前記エミッタ層上に形成された横型IGBTであることが好ましい。
また、本発明において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが、前記基板上で接続されることにより、前記ハイサイドおよびローサイドのスイッチング素子が直列接続されていることが好ましい。これにより、外部配線によってハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極とを接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をより小型化することができる。
また、本発明において、前記ハイサイドのスイッチング素子の前記半導体領域と前記ローサイドのスイッチング素子の前記半導体領域との間に第1の素子分離領域が形成され、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第1の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されていることが好ましい。これにより、ハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極との間隔を最小にでき、インバータ装置をより小型化することができる。
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ハイサイドのスイッチング素子の正側電極同士が前記基板上で電気的に接続されていることが好ましい。これにより、外部配線によって正側電極同士を接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をさらに小型化することが可能となる。
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ローサイドのスイッチング素子の負側電極同士が前記基板上で電気的に接続されていることが好ましい。これにより、外部配線によって負側電極同士を接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をさらに小型化することが可能となる。
また、本発明において、前記ハイサイドおよびローサイドの各スイッチング素子の前記半導体領域間に第1の素子分離領域が形成され、前記ハイサイドおよびローサイドのスイッチング素子の各ペアが前記第1の素子分離領域を挟んで隣接するように配置され、かつ前記各ペア内において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第1の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されていることが好ましい。これにより、各ペア間の間隔を小さくできるとともに、ハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極との間隔を最小にでき、インバータ装置をより小型化することができる。
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子をオンオフ制御するための制御用半導体素子群が、第2の素子分離領域により前記ハイサイドおよびローサイドのスイッチング素子と電気的に分離されて前記基板上に形成されていることが好ましい。このように、ハイサイドおよびローサイドのスイッチング素子に加え、その制御回路を構成する制御用半導体素子群が同一基板上に形成されていることにより、より小型化されたインバータ装置を実現することが可能となる。
この場合、前記制御用半導体素子群は、前記第2の素子分離領域により前記スイッチング素子の前記半導体領域とは電気的に分離されて前記基板上に形成されたポリシリコン領域に形成されていてもよい。この構成により、制御用半導体素子群を低温プロセスを用いたシリコン半導体素子で形成できる。
また、前記第2の素子分離領域は、炭化珪素半導体で構成され、前記半導体領域と接する部分で前記半導体領域とpn接合されていてもよい。これにより、ハイサイドおよびローサイドのスイッチング素子と制御用半導体素子群とが電気的に絶縁される。
また、前記第2の素子分離領域は、二酸化珪素で構成されていてもよい。これにより、ハイサイドおよびローサイドのスイッチング素子と制御用半導体素子群とが電気的に絶縁され、その絶縁される効果が大きなものとなる。
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のそれぞれは、耐圧が600V以上、1200V以下であることが好ましい。
また、本発明において、前記基板は、炭化珪素基板であることが好ましい。これにより、その上の炭化珪素半導体からなる半導体領域を容易に形成できる。
本発明は、以上に説明した構成を有し、シリコンパワーデバイスの限界を超えるような超低損失を実現するとともに、小型化を図ることができるインバータ装置を提供することができるという効果を奏する。
以下、本発明の実施の形態を、図面を参照しながら説明する。
(実施の形態1)
本発明の実施の形態1は、共通の炭化珪素基板上に、複数の横型MOSFETが素子分離領域により電気的に絶縁されており、さらに横型MOSFETを制御する制御回路を構成する制御用半導体素子群が併せて形成された炭化珪素半導体インバータ装置を例示する。
本発明の実施の形態1は、共通の炭化珪素基板上に、複数の横型MOSFETが素子分離領域により電気的に絶縁されており、さらに横型MOSFETを制御する制御回路を構成する制御用半導体素子群が併せて形成された炭化珪素半導体インバータ装置を例示する。
本実施の形態1の炭化珪素半導体インバータ装置の回路構成は図7の従来例と同じである。従ってその説明を省略する。図1は本実施の形態における1つのチップからなる炭化珪素半導体インバータ装置の上面視における構造を示す上面図である。6個の横型MOSFETと制御用半導体素子群で構成される制御回路21とを備えている。6個の横型MOSFETは、第1ゲート電極12を有する第1横型MOSFET、第2ゲート電極13を有する第2横型MOSFET、第3ゲート電極37を有する第3横型MOSFET、第4ゲート電極38を有する第4横型MOSFET、第5ゲート電極39を有する第5横型MOSFET、及び第6ゲート電極40を有する第6横型MOSFETとであり、それぞれのMOSFETは縦方向および横方向に形成された素子分離領域18(18a,18b)によって素子分離されている。第1横型MOSFET及び第2横型MOSFETのペア、第3横型MOSFET及び第4横型MOSFETのペア、第5横型MOSFET及び第6横型MOSFETのペアは、それぞれ、図7の回路図において、両端に直流電圧Vが印加され直列接続された1組のハイサイドおよびローサイドのMOSFET200に相当するもので、第1、第3、第5横型MOSFETがローサイドのスイッチング素子であり、第2、第4、第6横型MOSFETがハイサイドのスイッチング素子である。上記の各ペアは同様の構成であり、第1横型MOSFET及び第2横型MOSFETのペアの構成を図2を用いて説明する。
図2は、本実施の形態における炭化珪素半導体インバータ装置の断面視における構造を示す断面図であり、これは図1におけるA−A断面部分を示したものである。図2に示すように、第1横型MOSFET1は、炭化珪素基板100の主面上に形成されたn型のドリフト層3と、ドリフト層3の表層に形成されたn型の第1ドレイン層4と、ドリフト層3内に形成されたp型の第1ベース層6と、第1ベース層6内に形成されたn型の第1ソース層8と、第1ベース層6の上に形成された第1ゲート絶縁膜10と、第1ゲート絶縁膜10の上に形成された第1ゲート電極12と、第1ソース層8の上に形成された第1ソース電極14と、第1ドレイン層4の上に形成された第1ドレイン電極16とを備えている。同様に、第2横型MOSFET2は、n型のドリフト層3と、ドリフト層3の表層に形成されたn型の第2ドレイン層5と、ドリフト層3内に形成されたp型の第2ベース層7と、第2ベース層7内に形成されたn型の第2ソース層9と、第2ベース層7の上に形成された第2ゲート絶縁膜11と、第2ゲート絶縁膜11の上に形成された第2ゲート電極13と、第2ソース層9の上に形成された第2ソース電極15と、第2ドレイン層5の上に形成された第2ドレイン電極17とを備えている。そして、第1横型MOSFET1と第2横型MOSFET2とは、p型の素子分離領域18により素子分離され、素子分離領域18上で第1ドレイン電極16と第2ソース電極15との間に層間絶縁膜19が形成され、層間絶縁膜19上に第1ドレイン電極16と第2ソース電極15とを電気的に接続するD−Sコネクト層20が形成されている。なお、ソース電極14、15は、ソース層8、9上からベース層6、7上に渡って形成されているが、ソース層8、9上のみに形成されてあってもよい。
また、図1において、ローサイドのスイッチング素子間では、第1横型MOSFETのソース電極14(図2参照)と第3及び第5横型MOSFETのソース電極とが、連続して一体的にS−Sコネクト層41として形成され、電気的に接続されている。ハイサイドのスイッチング素子間では、第2横型MOSFETのドレイン電極17(図2参照)と第4及び第6横型MOSFETのドレイン電極とが、連続して一体的にD−Dコネクト層42として形成され、電気的に接続されている。
また、図2の制御回路21では、その一部を構成する制御用半導体素子の一例としてCMOSFETを図示してあり、制御回路21は、p型の素子分離領域22によって第1横型MOSFET1及び第2横型MOSFET2と電気的に絶縁されている。図示されているCMOSFETは、pチャネルFETが形成されるn型領域23、p型ソース領域24、p型ドレイン領域25、ソース電極26、ドレイン電極27、ゲート絶縁膜28上に設けられたゲート電極29と、nチャネルFETが形成されるp型領域30、n型ソース領域31、n型ドレイン領域32、ソース電極33、ドレイン電極34、ゲート絶縁膜35上に設けられたゲート電極36から構成されている。
次に、この炭化珪素半導体インバータ装置の作製方法について説明する。図3(a)〜(d)は、本実施の形態に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。ここでは、図1におけるA−A断面部分すなわち図2に示された部分を示して説明する。
図3(a)に示す工程の前に、以下の工程を行う。まず、炭化珪素基板100を準備する。炭化珪素基板100としては、例えば、主面が(0001)から[11/20](112バー0)方向に8度のオフ角度がついた直径50mmの4H−SiC基板を用いる。この基板はn型不純物がドープされており、キャリア濃度は1×1018cm−3である。
次に、図3(a)に示す工程で、CVD法により炭化珪素基板100上にn型のドリフト層3をエピタキシャル成長させる。これによって、厚みが3μm、キャリア濃度が約5×1015cm−3のドリフト層3が形成される。
続いて、第1横型MOSFET1及び第2横型MOSFET2のp型の第1ベース層6及び第2ベース層7と素子分離領域18及び素子分離領域22を形成するために、n型ドリフト層3の表面に、例えばSiO2膜からなりこれらの領域が開口した注入マスク(図示せず)を形成する。そして、注入マスクの上方から、ドリフト層3内に多段階のAlイオンの注入を行って、前記の注入マスクを除去した後、活性化アニールを行う。これにより、n型ドリフト層3の一部が、キャリア濃度が1×1017cm−3のp型の第1ベース層6及び第2ベース層7と素子分離領域18及び素子分離領域22となる。
次に、図3(b)に示す工程で、素子分離領域22内でCMOSFETのn型領域23を形成しようとする領域を開口したSiO2膜からなる注入マスク(図示せず)を形成する。そして、注入マスクの上方から、素子分離領域22内に多段階のNイオンの注入を行い、前記の注入マスクを除去した後、活性化アニールを行う。これにより、素子分離領域22の一部がキャリア濃度が1×1016cm−3のn型領域23となる。
続いて、CMOSFETのn型領域23内でp型領域30を形成しようとする領域を開口したSiO2膜からなる注入マスク(図示せず)を形成する。そして、注入マスクの上方から、n型領域23内に多段階のAlイオンの注入を行い、前記の注入マスクを除去した後、活性化アニールを行う。これにより、n型領域23の一部がp型領域30となる。これらの領域のキャリア濃度は1×1016cm−3となる。
また、CMOSFETのn型領域23内でp型ソース領域24及びp型ドレイン領域25を形成する領域を開口したSiO2膜からなる注入マスク(図示せず)を形成する。そして、多段階のAlイオンの注入を行って、前記注入マスクを除去して活性化アニールを行う。これにより、n型領域23内にキャリア濃度が1×1018cm−3のp型ソース領域24及びp型ドレイン領域25が形成される。
更に、Nイオンを注入して活性化アニールすることにより、第1横型MOSFET1及び第2横型MOSFET2のドリフト層3内に第1ドレイン層4及び第2ドレイン層5を、第1ベース層6及び第2ベース層7内にそれぞれ第1ソース層8及び第2ソース層9を、CMOSFETのp型領域30内にn型ソース領域31及びn型ドレイン領域32を同時に形成する。これらの領域のキャリア濃度は1×1018cm−3となる。
次に、図3(c)に示す工程で、1100℃で熱酸化することで基板表面に厚さ30nmの第1横型MOSFET1及び第2横型MOSFET2の第1ゲート絶縁膜10及び第2ゲート絶縁膜11とCMOSFETのゲート絶縁膜28及びゲート絶縁膜35を形成する。
その後、図3(d)に示す工程で、電子ビーム(EB)蒸着装置を用いて第1横型MOSFET1及び第2横型MOSFET2の第1ソース層8及び第2ソース層9の表面、第1ドレイン層4及び第2ドレイン層5の表面、CMOSFETのp型ソース領域24、p型ドレイン領域25、n型ソース領域31及びn型ドレイン領域32の表面にNi膜を形成する。続いて、加熱炉を用いて1000℃で加熱することにより、第1横型MOSFET1及び第2横型MOSFET2に第1ソース電極14及び第2ソース電極15と第1ドレイン電極16及び第2ドレイン電極17が、CMOSFETのpチャネルFETにソース電極26及びドレイン電極27及びnチャネルFETにソース電極33及びドレイン電極34が形成される。
続いて、第1横型MOSFET1及び第2横型MOSFET2の第1ゲート絶縁膜10及び第2ゲート絶縁膜11、CMOSFETのゲート絶縁膜28及びゲート絶縁膜35上にポリシリコン膜を形成し、これをパターニングして、第1横型MOSFET1及び第2横型MOSFET2の第1ゲート電極12及び第2ゲート電極13を、CMOSFETのゲート電極29及びゲート電極36を形成する。
最後に素子分離領域18上にCVD法によってSiO2膜からなる層間絶縁膜19を形成し、さらに層間絶縁膜19上に第1ドレイン電極16と第2ソース電極15が電気的に接続するようにAlからなるD−Sコネクト層20を蒸着により形成する。
以上の工程を経て炭化珪素基板上に作製した炭化珪素半導体インバータ装置は、従来のシリコンパワーデバイスからなるインバータ装置に比べて素子サイズが大幅に縮小し、電力損失も大幅に低減でき、シリコンパワーデバイスでは動作不可能な高温環境下においても動作することができる。したがって、超低損失で小型のインバータ装置を実現することができる。
なお、本実施の形態においては、素子分離領域18、22を横型MOSFETのp型ベース層6、7と同時にイオン注入によって形成したが、同時に形成しなくても同様の効果を得ることができる。ただし、本実施の形態のように、素子分離領域18、22とp型ベース層6、7を同時に形成する方が製造プロセスの工程数が格段に減るので好ましい。
(実施の形態2)
本発明の実施の形態2では、共通の炭化珪素基板上に、複数の横型MOSFETが素子分離領域により電気的に絶縁されており、別の素子分離領域によって電気的に素子分離されたポリシリコン上に、横型MOSFETを制御する制御回路を構成する制御用半導体素子群が形成された炭化珪素半導体インバータ装置を例示する。
本発明の実施の形態2では、共通の炭化珪素基板上に、複数の横型MOSFETが素子分離領域により電気的に絶縁されており、別の素子分離領域によって電気的に素子分離されたポリシリコン上に、横型MOSFETを制御する制御回路を構成する制御用半導体素子群が形成された炭化珪素半導体インバータ装置を例示する。
本実施の形態2の炭化珪素半導体インバータ装置の回路構成は図7の従来例と同じである。従ってその説明を省略する。本実施の形態2の炭化珪素半導体インバータ装置は、実施の形態1と同様、6個の横型MOSFETと制御用半導体素子群で構成される制御回路とを備え、実施の形態1の図1と同様に配置されている。
図4は、本実施の形態における炭化珪素半導体インバータ装置の断面視における構造を示す断面図である。図4に示すように、第1横型MOSFET1は、炭化珪素基板100の主面上に形成されたn型のドリフト層3と、ドリフト層3の表層に形成されたn型の第1ドレイン層4と、ドリフト層3内に形成されたp型の第1ベース層6と、第1ベース層6内に形成されたn型の第1ソース層8と、第1ベース層6の上に形成された第1ゲート絶縁膜10と、第1ゲート絶縁膜10の上に形成された第1ゲート電極12と、第1ソース層8の上に形成された第1ソース電極14と、第1ドレイン層4の上に形成された第1ドレイン電極16とを備えている。同様に、第2横型MOSFET2は、n型のドリフト層3と、ドリフト層3の表層に形成されたn型の第2ドレイン層5と、ドリフト層3内に形成されたp型の第2ベース層7と、第2ベース層7内に形成されたn型の第2ソース層9と、第2ベース層7の上に形成された第2ゲート絶縁膜11と、第2ゲート絶縁膜11の上に形成された第2ゲート電極13と、第2ソース層9の上に形成された第2ソース電極15と、第2ドレイン層5の上に形成された第2ドレイン電極17とを備えている。そして、第1横型MOSFET1と第2横型MOSFET2とは、p型の素子分離領域18により素子分離され、素子分離領域18上で第1ドレイン電極16と第2ソース電極15との間に層間絶縁膜19が形成され、層間絶縁膜19上に第1ドレイン電極16と第2ソース電極15とを電気的に接続するD−Sコネクト層20が形成されている。
また、図1と同様、ローサイドのスイッチング素子間では、第1横型MOSFETのソース電極14(図4参照)と第3及び第5横型MOSFETのソース電極とが、連続して一体的にS−Sコネクト層41として形成され、電気的に接続されている。ハイサイドのスイッチング素子間では、第2横型MOSFETのドレイン電極17(図4参照)と第4及び第6横型MOSFETのドレイン電極とが、連続して一体的にD−Dコネクト層42として形成され、電気的に接続されている。
また、素子分離領域102に囲まれたポリシリコン領域に制御回路101が形成され、図4の制御回路101では、その一部を構成する制御用半導体素子の一例としてCMOSFETを図示してあり、制御回路101は、SiO2膜で形成された素子分離領域102によって第1横型MOSFET1及び第2横型MOSFET2と電気的に絶縁されている。図示されているCMOSFETは、pチャネルFETが形成されるn型領域103、p型ソース領域104、p型ドレイン領域105、ソース電極106、ドレイン電極107、ゲート絶縁膜108上に設けられたゲート電極109と、nチャネルFETが形成されるp型領域110、n型ソース領域111、n型ドレイン領域112、ソース電極113、ドレイン電極114、ゲート絶縁膜115上に設けられたゲート電極116とから構成されている。
すなわち、本実施の形態2の構成は、素子分離領域102および制御回路101領域の構成成分が、実施の形態1における素子分離領域22および制御回路21領域の構成成分と異なり、他の構成は実施の形態1と同様である。
次に、本実施の形態における炭化珪素半導体インバータ装置の作製方法について説明する。図5(a)〜(d)は、本実施の形態に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。ここでは、図4に示された部分を示して説明する。
図5(a)に示す工程の前に、以下の工程を行う。まず、炭化珪素基板100を準備する。炭化珪素基板100としては、例えば、主面が(0001)から[11/20](112バー0)方向に8度のオフ角度がついた直径50mmの4H−SiC基板を用いる。この基板はn型不純物がドープされており、キャリア濃度は1×1018cm−3である。
次に、図5(a)に示す工程で、CVD法により炭化珪素基板100上にn型のドリフト層3をエピタキシャル成長させる。これによって、厚みが3μm、キャリア濃度が約5×1015cm-3のドリフト層3が形成される。
次に、多段階のAlイオンの注入及び活性化アニールによって、n型ドリフト層3の一部にキャリア濃度が1×1017cm−3のp型の第1ベース層6及び第2ベース層7と素子分離領域18を形成する。
続いて、多段階のNイオンの注入及び活性化アニールによって、ドリフト層3内に第1ドレイン層4及び第2ドレイン層5を、第1ベース層6及び第2ベース層7内にそれぞれ第1ソース層8及び第2ソース層9を形成する。これらの層のキャリア濃度は1×1018cm−3である。
続いて、1100℃で熱酸化した後、横型MOSFET1、2の領域以外の部分に形成された酸化膜を除去することで、横型MOSFET1、2の領域の基板表面に厚さ30nmの酸化膜117を形成する。
次に、炭化珪素基板100上に制御回路101を形成する領域を開口したSiO2膜からなるエッチングマスク(図示せず)を形成し、エッチングガスとしてCF4とO2とを用いたプラズマエッチングを行った。そして、炭化珪素基板100の表面に制御回路101領域用のトレンチ溝118を形成する。
次に、図5(b)に示す工程で、TEOSガスを原料ガスとしたプラズマCVDを用いてトレンチ溝118内に二酸化珪素(SiO2)膜を堆積することによって、素子分離領域102を形成する。
続いて、SiH4ガスを原料ガスとし、PH3ガスをドーパントガスとした減圧熱CVDを用いてトレンチ溝118内のSiO2膜上にn型の不純物をin−situドープしながらポリシリコン膜を堆積する。これにより、素子分離領域102上にn型領域103が形成される。これらの領域のキャリア濃度は1×1016cm−3となる。
次に、図5(c)に示す工程で、多段階のBイオンの注入及びアニールによって、CMOSFETのn型領域103内にキャリア濃度が1×1016cm−3のp型領域110を形成する。続いて、多段階のBイオンの注入及びアニールによって、CMOSFETのn型領域103内にキャリア濃度が1×1018cm−3のp型ソース領域104及びp型ドレイン領域105を形成する。
更に、Pイオンを注入して活性化アニールすることにより、CMOSFETのp型領域110内にn型ソース領域111及びn型ドレイン領域112をそれぞれ形成する。この領域のキャリア濃度は1×1018cm−3となる。
次に、図5(d)に示す工程で、1000℃で熱酸化することで基板表面に厚さ30nmのゲート絶縁膜108及びゲート絶縁膜115を形成する。その後、酸化膜117のうち第1横型MOSFET1及び第2横型MOSFET2のチャネルとなる領域以外の部分を除去して第1ゲート絶縁膜10及び第2ゲート絶縁膜11を形成する。
続いて、電子ビーム(EB)蒸着装置を用いて第1横型MOSFET1及び第2横型MOSFET2の第1ソース層8及び第2ソース層9の表面、第1ドレイン層4及び第2ドレイン層5の表面、CMOSFETのp型ソース領域104、p型ドレイン領域105、n型ソース領域111及びn型ドレイン領域112の表面にNi膜を形成する。続いて、加熱炉を用いて1000℃で加熱することにより、第1横型MOSFET1及び第2横型MOSFET2に第1ソース電極14及び第2ソース電極15と第1ドレイン電極16及び第2ドレイン電極17が、CMOSFETのpチャネルFETにソース電極106及びドレイン電極107及びnチャネルFETにソース電極113及びドレイン電極114が形成される。
続いて、第1横型MOSFET1及び第2横型MOSFET2の第1ゲート絶縁膜10及び第2ゲート絶縁膜11、CMOSFETのゲート絶縁膜108及びゲート絶縁膜115上にポリシリコン膜を形成し、これをパターニングして、第1横型MOSFET1及び第2横型MOSFET2の第1ゲート電極12及び第2ゲート電極13を、CMOSFETのゲート電極109及びゲート電極116を形成する。
最後に素子分離領域18上にCVD法によってSiO2膜からなる層間絶縁膜19を形成し、さらに層間絶縁膜19上に第1ドレイン電極16と第2ソース電極15が電気的に接続するようにAlからなるD−Sコネクト層20を蒸着により形成する。
以上の工程を経て炭化珪素基板上に作製した炭化珪素半導体インバータ装置は、従来のシリコンパワーデバイスからなるインバータ装置に比べて素子サイズが縮小し、電力損失も低減できる。したがって、超低損失で小型のインバータ装置を実現することができる。
なお、本実施の形態2では、素子分離領域102を二酸化珪素で構成したが、ドリフト層3とは導電型が異なるp型の炭化珪素半導体領域で構成してもよい。
また、以上の実施の形態1、2において、素子分離領域18を二酸化珪素膜で構成してもよい。
また、以上の実施の形態1、2においては、電力用トランジスタとしてMOSFETを作製したが、蓄積型のチャネル構造(埋め込みチャネル構造)を用いた蓄積型MOSFETを作製しても同様の効果があり、チャネル抵抗を大幅に低減できることにより、さらに損失を減らすことが可能となるので好ましい。また、この際、蓄積型チャネル層として、アンドープ層とn型ドープ層の複数の積層構造によって形成されているデルタドープ構造のチャネル層を用いても、より損失を低減させることが可能となる。
(実施の形態3)
前述の実施の形態1、2においては、ハイサイドおよびローサイドのスイッチング素子として横型MOSFETを用いたが、本実施の形態3では、その横型MOSFETの代わりに横型IGBTを用いたものであり、同様の効果がある。この横型IGBTを用いた本実施の形態3における炭化珪素半導体インバータ装置の断面視における構造を示す断面図を図6に示す。図6において、図2、図4と同等部分には同一符号を付し、その詳しい説明は省略する。なお、図6では、制御回路21および素子分離領域22を図2と同じ構成にしているが、図4と同様の制御回路101および素子分離領域102等としてもよいことは言うまでもない。
前述の実施の形態1、2においては、ハイサイドおよびローサイドのスイッチング素子として横型MOSFETを用いたが、本実施の形態3では、その横型MOSFETの代わりに横型IGBTを用いたものであり、同様の効果がある。この横型IGBTを用いた本実施の形態3における炭化珪素半導体インバータ装置の断面視における構造を示す断面図を図6に示す。図6において、図2、図4と同等部分には同一符号を付し、その詳しい説明は省略する。なお、図6では、制御回路21および素子分離領域22を図2と同じ構成にしているが、図4と同様の制御回路101および素子分離領域102等としてもよいことは言うまでもない。
図6では、図2、図4の横型MOSFET1、2のn型のドレイン層4、5に代えてp型のコレクタ層53、54を形成して横型IGBT51、52を構成しており、他の領域の導電型は図2の横型MOSFET1、2の場合と同じである。ただし、横型IGBT51、52では、12、13をゲート電極、14、15をエミッタ電極、16、17をコレクタ電極と呼び、3をドリフト層、6、7をベース層、8、9をエミッタ層と呼ぶ。
なお、以上の実施の形態1〜3においては、ハイサイドおよびローサイドのスイッチング素子(横型MOSFETまたは横型IGBT)のペアを3組用いた3相インバータ装置を例に説明したが、1組用いる単相ハーフブリッジ回路や2組用いる単相フルブリッジ回路のインバータ装置についても同様に適用できる。
また、以上の実施の形態1〜3においては、同一基板上に制御回路が併せて形成された炭化珪素半導体インバータ装置を作製したが、これらに加えて、昇圧回路素子、ゲート駆動回路素子、保護回路素子及び事故診断回路素子を素子分離領域上に形成することにより装置の信頼性を高め、装置をさらに小型化することが可能となる。
また、以上の実施の形態1〜3においては、4H−SiCを炭化珪素基板として用いたが、4H−SiC以外のポリタイプからなる基板を用いてもよい。
本発明にかかるインバータ装置は、超低損失で、小型化が可能であり、各種電子機器、電力機器に設けられるインバータ装置などとして有用である。
1 第1横型MOSFET
2 第2横型MOSFET
3 ドリフト層
4 第1ドレイン層
5 第2ドレイン層
6 第1ベース層
7 第2ベース層
8 第1ソース層
9 第2ソース層
10 第1ゲート絶縁膜
11 第2ゲート絶縁膜
12 第1ゲート電極
13 第2ゲート電極
14 第1ソース電極
15 第2ソース電極
16 第1ドレイン電極
17 第2ドレイン電極
18 素子分離領域
19 層間絶縁膜
20 D−Sコネクト層
21 制御回路
22 素子分離領域
41 S−Sコネクト層
42 D−Dコネクト層
51 第1横型IGBT
52 第2横型IGBT
53 コレクタ層
54 コレクタ層
100 炭化珪素基板
101 制御回路
200 パワーMOSFET
201 制御回路
202 電動機
2 第2横型MOSFET
3 ドリフト層
4 第1ドレイン層
5 第2ドレイン層
6 第1ベース層
7 第2ベース層
8 第1ソース層
9 第2ソース層
10 第1ゲート絶縁膜
11 第2ゲート絶縁膜
12 第1ゲート電極
13 第2ゲート電極
14 第1ソース電極
15 第2ソース電極
16 第1ドレイン電極
17 第2ドレイン電極
18 素子分離領域
19 層間絶縁膜
20 D−Sコネクト層
21 制御回路
22 素子分離領域
41 S−Sコネクト層
42 D−Dコネクト層
51 第1横型IGBT
52 第2横型IGBT
53 コレクタ層
54 コレクタ層
100 炭化珪素基板
101 制御回路
200 パワーMOSFET
201 制御回路
202 電動機
Claims (14)
- 直流電圧が印加される一対の入力端子間に直列接続され、その接続部の電圧が出力端子へ出力されるハイサイドおよびローサイドのスイッチング素子を備えたインバータ装置であって、
前記ハイサイドおよびローサイドのスイッチング素子は、同一の基板上に形成された炭化珪素半導体からなる半導体領域を共有し、かつ、それぞれ、前記半導体領域上に形成された正側電極および負側電極と制御電極とを有しているインバータ装置。 - 前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第1導電型の第1の層と、前記第1の層上の所定領域に形成された第2導電型の第2の層と、前記第2の層に対して間隔をおいて前記第1の層の表層部に形成され前記第1の層より不純物濃度の高い第1導電型のドレイン層と、前記第1の層に対して間隔をおいて前記第2の層の表層部に形成された第1導電型のソース層とを有し、前記制御電極が前記第1の層と前記ソース層とで挟まれた前記第2の層の上に絶縁膜を介して形成され、前記正側電極が前記ドレイン層上に形成され、前記負側電極が前記ソース層上に形成された横型MOSFETである請求項1に記載のインバータ装置。
- 前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第1導電型の第1の層と、前記第1の層上の所定領域に形成された第2導電型の第2の層と、前記第2の層に対して間隔をおいて前記第1の層の表層部に形成された第2導電型のコレクタ層と、前記第1の層に対して間隔をおいて前記第2の層の表層部に形成された第1導電型のエミッタ層とを有し、前記制御電極が前記第1の層と前記エミッタ層とで挟まれた前記第2の層の上に絶縁膜を介して形成され、前記正側電極が前記コレクタ層上に形成され、前記負側電極が前記エミッタ層上に形成された横型IGBTである請求項1に記載のインバータ装置。
- 前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが、前記基板上で接続されることにより、前記ハイサイドおよびローサイドのスイッチング素子が直列接続されている請求項1〜3のいずれか1項に記載のインバータ装置。
- 前記ハイサイドのスイッチング素子の前記半導体領域と前記ローサイドのスイッチング素子の前記半導体領域との間に第1の素子分離領域が形成され、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第1の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されている請求項1〜4のいずれか1項に記載のインバータ装置。
- 前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ハイサイドのスイッチング素子の正側電極同士が前記基板上で電気的に接続されている請求項1〜4のいずれか1項に記載のインバータ装置。
- 前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ローサイドのスイッチング素子の負側電極同士が前記基板上で電気的に接続されている請求項1〜4のいずれか1項に記載のインバータ装置。
- 前記ハイサイドおよびローサイドの各スイッチング素子の前記半導体領域間に第1の素子分離領域が形成され、前記ハイサイドおよびローサイドのスイッチング素子の各ペアが前記第1の素子分離領域を挟んで隣接するように配置され、かつ前記各ペア内において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第1の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されている請求項6または7に記載のインバータ装置。
- 前記ハイサイドおよびローサイドのスイッチング素子をオンオフ制御するための制御用半導体素子群が、第2の素子分離領域により前記ハイサイドおよびローサイドのスイッチング素子と電気的に分離されて前記基板上に形成されている請求項1〜8のいずれか1項に記載のインバータ装置。
- 前記制御用半導体素子群は、前記第2の素子分離領域により前記スイッチング素子の前記半導体領域とは電気的に分離されて前記基板上に形成されたポリシリコン領域に形成されている請求項9に記載のインバータ装置。
- 前記第2の素子分離領域は、炭化珪素半導体で構成され、前記半導体領域と接する部分で前記半導体領域とpn接合されている請求項9または10に記載のインバータ装置。
- 前記第2の素子分離領域は、二酸化珪素で構成されている請求項9または10に記載のインバータ装置。
- 前記ハイサイドおよびローサイドのスイッチング素子のそれぞれは、耐圧が600V以上、1200V以下である請求項1〜12のいずれか1項に記載のインバータ装置。
- 前記基板は、炭化珪素基板である請求項1〜13のいずれか1項に記載のインバータ装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2004225102A JP2006049402A (ja) | 2004-08-02 | 2004-08-02 | インバータ装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008061404A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | 電力変換装置 |
JP2008218786A (ja) * | 2007-03-06 | 2008-09-18 | Seiko Epson Corp | 半導体装置及びその製造方法 |
KR100902596B1 (ko) | 2007-09-28 | 2009-06-11 | 주식회사 동부하이텍 | 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로 |
JP2016096344A (ja) * | 2009-11-02 | 2016-05-26 | トランスフォーム インコーポレーテッド | 低emi回路のためのパッケージ構成 |
-
2004
- 2004-08-02 JP JP2004225102A patent/JP2006049402A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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