TW201442174A - 具有絕緣體下之互連件之絕緣體上半導體積體電路 - Google Patents

具有絕緣體下之互連件之絕緣體上半導體積體電路 Download PDF

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Abstract

本發明描述一種製造在一絕緣體上半導體轉移層上之積體電路。該積體電路包含製造在該絕緣體之背側上之一互連層。此互連層透過該絕緣體中蝕刻之孔將主動裝置彼此連接。此結構提供額外佈局靈活性及較低電容，因此實現較高速度及較低成本之積體電路。

Description

具有絕緣體下之互連件之絕緣體上半導體積體電路 相關申請案之交叉參考
本申請案主張來自2013年3月27日申請之美國專利申請案第13/851,926號之優先權，該案之全部內容以引用的方式併入本文中。
本發明係有關於具有絕緣體下之互連件之絕緣體上半導體積體電路。
在一積體電路中，金屬線通常將個別電路元件連接在一起。此金屬互連件之性質決定性地影響積體電路產品之效能及成本。例如，大多數積體電路製程提供多級金屬互連件以在電路佈局中容許最大靈活性。此佈局靈活性容許一設計者最小化一積體電路之大小而(例如)減少產品之成本。
具有兩級金屬互連件之一典型電路佈局之一實例展示於圖1中。此佈局包含兩個金屬氧化物半導體場效應電晶體(MOSFET)240。隔離邊緣235及閘極指狀物240g界定電晶體。電晶體240之一者具有兩個閘極指狀物240g且一者具有三個閘極指狀物。閘極形狀240g及隔離邊緣235決定電晶體之源極及汲極區域(分別係240s及240d)。兩個電晶體240之汲極240d透過接觸件245、第一金屬線 250、金屬間通孔270及第二金屬線280電連接在一起。兩個電晶體之源極區域240s透過接觸件245及第一金屬線250個別連接。若電晶體240之一者係一n通道MOSFET且另一者係一p通道MOSFET，則圖1之佈局可為(例如)一互補金屬氧化物半導體(CMOS)反相器。
在大多數多級金屬化方案中，為了將上級金屬線連接至下級金屬線或電晶體電極(源極、汲極及閘極)，必須使用中間金屬層及接觸件或通孔之所有者。此可如圖1中所見，其中第二級金屬線280透過第一金屬層250及金屬/擴散接觸件245連接至電晶體汲極240d。因此，為了將源極指狀物240s連接在一起，(例如)一金屬線250在電晶體區域外部延展以避免將電晶體源極240s及汲極240d短接在一起。此增加佈局之高度及因此面積。而且，此佈局之寬度由接觸之第一金屬線之最小間距或接觸之源極/汲極區域之最小間距決定(以兩者之較大者為準)。若接觸之第一金屬線之最小間距在兩個間距中較大，則可藉由一替代金屬化方法在寬度上減少此佈局。應注意，接觸之金屬線之最小間距由微影或其他製程考量決定，或其可由電遷移關注項或其他考量/關注項決定。
金屬互連層之電阻(每單位長度)及電容(每單位面積)經常對一積體電路之效能產生一直接影響。使用之互連結構及材料繼而影響互連線之電阻及電容。例如，一給定互連線與半導體基板之間之電容或兩個互連線之間之電容隨著其等之間之垂直距離增加而減少。若多個互連層可用，則藉由將其等節點放置於其等之間具有更大垂直間隔之金屬層上來減少臨界電容。
為了繪示此等寄生電容之來源，圖1之佈局之一截面展示於圖2中。例如，閘極240g與汲極區域240d之 間之寄生電容(閘極-汲極電容)及源極240s與汲極240d區域之間之寄生電容(斷開狀態電容)部分由互連結構決定。例如，第一金屬線250與源極區域240s之間之重疊區域形成斷開狀態寄生電容290之一組件。接觸金屬245與電晶體閘極240g之間之電容貢獻於總閘極-汲極寄生電容。因此，金屬化方案及佈局對電路寄生電容及因此，電路效能產生影響。
此等寄生效應對高頻及高速電路係重要的。此等電路經常實施於絕緣體上半導體(SOI)技術上，該技術在1990年代後期首次商業化。SOI技術之定義特性係其中形成電路之半導體區域藉由一電絕緣層與塊體基板隔離。此絕緣層通常係二氧化矽。SOI技術之有利態樣直接源自於絕緣體層使作用層與塊體基板電隔離之能力。
因為絕緣層之引入使一SOI結構中之主動裝置隔離，此改進其等電特性，所以SOI技術表示相較於傳統塊體基板技術之一改進。例如，經常在SOI裝置中，尤其在具有足夠薄之半導體層之該等SOI裝置中減少半導體區域內之寄生電容(例如，耗盡及擴散電容)，使得電晶體「全耗盡」。亦在SOI裝置中減少短通道效應(一電晶體之臨限值電壓及其通道長度之變動)。因為除了別的以外之此等原因，SOI經常係高速、低功率電路所選之技術。此外，SOI絕緣層可用於屏蔽主動裝置使之免受有害輻射之擾。鑒於有害電離輻射在地球大氣外部流行，此特別對在空間中使用之積體電路係重要的。
類似於塊體基板技術，SOI技術亦可利用多層金屬互連件。若此等金屬層可以利用SOI之獨特結構之方式形成，則可導致成本及效能效益。此等效能效益尤其係通常在SOI技術上製造之電路類型(高速或高切換頻率、低損 耗電路)所期望的。
描述一種包括一轉移之絕緣體上矽結構之積體電路總成。該結構包括一絕緣層，其具有一第一表面與一第二表面及從該第一表面延伸至該第二表面之一孔。一半導體層具有一第一表面及一第二表面，且其第一表面接觸該絕緣層之第一表面。該半導體層包含主動或無功電路元件。一金屬互連層耦合至該絕緣層之第二表面，該金屬互連層安置於該絕緣層中之孔內。該絕緣層中之孔延伸至該半導體層之至少第一表面且該金屬互連層將複數個主動或無功電路元件電耦合在一起。
描述一種形成一轉移之絕緣體上半導體積體電路之方法。該緣體上半導體包含：一絕緣層，其具有一第一表面及一第二表面；一半導體層，其具有一第一表面及一第二表面；及一基板層。該半導體層之第一表面接觸該絕緣層之第一表面。該基板層接觸該絕緣層之第二表面。在該半導體層中形成主動或無功電路元件。一處理層耦合至該半導體層之第二表面。移除該基板層，且從該絕緣體層之第二表面延伸至其第一表面之一孔形成於該絕緣層中。該孔使該半導體層之第一表面暴露。一金屬互連層形成於該絕緣體層之第二表面上及該絕緣體層中之孔內部。該金屬互連層將複數個主動或無功電路元件彼此電耦合。
100‧‧‧流程圖
110~180‧‧‧步驟
200‧‧‧SOI結構
210‧‧‧基板層/基板
220‧‧‧絕緣層/絕緣體層
223‧‧‧絕緣層之第一表面
226‧‧‧第二表面
230‧‧‧半導體層
232‧‧‧隔離區域
233‧‧‧半導體層具有一第一表面/背面
235‧‧‧隔離邊緣
236‧‧‧半導體層之表面/第二表面
240‧‧‧CMOS電晶體
240b‧‧‧本體區域
240d‧‧‧汲極/汲極區域
240g‧‧‧閘極層/閘極指狀物
240s‧‧‧源極/源極區域
240x、240y‧‧‧電晶體
241‧‧‧摻雜區域
242‧‧‧金屬半導體化合物區域
245‧‧‧接觸件/接觸金屬
250‧‧‧第一金屬線/金屬互連層/第一金屬層/互連件
258‧‧‧層級間介電層
260‧‧‧處理層
270、272、274‧‧‧孔
280‧‧‧第二金屬線/背側金屬互連層/背側金屬層
290、295‧‧‧電容
圖1繪示具有兩層金屬之一典型積體電路佈局。
圖2繪示圖1中所示之電路佈局之一截面。
圖3展示製造具有根據本發明之一特定實施例之一SOI絕緣體之背側上之金屬互連件之一積體電路之一方法之一製程流程圖。
圖4A至圖4G展示根據一些實施例在一SOI電路之背側上形成互連件之工作臺之截面圖。
圖5展示另一實施例之一截面圖，其中形成多個類型之背接觸件。
圖6展示使用根據本發明之一特定實施例之背側互連件之一SOI積體電路之一佈局。
圖7A至圖7B展示使用根據本發明之一特定實施例之背側互連件之一SOI積體電路之一替代佈局及截面。
圖8展示使用本發明之一實施例形成之電晶體之一截面圖，其繪示寄生電容之差異。
圖9A至圖9C展示根據一些實施例形成背側擴散物及互連件之工作臺之截面圖。
圖10A至圖10C展示根據一些實施例形成背側接觸件及互連件之工作臺之截面圖。
經常使用絕緣體上矽(SOI)技術製造高速、高效能積體電路。SOI技術亦協助層轉移技術，其中使用接合及回蝕方法將SOI之作用層轉移至一不同基板。此方法可具有以下優點：較低電容及較高速度、較容易之熱管理及對SOI電晶體之本體區域之較容易接達。此一製程之一實例描述於名為「Silicon-on-insulator with back side connection」，由本申請案之受讓人擁有且在2012年4月28日申請之美國專利第8,357,935號中，該案之全部內容以引用的方式併入本文中。層轉移技術亦可用於在完全絕緣或透明之基板上形成電路，此(例如)在光電子應用中係有利的。
轉移一積體電路之作用層亦可使絕緣體層之表 面(與主動裝置相對)暴露以進行進一步處理(若期望)。特定言之，可在移除基板之後在此絕緣體層表面上形成一全互連層。如此放置之一互連層可透過SOI之絕緣層中蝕刻之孔接觸電晶體源極及汲極區域。此配置提供增加之佈局靈活性。再者，此背側互連層在與傳統前側互連層相比時，提供較少寄生電容。最後，此互連層幫助消散由SOI積體電路產生之熱。關於SOI電路上之熱消散之問題及一些提出之解決方案描述於名為「Semiconductor-on-insulator with back-side heat dissipation」，由本申請案之受讓人擁有且在2010年7月14日申請之美國專利公開案第2011/0012199中，該案之全部內容以引用的方式併入本文中。
在一實施例中，一全背側SOI互連層將複數個主動或無功裝置連接在一起而提供一較低成本替代例來用於提供高效能SOI積體電路。多個實施例包含：藉由透過背側接觸件形成重摻雜區域或蝕刻通過作用層以接觸作用層之正面上之重摻雜或矽化區域來減少至作用層之背側之接觸電阻。若轉移結構可經受較高溫度，則更多製程靈活性係可行的。
圖3繪示本發明之方法之一些實施例，其中一金屬互連層形成於一SOI積體電路之背側上。在圖3之流程圖100中，在步驟110中提供一絕緣體上矽結構。此結構包含安置於一半導體層與一基板層之間之一絕緣體層。絕緣體層可為(例如)二氧化矽，其可為15nm厚至1000nm厚。在步驟120中，主動或無功電路元件形成於半導體層中。此等元件可包含(例如)n通道及p通道MOS(NMOS及PMOS)電晶體。可在某些區域中(例如，位於主動裝置之間之隔離區域中)移除半導體層且用介電質替換該半導體層。可使用(例如)一標準CMOS製程或一雙極 CMOS(BiCMOS)製程或形成除了MOS電晶體之外之高功率裝置或光電子裝置之一製程形成此等元件。此製程可包含在半導體層之區域上(例如，在MOSFET之源極及汲極區域上)形成一金屬半導體化合物。此化合物將減少此等區域之薄片電阻。若半導體層包括矽，則金屬半導體化合物可包括(例如)矽化鈦、矽化鈷或矽化鎳。在步驟130中，一金屬互連層可視情況形成於半導體層上。此層可電連接至形成於半導體層中之電路元件。可使用一減成或鑲嵌製程形成此層或可使用一加成製程形成該層。例如，此層可由難熔金屬(例如鎢)組成。
在圖3之步驟140中，一處理層耦合至SOI結構之半導體層。處理層可為任何剛性或半剛性支撐物，例如，一矽晶圓。可使用導致一永久接合之任何適當耦合或接合方法：例如，直接或熔化接合、永久黏著性接合、金屬間擴散或共晶接合。若使用一前側互連層(步驟130)，則因為將導致一平坦表面，所以為了接合之目的，有利的是使用一鑲嵌製程以形成此層。一接合層(例如，二氧化矽)可沈積於SOI結構，或處理層或兩者上。可使用(例如)化學氣相沈積(CVD)沈積此層。在步驟150中，移除SOI之基板層。此可藉由獨立地或組合地使用(例如)機械及化學方法完成。
仍參考圖3，在步驟160中，在絕緣體層之暴露表面中蝕刻一孔。此孔通過絕緣體層從一表面延伸至相對表面。此可(例如)藉由使用微影術在一光阻中形成孔圖案且在一RIE或電漿蝕刻腔室中或使用氫氟酸(HF)蝕刻絕緣體層來完成。在形成孔之後，半導體層表面暴露於孔內部。在蝕刻步驟160期間，可形成延伸至一電晶體閘極層或延伸至形成於步驟130中之(可選)互連層之另一孔。可(例如)透過主動或無功裝置之間之介電隔離區域形成此孔。所有 此等不同類型之孔(延伸至半導體層、一閘極層或一互連層之該等孔)蝕刻通過相同材料(例如，二氧化矽)。因此，其等可全部在同一步驟160中蝕刻。在步驟170中，延伸至半導體層之孔可視情況延伸至半導體中。若存在金屬半導體化合物層，則在該金屬半導體化合物層處停止蝕刻。可使用蝕刻半導體比蝕刻金屬半導體化合物更迅速之一化學品，在乾式蝕刻腔室中完成此蝕刻製程。例如，對於具有形成於正面上之矽化鎳之一矽層，SF6+O2蝕刻劑將蝕刻矽，而不蝕刻矽化鎳。
在圖3之步驟180中，一金屬互連層形成於絕緣體之背側上及步驟160中形成之孔內部。此金屬互連層可包括(例如)鎢插塞、鋁、銅或此等之一組合。此可藉由標準圖案化技術(例如，沈積金屬、利用一光阻圖案化及蝕刻金屬)來形成。所得圖案將形成於半導體層中之兩個或更多個裝置彼此連接。若存在形成於步驟160中，延伸至一閘極層或一前側金屬互連層(若執行步驟130)之孔，則一電連接可形成於步驟180中形成之背側金屬與一閘極或前側金屬層之間。
圖4A至圖4G繪示根據圖3之方法製造之一例示性背側SOI結構。在圖4A中，提供具有一基板層210、一絕緣層220及一半導體層230之一SOI結構200。絕緣層220具有一第一表面223(與半導體層230接觸)及與基板210接觸之一第二表面226。半導體層230具有一第一表面233(與絕緣層220之第一表面223接觸)及一第二表面236。絕緣層可由(例如)二氧化矽組成且可(例如)在10nm厚與1000nm厚之間，例如，在15nm厚與70nm厚之間或在150nm厚與350nm厚之間或在500nm厚與750nm厚之間。半導體層可由(例如)矽或第III至第V族半導體(諸 如GaAs)或一應變半導體合金(諸如SiGe)組成。
在圖4B中，電路元件(例如電晶體240)形成於半導體層中。此等電晶體240包括源極240s與汲極240d區域及閘極層240g，且由隔離區域232分離。此等元件可如上文針對圖3中之步驟120描述般形成，即，使用(例如)一標準CMOS製程或一雙極CMOS(BiCMOS)製程形成。除了CMOS電晶體240之外或替代CMOS電晶體240可使用其他電路元件，例如，高功率裝置、光電子裝置或其他被動或無功元件。
圖4B中之源極240s及汲極240d區域包括相比於(例如)閘極240g下面之電晶體通道區域重摻雜之半導體層之區域。高摻雜級係重要的，(例如)以容許至此等區域之良好電接觸。若半導體層足夠薄(例如，小於100nm或小於70nm或小於50nm)，則源極及汲極重摻雜區域可如圖4B中所示般延伸通過半導體層之全厚度。亦應注意，電晶體240之源極240s及汲極240d可提高至半導體層230之表面236之上。此結構經常用於建構於非常薄之半導體層(例如，小於20nm，或小於10nm或在5nm與7nm之間)上之全耗盡SOI製程。
圖4C展示可視情況耦合至半導體層230之第二表面236且耦合於製造於半導體層230中之電路元件(電晶體240)上之一前金屬互連層250。若存在，則此金屬互連層250可連接至(例如)電晶體240之源極區域240s。一減成或鑲嵌製程可用於形成可選互連層250。互連層250可包括一耐高溫互連件，例如，難熔金屬(例如，鎢)。或者，互連層250可包括一習知低電阻率材料(例如，銅或鋁)，或其可包括耐高溫互連件及低電阻率材料之一組合(例如，具有鋁或銅金屬之鎢插塞)。一層級間介電層258使可選前金屬 互連層250與形成於半導體層230中之裝置240分離。在圖4D中，一處理層260耦合至半導體層230之表面236，其中層級間介電層258及前互連層250(若存在)介入。如圖4D中所示，處理層260接合於互連層250(若存在)上。如圖3之步驟140中所描述，處理層可為任何剛性或半剛性支撐物(例如，一矽晶圓)，且可使用導致一永久接合之任何適當耦合或接合方法，例如，直接或熔化接合或永久黏著性接合。一接合層(未展示)(例如，沈積之二氧化矽)可形成於接合表面之任一者或兩者上。
在圖4E中，已藉由獨立地或組合地使用(例如)機械及化學方法移除SOI結構之基板210。此步驟包括絕緣體層220的表面226。在圖4F中，孔270已蝕刻通過絕緣體層220而使半導體層230之表面233之區域暴露。可藉由上文針對圖3中之步驟160描述之任何標準圖案化技術(例如，一抗蝕層之微影圖案化，其後係絕緣體層220之乾式蝕刻)形成此等孔。此等孔可使(例如)電晶體240之汲極區域240d暴露。孔亦可使(例如)CMOS電晶體之源極或本體區域，或垂直雙極電晶體之集電極區域或橫向雙極電晶體之集電極、基極或發射極區域暴露。
轉向圖4G，一背側金屬互連層280形成於絕緣體層220之表面226上或孔270內部。如圖3之步驟170中所描述，此金屬互連層可包括(例如)鋁、銅、鎢或此等之一組合。此可藉由標準圖案化技術(例如，一加成製程或一減成製程)形成。背側金屬層280可將兩個或更多個電晶體240彼此連接。例如，如圖4G中所示，背側金屬層280可將電晶體240之汲極240d之一些連接在一起。
圖5展示可使用根據圖3之方法之製程形成之一替代結構。在圖5中，除了孔270之外，形成其他孔272 及274。孔272及274兩者形成於電晶體240之間之隔離區域上。孔272延伸至一閘極區域248，其在隔離區域上延伸，且孔274延伸至可選前金屬互連層250。孔272及274可與孔270同時形成，即，在同一遮罩步驟中形成。或者，例如，若期望最小化孔270內部之半導體層之過蝕刻，則分離遮罩步驟可用於不同類型之接觸孔。在此結構中，背側互連件電連接至可選前側互連件或電晶體閘極層或兩者。此可容許更大佈局靈活性及因此成本節省。
圖6展示利用本發明之面積節省特征之一實例佈局。如圖2中，閘極指狀物240g及隔離邊緣235界定電晶體240。電晶體240進一步包括汲極區域240d及源極區域240s。一前側金屬互連層250透過接觸件245將源極區域240s連接在一起。應注意，互連層250與汲極區域240d之間不存在連接；因此，連接源極區域240s之金屬層250可繪製為覆蓋汲極區域240d而不會到電晶體區域外部。汲極區域240d透過背側孔(或通孔)270連接至背側互連層280。以此方式，相比於圖2中所示之先前技術，可減少此積體電路之面積。
圖7A展示寄生電容之減少之一實例佈局。再次，閘極指狀物240g及隔離邊緣235界定電晶體240之源極240s及汲極240d區域。前側金屬250再次透過接觸件245連接至源極區域240s。背側金屬280透過背側通孔270連接至汲極區域240d。為了減少閘極至源極(切斷狀態)電容，源極金屬250未繪製為覆蓋汲極區域240d，且背側汲極金屬280未繪製為覆蓋源極區域240s。因此，互連件對寄生切斷狀態電容之貢獻限於背側金屬280及前側金屬250層之重疊區域。但是，因為兩層在垂直上更分離，所以相比於圖2之案例，大大減少此電容。圖7B展示圖7A中 所繪示之佈局之一截面圖。此圖清楚地展示前側源極金屬250及背側汲極金屬280彼此盡可能遠地分離。
使用背側金屬280連接至汲極區域240d之此實施例，亦減少閘極至汲極電容。圖8展示使用本發明之一實施例製造之兩個電晶體240x及240y之一截面圖。電晶體240x使其汲極240d從前接觸，且電晶體240y使其汲極240d從後接觸。電晶體240x之閘極-汲極電容包含前接觸件245與閘極240g之間之電容295來作為一組件。但是，對於後接觸之電晶體240y，不存在增加至總閘極-汲極電容之此電容。因此，對於具有後接觸之汲極，減少總閘極-汲極電容。
亦應注意，在電晶體佈局(圖6及圖7)中，相比於使用標準製程之佈局(例如，圖2)，電晶體240在垂直於閘極指狀物240g之方向上更緊湊。若最小前側接觸之金屬間距大於最小接觸之電晶體源極/汲極間距，此將使圖2金屬間距之佈局受限制，則情況如此。如圖6及圖7中所示，接觸電晶體240之源極及汲極所需之前側金屬間距之數值減少至大約二分之一。
圖9A至圖9C繪示一SOI背側金屬互連件之一替代實施例。圖9A展示一SOI積體電路，其中電晶體240及前側互連層250接合至處理層260。重摻雜源極區域240s及汲極區域240d並不延伸通過至半導體層230之背面233。已在絕緣體層220中蝕刻孔270以使半導體層230之表面233暴露。在圖9B中，摻雜物已引入於孔270內部以形成具有相同於汲極區域240d之摻雜物類型之摻雜區域241。區域241使汲極區域240d有效地延伸至半導體層230之背面233，且容許透過背側孔270接觸汲極區域240d。如名為「Vertical Semiconductor Device with Thinned Substrate」，由本申請案之受讓人擁有且在2011年10月11日申請之美國專利公開案第2012/0088339 A1號(該案之全部內容以引用的方式併入本文中)所描述，可藉由(例如)透過孔270植入摻雜物離子形成摻雜區域241。或者，可藉由在一高溫(例如，大於800℃)下使結構暴露於一含摻雜物種類之環境(例如，POCl3)形成摻雜區域241。若使用離子植入，則其後係激活摻雜物之一退火製程(例如，在800℃至1000℃之一溫度下，於1秒至60秒內之一快速高熱退火)。應注意，若一高溫製程用於此步驟，則有利的是將一高溫金屬用於前側金屬互連層250(若使用此層)。例如，若難熔金屬(例如鎢)用於前側金屬互連件250，則此將是有利的。
在圖9C中，一背側金屬互連層280形成於絕緣體層220之表面226上及孔270之內部而接觸連接至汲極區域240d之摻雜區域241。此金屬互連層可包括(例如)鎢、鋁、銅或此等之一組合。如圖9C中所示，此互連層可透過背側通孔270及摻雜區域241將電晶體240之汲極240d連接在一起。
當汲極或源極區域並不延伸至半導體層之背側時，圖9A至圖9B中所描述之製程提供形成接觸此等區域之一背側互連件之一方法。例如，若半導體層大於200nm厚或大於100nm厚或大於70nm厚，則情況可如此。
圖10A至圖10C繪示一SOI背側金屬互連件之另一替代實施例。圖10A展示一SOI積體電路，其中電晶體240及前側互連層250接合至處理層260。重摻雜源極區域240s及汲極區域240d並不延伸通過至半導體層230之背面233。而且，一金屬半導體化合物242之區域已形成於電晶體240之汲極區域240d、源極區域240s及閘極區域240g之表面上。此等金屬半導體化合物經常用於減少此等 區域之薄片電阻及接觸電阻。若半導體層包括矽，則金屬半導體化合物可包括(例如)矽化鈦、矽化鈷或矽化鎳。此等區域經常稱作「自對準矽化物」或“SAlicide”區域。
仍參考圖10A，已在絕緣體層220中蝕刻孔270以使半導體層230之表面233暴露。在圖10B中，孔270已延伸至半導體層230中以接觸金屬半導體化合物區域242之背側。可使用蝕刻半導體比蝕刻金屬半導體化合物更迅速之一化學品，在一乾式蝕刻腔室中完成此蝕刻製程。例如，對於具有形成於正面上之矽化鎳之一矽層，SF6+O2蝕刻劑將蝕刻矽，而不蝕刻矽化鎳。在圖10C中，一背側金屬互連層280形成於絕緣體層220之表面226上及孔270之內部而接觸電連接至源極區域240s之金屬半導體化合物區域242。此金屬互連層可包括(例如)鎢、鋁、銅或此等之一組合。
圖10C之結構提供若干優點。例如，轉移半導體層230無需暴露於高溫步驟(例如，以激活摻雜物)，使得低電阻率、低溫金屬(例如，鋁或銅)可用於前側金屬互連層(若存在)。再者，填充有接觸金屬半導體化合物區域242之互連金屬280之孔270一起為熱從主動裝置240之有效轉移提供一極佳熱路徑。最後，有利的是，填充金屬之孔270與金屬半導體化合物242之間之接觸電阻可小於填充金屬之孔270與矽表面233(圖4G及圖9C)之間之金屬半導體接觸電阻。
在圖10C中，背側互連層280展示為連接電晶體源極240s，而非電晶體汲極240d。在所示之此結構中，填充孔270之金屬與電晶體240之本體區域240b之間存在一些導電。因此，在圖10C中，電晶體240之源極及本體區域可有效地短接在一起。對於許多電路，尤其數位電路， 此係所期望的。則對於此等類型之電路，因為一分離之本體接觸係不必要的，所以此結構可提供一佈局優點。
圖10A至圖10C中所描述之製程亦可與其中擴散區域到達半導體層230之背側之製程(圖4A至圖4G)組合地使用。例如，在期望一較低汲極接觸電阻之案例中，此可為有利的。此結構亦較不易受填充孔270之金屬與電晶體240之本體區域之間之非意欲導電影響，所以(例如)在不一定期望源極-本體連結之情況下，可實施類比或其他電路。
本文描述之背側互連製程適用於許多不同類型之SOI製程(例如，全耗盡或部分耗盡SOI製程)。再者，可藉由(例如)重複本文所描述之適用步驟在轉移層之前側或背側上使用多層金屬互連件。
雖然已關於本發明之特定實施例詳細描述說明書，但是應理解，熟悉此項技術者在獲得上文之理解之後可易於想像此等實施例之更改、變動及等效例。可在不脫離於本發明之精神及範疇下由一般技術者實踐本發明之此等及其他修改及變動。此外，一般技術者將理解，上述描述僅舉例而言，且並不意欲限制本發明。因此，意欲本標的涵蓋此等修改及變動。
220‧‧‧絕緣層
223‧‧‧絕緣層之第一表面
226‧‧‧第二表面
230‧‧‧半導體層
233‧‧‧半導體層具有一第一表面
240‧‧‧CMOS電晶體
240d‧‧‧汲極/汲極區域
240g‧‧‧閘極層/閘極指狀物
240s‧‧‧源極/源極區域
250‧‧‧金屬互連層
260‧‧‧處理層
270‧‧‧孔
280‧‧‧背側金屬互連層/背側金屬層

Claims (20)

  1. 一種積體電路總成，其包括：一絕緣層，其具有一第一表面、一第二表面及從該第一表面延伸至該第二表面之一孔；一半導體層，其具有一第一表面及一第二表面，該半導體層之該第一表面接觸該絕緣層之該第一表面；一處理層，其耦合至該半導體層之該第二表面；一金屬互連層，其耦合至該絕緣層之該第二表面，該金屬互連層安置於該絕緣層中之該孔內；及主動或無功電路元件，其等位於該半導體層中；其中該絕緣層中之該孔延伸至該半導體層之至少該第一表面；且其中該金屬互連層將複數個該等主動或無功電路元件彼此電耦合。
  2. 如請求項1之積體電路總成，其中該等主動或無功電路元件包括一場效應電晶體；且其中該絕緣層中之該孔使該場效應電晶體之一源極區域或一汲極區域暴露。
  3. 如請求項1之積體電路總成，其進一步包括耦合至該半導體層之該第二表面之一第二金屬互連層。
  4. 如請求項3之積體電路總成，其中該第二金屬互連層包括難熔金屬。
  5. 如請求項1之積體電路總成，其中該半導體層之該第二表面包括一金屬半導體化合物之一區域；且其中該絕緣層中之該孔延伸通過該半導體層以使一金屬半導體化合物之該區域暴露。
  6. 如請求項5之積體電路總成，其中該金屬半導體化合物包括金屬矽化物。
  7. 如請求項1之積體電路總成，其中該半導體層包括矽。
  8. 如請求項1之積體電路總成，其中該等主動或無功電路元件包括場效應電晶體；且其中該金屬互連層僅電耦合至該等場效應電晶體之汲極區域。
  9. 一種形成一積體電路總成之方法，該方法包括： 提供一絕緣體上半導體，其包含：一絕緣層，其具有一第一表面及一第二表面；一半導體層，其具有一第一表面及一第二表面，其中該半導體層之該第一表面接觸該絕緣層之該第一表面；及一基板層，其接觸該絕緣層之該第二表面；在該半導體層中形成主動或無功電路元件；將該半導體層之該第二表面耦合至一處理層；移除該基板層；在該絕緣體層中形成一孔，其中該絕緣體層中之該孔從該第二表面延伸至該絕緣體層之該第一表面且使該半導體層之該第一表面暴露；且在該絕緣體層之該第二表面上形成一金屬互連層，其中該金屬互連層安置於該絕緣層中之該孔內，且其中該金屬互連層將複數個該等主動或無功電路元件彼此電耦合。
  10. 如請求項9之方法，其進一步包括在將該半導體層之該第二表面耦合至一處理層之該步驟之前，形成耦合至該半導體層之該第二表面之一第二金屬互連層。
  11. 如請求項10之方法，其中該第二金屬互連層包括難熔金屬。
  12. 如請求項9之方法，其中在該半導體層中形成主動或無功電路元件之該步驟包括形成從該第二表面延伸至該半導體層之該第一表面之複數個重摻雜區域。
  13. 如請求項12之方法，其中該絕緣體層中之該孔使從該第二表面延伸至該半導體層之該第一表面之該等重摻雜區域之至少一者暴露。
  14. 如請求項9之方法，其進一步包括在該絕緣體層中形成該孔之該步驟之後，透過該孔將一活性摻雜物引入至該半導體層中。
  15. 如請求項14之方法，其中將一活性摻雜物引入至該半導體層中之該步驟包括：透過該孔植入該摻雜物；且使該結構退火。
  16. 如請求項9之方法，其中在該半導體層中形成主動或無功電路元件之該步驟包括在該半導 體層之該第二表面上形成一金屬半導體化合物之區域；且進一步包括在該絕緣體層中形成該孔之該步驟之後，藉由移除該孔內之該半導體層之一部分使該絕緣體層中之該孔延伸，以便使該金屬半導體化合物之該區域暴露。
  17. 如請求項16之方法，其中該金屬半導體化合物包括金屬矽化物。
  18. 如請求項9之方法，其中該半導體層包括矽。
  19. 如請求項9之方法，其中在該半導體層中形成主動或無功電路元件之該步驟包括形成一場效應電晶體；且其中該絕緣層中之該孔使該場效應電晶體之一源極區域或一汲極區域暴露。
  20. 如請求項9之方法，其中在該半導體層中形成主動或無功電路元件之該步驟包括形成場效應電晶體；且其中該金屬互連層僅電耦合至該等場效應電晶體之汲極區域。
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