CN105340071B - 在绝缘体下方具有互连的绝缘体上覆半导体集成电路 - Google Patents

在绝缘体下方具有互连的绝缘体上覆半导体集成电路 Download PDF

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Abstract

描述了在绝缘体上覆半导体转移层上制造的集成电路。该集成电路包括在绝缘体背侧上制造的互连层。该互连层通过在绝缘体中蚀刻的孔将有源器件彼此连接。该结构提供了额外的布局灵活性和较低的电容，由此实现了较高速度和较低成本的集成电路。

Description

在绝缘体下方具有互连的绝缘体上覆半导体集成电路
相关申请的交叉引用
本申请要求于2013年3月27日提交的美国专利申请No.13/851,926的优先权，其通过援引整体纳入于此。
发明背景
在集成电路中，金属线通常将个体电路元件连接在一起。这种金属互连的本质严重地影响集成电路产品的性能和成本。例如，大多数集成电路工艺提供多个金属互连层级，以便允许电路布局中的最大灵活性。这种布局灵活性允许设计者例如使集成电路的尺寸最小化，从而降低产品成本。
图1中示出了具有两个金属互连层级的典型电路布局的示例。该布局包括两个金属氧化物半导体场效应晶体管(MOSFET)240。隔离边缘235和栅极指240g限定了这些晶体管。晶体管240中的一个晶体管具有两个栅极指240g，而一个晶体管具有三个栅极指。栅极形状240g和隔离边缘235决定了晶体管的源极区和漏极区(分别为240s和240d)。这两个晶体管240的漏极240d通过触点245、第一金属线250、金属间通孔270、和第二金属线280电连接在一起。这两个晶体管的源极区240s单独通过触点245和第一金属线250连接。如果晶体管240中的一者是n沟道MOSFET而另一者是p沟道MOSFET，则图1的布局可以是例如互补金属氧化物半导体(CMOS)反相器。
在大多数多层级金属化方案中，为了将高层级金属线连接至低层级金属线或晶体管电极(源极、漏极和栅极)，必须使用所有中间金属层和触点或通孔。这可以在图1中看出，其中第二层级金属线280通过第一金属层250和金属/扩散触点245连接至晶体管漏极240d。由此，例如为了将源极指240s连接在一起，金属线250在晶体管区域外部走线以避免将晶体管源极240s和漏极240d短接在一起。这增加了该布局的高度，并由此增加了该布局的面积。此外，该布局的宽度是由接触的第一金属线的最小节距、或接触的源极区/漏极区的最小节距中的较大者决定的。如果接触的第一金属线的最小节距是这两个节距中的较大者，则该布局的宽度可通过替换的金属化方案来减小。注意，接触的金属线的最小节距可由光刻或其他工艺考量来决定，或者可由电迁移问题或其他考量/问题来决定。
金属互连层的电阻(每单位长度)和电容(每单位面积)往往对集成电路的性能具有直接影响。所使用的互连结构和材料进而影响互连线的电阻和电容。例如，给定互连线与半导体基板之间的电容、或者两个互连线之间的电容随着它们之间的垂直距离增加而减小。如果多个互连层是可用的，则可通过将其节点放置在其间具有更大垂直分隔的金属层上来减小临界电容。
为了解说这些寄生电容的起源，图2中示出了图1的布局的横截面。例如栅极240g与漏极区240d之间的寄生电容(栅漏电容)以及源极区240s与漏极区240d之间的寄生电容(截止状态电容)部分地由互连结构决定。例如，第一金属线250与源极区240s之间的交迭区域形成截止状态寄生电容290的分量。触点金属245与晶体管栅极240g之间的电容对总体栅漏寄生电容有贡献。由此，金属化方案和布局对电路寄生电容有影响，并且因此对电路性能有影响。
这些寄生效应对于高频率和高速度的电路而言是重要的。此类电路往往实现在绝缘体上覆半导体(SOI)技术上，SOI技术在20世纪90年代晚期首次商业化。SOI技术的限定特性在于其中形成电路系统的半导体区域通过电绝缘层与体基板隔离开。该绝缘层通常是二氧化硅。SOI技术的有利方面直接源自于绝缘体层将有源层与体基板电绝缘的能力。
SOI技术代表了对传统体基板技术的改进，因为对绝缘层的引入隔离了SOI结构中的有源器件，这改善了其电特性。例如，半导体区域内的寄生电容——例如耗尽电容和扩散电容——往往在SOI器件中被减小，尤其是具有足够薄的半导体层以使得晶体管“完全耗尽”的那些器件。短沟道效应——晶体管的阈值电压随其沟道长度的变动——在SOI器件中也被减小。出于这些原因及其他原因，SOI往往是用于高速度、低功率电路的优选技术。另外，SOI的绝缘层可作用于屏蔽有源器件免受有害辐射。这在给定在地球大气层外遍布有害的电离辐射的情况下对于在太空中使用的集成电路而言尤为重要。
类似于体基板技术，SOI技术也可利用多个金属互连层。如果这些金属层可按照利用SOI的独特结构的方式来形成，则可导致成本和性能益处。这些性能益处对于通常在SOI技术上制造的电路类型————高速度或高开关频率、低损耗的电路——而言可能是尤为期望的。
发明内容
描述了包括经转移绝缘体上覆硅结构的集成电路组装件。该结构包括绝缘层，该绝缘层具有第一表面和第二表面、以及从第一表面延伸至第二表面的孔。半导体层具有第一表面和第二表面，且其第一表面接触绝缘层的第一表面。半导体层包含有源或无功电路元件。金属互连层耦合至绝缘层的第二表面，该金属互连层被置于绝缘层中的孔内。绝缘层中的孔延伸至半导体层的至少第一表面，且该金属互连层将多个有源或无功电路元件彼此电耦合在一起。
描述了一种形成经转移绝缘体上覆半导体集成电路的方法。该绝缘体上覆半导体包括具有第一表面和第二表面的绝缘层、具有第一表面和第二表面的半导体层、以及基板层。半导体层的第一表面接触绝缘层的第一表面。基板层接触绝缘层的第二表面。有源或无功电路元件形成在半导体层中。操作层被耦合至半导体层的第二表面。基板层被移除，并且在绝缘层中形成从绝缘体层的第二表面延伸至其第一表面的孔。该孔暴露半导体层的第一表面。在绝缘体层的第二表面上以及在绝缘体层中的孔内形成金属互连层。该金属互连层将多个有源或无功电路元件彼此电耦合。
附图简述
图1解说了具有两个金属层的典型集成电路布局。
图2解说了图1中所示的电路布局的横截面。
图3示出了根据本发明的具体实施例的制造在SOI绝缘体背侧具有金属互连的集成电路的方法的工艺流程。
图4A-G示出了根据一些实施例的在SOI电路背侧形成互连的各阶段的横截面视图。
图5示出了另一实施例的横截面视图，其中形成多种类型的背触点。
图6示出了根据本发明的具体实施例的使用背侧互连的SOI集成电路的布局。
图7A-B示出了根据本发明的具体实施例的使用背侧互连的SOI集成电路的替换布局和横截面。
图8示出了使用本发明的一实施例形成的晶体管的横截面视图，其解说了寄生电容差异。
图9A-C示出了根据一些实施例的形成背侧扩散和互连的各阶段的横截面视图。
图10A-C示出了根据一些实施例的形成背侧触点和互连的各阶段的横截面视图。
实施例详细描述
高速度、高性能的集成电路往往使用绝缘体上覆硅(SOI)技术来制造。SOI技术还使它们适合于层转移技术，其中SOI的有源层通过使用键合以及回蚀方法被转移到不同基板。该方法可具有较低电容和较高速度、更易热管理、以及更易接入SOI晶体管的体区的优点。此类工艺的示例在本申请受让人所拥有的于2012年4月28日提交的题为“Silicon-on-insulator with back side connection(具有背侧连接的绝缘体上覆硅)”的美国专利No.8,357,935中描述，其通过援引整体纳入于此。层转移技术也可被用于在完全绝缘或透明的基板上形成电路，这在例如光电应用中可能是有利的。
转移集成电路的有源层还可将绝缘体层的(与有源器件相对的)表面暴露于进一步处理(若期望)。具体而言，在移除基板之后，可在该绝缘体层表面上形成完整互连层。如此放置的互连层可通过在SOI的绝缘层中蚀刻的孔来接触晶体管源极区和漏极区。这种安排提供了增加的布局灵活性。另外，在与传统的前侧互连层相比较时，这种背侧互连层提供了较低的寄生电容。最后，此类互连层有助于消散由SOI集成电路产生的热。SOI电路上的散热问题以及一些所提议的解决方案在本申请受让人所拥有的于2010年7月14日提交的题为“Semiconductor-on-insulator with back-side heat dissipation(具有背侧散热的绝缘体上覆硅)”的美国专利公开No.2011/0012199中描述，其通过援引整体纳入于此。
在一个实施例中，完整背侧SOI互连层将多个有源或无功器件连接在一起，从而提供了用于提供高性能SOI集成电路的低成本替换方案。各种实施例包括：通过在背侧触点中形成重掺杂区来减小与有源层背侧的接触电阻、或者蚀穿有源层以接触有源层前表面上的重掺杂或硅化区。如果经转移结构能耐较高温，则更多工艺灵活性是可能的。
图3解说了本公开的方法的一些实施例，其中在SOI集成电路背侧形成金属互连层。在图3的流程图100中，在步骤110中提供绝缘体上覆半导体结构。该结构包括置于半导体层与基板层之间的绝缘体层。该绝缘体层可以是例如二氧化硅，其可为15–1000nm厚。在步骤120中，在半导体层中形成有源或无功电路元件。此类元件可包括例如n沟道和p沟道MOS(NMOS和PMOS)晶体管。该半导体层可在某些区域中——例如，在位于有源器件之间的隔离区域中——被移除并用电介质代替。这些元件可使用例如标准CMOS工艺、或双极CMOS(BiCMOS)工艺、或除了MOS晶体管外还形成高功率器件或光电器件的工艺来形成。该工艺可包括在半导体层的一些区域上(例如，在MOSFET的源极区和漏极区上)形成金属-半导体化合物。此类化合物将减小这些区域的片电阻(sheet resistance)。如果半导体层包括硅，则金属-半导体化合物可包括例如硅化钛、硅化钴、或硅化镍。在步骤130中，可任选地在半导体层之上形成金属互连层。该层可电连接至在半导体层中形成的电路元件。该层可使用减成工艺或镶嵌工艺来形成，或者可使用加成工艺来形成。该层可包括例如难熔金属，如钨。
在图3的步骤140中，将操作层耦合至该SOI结构的半导体层。操作层可以是任何刚性或半刚性支撑，例如硅晶片。可使用任何合适的导致永久键合的耦合或键合方法，例如直接或熔融键合、永久粘合键合、金属互扩散或共熔键合。如果使用前侧互连层(步骤130)，则使用镶嵌工艺来形成该层对于键合目的而言可能是有利的，因为将得到平坦表面。键合层(例如，二氧化硅)可被沉积在该SOI结构、或操作层、或这两者上。该层可使用例如化学气相沉积(CVD)来沉积。在步骤150中，移除该SOI的基板层。这可通过例如独立地或组合地使用机械和化学手段来完成。
仍参照图3，在步骤160中，在绝缘体层的暴露表面中蚀刻孔。该孔延伸穿过绝缘体层，从一个表面到相对表面。这可例如通过使用光刻在光致抗蚀剂中形成孔图案、以及在RIE或等离子体刻蚀腔室中或使用氢氟酸(HF)蚀刻绝缘体层来完成。在形成孔之后，在该孔内部暴露了半导体层表面。在蚀刻步骤160期间，可形成延伸至晶体管栅极层、或延伸至在步骤130中形成的(可任选的)互连层的另一孔。此类孔可例如在有源器件或无功器件之间的电隔离区域中形成。所有这些不同类型的孔——延伸至半导体层、栅极层、或互连层的那些孔——都被蚀刻穿过相同的材料(例如，二氧化硅)。由此，它们可以都在同一个步骤160中被蚀刻。在步骤170中，延伸至半导体层的孔可任选地被延伸至半导体中。蚀刻可在金属-半导体化合物层(若存在)处停止。该蚀刻工艺可在干法蚀刻腔室中使用蚀刻半导体将比蚀刻金属-半导体化合物更快的化学物来完成。例如，对于在前表面上形成有硅化镍的硅层，SF6+O2蚀刻将蚀刻硅但不蚀刻硅化镍。
在图3的步骤180中，在绝缘体背侧上以及在步骤160中形成的孔内形成金属互连层。该金属互连层可包括例如钨插塞、铝、铜、或这些的组合。它可通过标准图案化技术来形成，例如沉积金属、用光致抗蚀剂进行图案化、以及蚀刻金属。结果所得的图案将半导体层中形成的两个或更多个器件彼此连接。如果在步骤160中形成有延伸至栅极层或前侧金属互连层(若执行了步骤130)的孔，则可在步骤180中形成的背侧金属与栅极或前侧金属层之间形成电连接。
图4A-G解说了根据图3的方法制造的示例性背侧SOI结构。在图4A中，提供了具有基板层210、绝缘层220、和半导体层230的SOI结构200。绝缘层220具有第一表面223(与半导体层230接触)以及与基板210接触的第二表面226。半导体层230具有第一表面233(与绝缘层220的第一表面223接触)以及第二表面236。绝缘层可包括例如二氧化硅，并且它可以例如在10到1000nm之间厚，例如在15到70nm之间厚、或在150到350nm之间厚、或在500到750nm之间厚。半导体层可包括例如硅或III-V半导体(诸如GaAs)、或者应变半导体合金(诸如SiGe)。
在图4B中，在半导体层中形成电路元件，例如晶体管240。这些晶体管240包括源极区240s和漏极区240d、以及栅极层240g，并且这些晶体管240由隔离区232分隔开。这些元件可如以上针对图3中的步骤120所描述地那样形成；即，使用例如标准CMOS工艺、或双极CMOS(BiCMOS)工艺。作为CMOS晶体管240的补充或代替，可形成其他电路元件，例如高功率器件、光电器件、或其他无源或无功元件。
图4B中的源极区240s和漏极区240d包括半导体层中相比于例如在栅极240g下方的晶体管沟道区而言被重掺杂的区域。高掺杂水平对于例如允许到这些区域的良好电接触而言是重要的。如果半导体层足够薄——例如，小于100nm、或小于70nm、或小于50nm——则源极和漏极重掺杂区可延伸穿过半导体层的整个厚度，如图4B中所示。还应注意，晶体管240的源极区240s和漏极区240d可升高到半导体层230的表面236之上。此类结构往往用于完全耗尽型SOI工艺，其构建在非常薄的半导体层上，例如小于20nm、或小于10nm、或在5到7nm之间。
图4C示出了可任选地耦合至半导体层230的第二表面236并在其中制造的电路元件(晶体管240)之上的前侧金属互连层250。该互连层250(若存在)可连接至例如晶体管240的源极区240s。可使用减成或镶嵌工艺来形成可任选的互连层250。互连层250可包括耐高温互连，例如难熔金属，如钨。替换地，互连层250可包括常规低电阻率材料，例如铜或铝，或者它可包括耐高温互连与低电阻率材料的组合，例如具有铝或铜金属的钨插塞。层级间电介质层258将可任选的前侧金属互连层250与在半导体层230中形成的器件240分隔开。在图4D中，操作层260被耦合至半导体层230的表面236，它们之间有层级间电介质层258和前侧互连层250。如图4D中所示，操作层260键合在互连层250(若存在)之上。如图3的步骤140中所述，操作层可以是任何刚性或半刚性支撑，例如硅晶片，并且可以使用任何合适的导致永久键合的耦合或键合方法，例如直接或熔融键合、或永久粘合键合。键合层(未示出)(例如，所沉积二氧化硅)可形成在任一个或两个键合表面上。
在图4E中，该SOI结构的基板210已通过例如独立地或组合地使用机械和化学手段被移除。该步骤暴露了绝缘体层220的表面226。在图4F中，已在绝缘体层220中蚀刻出孔270，从而暴露半导体层230的表面233的一些区域。这些孔可如以上针对图3中的步骤160描述地那样通过任何标准图案化技术来形成，例如对抗蚀剂层的光刻图案化继之以对绝缘体层220的干法蚀刻。这些孔可以暴露例如晶体管240的漏极区240d。各孔还可以暴露例如CMOS晶体管的源极区或体区，或垂直双极晶体管的集电极区，或者横向双极晶体管的集电极区、基极区、或发射极区。
转到图4G，在绝缘体层220的表面226上以及在孔270内形成背侧金属互连层280。如图3的步骤170中所述，该金属互连层可包括例如铝、铜、钨、或这些的组合。它可通过标准图案化技术来形成，例如加成工艺、或减成工艺。背侧金属层280可将两个或更多个晶体管240彼此连接。例如，如图4G中所示，背侧金属层280可将晶体管240的一些漏极240d连接在一起。
图5示出了可使用根据图3的方法的过程形成的替换结构。在图5中，除了孔270之外还形成其他孔272和274。这两个孔272和274都形成在晶体管240之间的隔离区域上。孔272延伸至在该隔离区域之上延伸的栅极区248，而孔274延伸至可任选的前侧金属互连层250。孔272和274可与孔270同时形成，即，在相同的掩模步骤中形成。替换地，可对不同类型的接触孔使用分开的掩模步骤，例如在期望对半导体层内部孔270的过度蚀刻被最小化的情况下。在该结构中，背侧互连被电连接至可任选的前侧互连、或晶体管栅极层、或这两者。这可允许更大的布局灵活性以及由此允许成本节省。
图6示出了利用本发明的面积节省特征的示例布局。如图2中那样，栅极指240g和隔离边缘235限定了晶体管240。晶体管240进一步包括漏极区240d和源极区240s。前侧金属互连层250通过触点245将源极区240s连接在一起。注意，在互连层250与漏极区240d之间没有连接；因此，连接源极区240s的金属层250可被绘制成与漏极区240d交叠而不超出晶体管区域。漏极区240d通过背侧孔(或通孔)270连接至背侧互连层280。以此方式，该集成电路的面积相比于图2中所示的现有技术可以减小。
图7A示出了用于减小寄生电容的示例布局。再次，栅极指240g和隔离边缘235限定了晶体管240的源极区240s和漏极区240d。前侧金属250再次通过触点245连接至源极区240s。背侧金属280通过背侧通孔270连接至漏极区240d。为了减小栅源(截止状态)电容，源极金属250未被绘制成与漏极区240d交叠，且背侧漏极金属280未被绘制成与源极区240s交叠。由此，互连对寄生截止状态电容的贡献限于背侧金属层280与前侧金属层250的交叠区域。然而，该电容相比于图2的情形减小了很多，因为这两个层垂直地分隔更远。图7B示出了图7A中解说的布局的横截面视图。该图清楚地示出了前侧源极金属250和背侧漏极金属280如何尽可能远地彼此分隔开。
使用其中背侧金属280连接至漏极区240d的该实施例，栅漏电容也被减小。图8示出了使用本发明的一实施例制造的两个晶体管240x和240y的横截面。晶体管240x的漏极240d是从前侧接触的，而晶体管240y的漏极240d是从背侧接触的。晶体管240x的栅漏电容包括前侧触点245与栅极240g之间的电容295作为分量。然而，对于背侧接触式晶体管240y，没有此类电容添加至总栅漏电容。由此，总栅漏电容对于具有背侧接触式漏极的晶体管而言被减小。
还应注意，在这些晶体管布局(图6和图7)中，晶体管240在垂直于栅极指240g的方向上相比于使用标准工艺的布局(例如，图2)可以更加紧凑。在最小前侧接触式金属节距大于最小接触式晶体管源极/漏极节距(这将使图2的布局的金属节距受限)的情况下，就是这种情形。如图6和7中所示，接触晶体管240的源极和漏极所需的前侧金属节距的数目减少了大约一半。
图9A-C解说了SOI背侧金属互连的替换实施例。图9A示出了键合至操作层260的SOI集成电路，其具有晶体管240和前侧互连层250。重掺杂的源极区240s和漏极区240d没有延伸穿透到半导体层230的背侧表面233。已在绝缘体层220中蚀刻出孔270以暴露半导体层230的表面233。在图9B中，已在孔270内引入掺杂物以形成与漏极区240d具有相同掺杂类型的掺杂区241。区域241有效地将漏极区240d延伸至半导体层230的背侧表面233，并允许通过背侧孔270接触漏极区240d。掺杂区241可通过例如经由孔270植入掺杂物离子来形成，如在本申请受让人所拥有的于2011年10月11日提交的题为“Vertical SemiconductorDevice with Thinned Substrate(具有薄化基板的垂直半导体器件)”的美国专利公开No.2012/0088339中描述的，其通过援引整体纳入于此。替换地，掺杂区241可通过将该结构暴露于高温(例如，大于800℃)的含掺杂物种类的环境(例如，POCl3)来形成。如果使用离子植入，则其可跟随有退火工艺以激活掺杂物，例如在800到1000℃温度的快速热退火达1到60秒。注意，如果针对该步骤使用高温工艺，则为前侧金属互连层250(若使用该层)使用高温金属将是有利的。例如，如果为前侧金属互连250使用难熔金属(例如钨)则将是有利的。
在图9C中，在绝缘体层220的表面226上以及在孔270内形成背侧金属互连层280，从而接触连接至漏极区240d的掺杂区241。该金属互连层可包括例如钨、铝、铜、或这些的组合。如图9C中所示，该互连层可通过背侧通孔270和掺杂区241将晶体管240的漏极240d连接在一起。
图9A-B中描述的工艺提供了在漏极区或源极区没有延伸至半导体层的背侧时形成接触这些漏极区或源极区的背侧互连的手段。例如在半导体层大于200nm厚、或大于100nm厚、或大于70nm厚的情况下，可能就是这种情形。
图10A-C解说了SOI背侧金属互连的另一替换实施例。图10A示出了键合至操作层260的SOI集成电路，其具有晶体管240和前侧互连层250。重掺杂的源极区240s和漏极区240d没有延伸穿透到半导体层230的背侧表面233。此外，已在晶体管240的漏极区240d、源极区240s和栅极区240g的表面上形成了金属-半导体化合物区域242。这些金属-半导体化合物往往被用于减小这些区域的片电阻和接触电阻。如果半导体层包括硅，则金属-半导体化合物可包括例如硅化钛、硅化钴、或硅化镍。这些区域往往被称为“自对准硅化物”、或“SAlicide”区域。
仍参照图10A，已在绝缘体层220中蚀刻出孔270以暴露半导体层230的表面233。在图10B中，孔270已延伸至半导体层230中以接触金属-半导体化合物区域242的背侧。该蚀刻工艺可在干法蚀刻腔室中使用蚀刻半导体将比蚀刻金属-半导体化合物更快的化学物来完成。例如，对于在前表面上形成有硅化镍的硅层，SF6+O2蚀刻将蚀刻硅但不蚀刻硅化镍。在图10C中，在绝缘体层220的表面226上以及在孔270内形成背侧金属互连层280，从而接触电连接至源极区240s的金属-半导体化合物区域242。该金属互连层可包括例如钨、铝、铜、或这些的组合。
图10C的结构提供了若干优点。例如，经转移半导体层230无需被暴露于高温步骤(例如，以激活掺杂物)，从而可为前侧金属互连层(若存在)使用低电阻率、低温金属(例如，铝或铜)。另外，填充有接触金属-半导体化合物区域242的互连金属280的孔270一起提供了卓越的热路径以供来自有源器件240的热的高效传递。最后，金属填充孔270与金属-半导体化合物242之间的接触电阻可有利地低于金属填充孔270与硅表面233(图4G和图9C)之间的金属-半导体接触电阻。
在图10C中，背侧互连层280被示为连接晶体管源极240s而非晶体管漏极240d。在如图所示的该结构中，在填充孔270的金属与晶体管240的体区240b之间可能存在一定导电性。由此，在图10C中，晶体管240的源极和体区可有效地短接在一起。对于许多电路(尤其是数字电路)而言，这是期望的。对于这些类型的电路，那么该结构可提供布局优点，因为单独的体触点不是必要的。
图10A-C中描述的工艺也可与其中扩散区到达半导体层230的背侧(图4A-G)的工艺组合使用。这例如在期望较低漏极触点电阻的情形中可能是有利的。该结构还较不易受到填充孔270的金属与晶体管240的体区之间不期望的导电性所影响，因此，可以实现其中不一定期望源极-体绑定的例如模拟电路或其他电路。
本文描述的背侧互连工艺适用于许多不同类型的SOI制造工艺，例如完全耗尽型或部分耗尽型SOI工艺。另外，可例如通过重复本文描述的适用步骤来在经转移层的前侧或背侧上使用多个金属互连层。
尽管已经参考本发明的具体实施例详细描述了本说明书，但是应领会，本领域技术人员在理解了上述内容之后，可以容易地想到这些实施例的变更、变型或等效方案。对本发明的这些及其他修改和变型可由本领域普通技术人员实践，而不脱离本发明的精神和范围。此外，本领域普通技术人员将领会，前面的描述仅作为示例，而并非旨在限定本发明。由此，本发明的主题内容旨在涵盖此类修改和变型。

Claims (23)

1.一种集成电路组装件，包括：
绝缘层，所述绝缘层具有第一表面、第二表面、以及从所述第一表面延伸至所述第二表面的孔；
具有第一表面和第二表面的半导体层，所述半导体层的第一表面接触所述绝缘层的第一表面；
所述半导体层的通过所述孔植入了掺杂物离子的区域；
耦合至所述半导体层的第二表面的操作层；
耦合至所述绝缘层的第二表面的金属互连层，所述金属互连层被置于所述绝缘层中的所述孔内；以及
位于所述半导体层中的晶体管；
其中所述绝缘层中的所述孔延伸至所述半导体层的至少第一表面；
其中所述半导体层的植入了掺杂物离子的所述区域已被退火；以及
其中所述金属互连层通过所述孔以及所述半导体层的植入了掺杂物离子的所述区域将多个所述晶体管彼此电耦合。
2.如权利要求1所述的集成电路组装件，其特征在于，
所述晶体管包括场效应晶体管；以及
所述绝缘层中的所述孔暴露所述场效应晶体管的源极区或漏极区。
3.如权利要求1所述的集成电路组装件，其特征在于，进一步包括耦合至所述半导体层的第二表面的第二金属互连层。
4.如权利要求3所述的集成电路组装件，其特征在于，所述第二金属互连层包括难熔金属。
5.如权利要求1所述的集成电路组装件，其特征在于，
所述半导体层的第二表面包括金属-半导体化合物区域；以及
所述绝缘层中的所述孔延伸穿过所述半导体层以暴露所述金属-半导体化合物区域。
6.如权利要求5所述的集成电路组装件，其特征在于，所述金属-半导体化合物包括金属硅化物。
7.如权利要求1所述的集成电路组装件，其特征在于，所述半导体层包括硅。
8.如权利要求1所述的集成电路组装件，其特征在于，
所述晶体管包括场效应晶体管；以及
所述金属互连层电耦合至所述场效应晶体管的仅漏极区。
9.如权利要求1所述的集成电路组装件，其特征在于：
在所述金属互连层被耦合至所述绝缘层的第二表面之前基板层已从所述绝缘层的第二表面被移除。
10.如权利要求1所述的集成电路组装件，其特征在于：
所述晶体管包括从所述半导体层的第二表面延伸至所述半导体层的第一表面的多个重掺杂区。
11.如权利要求10所述的集成电路组装件，其特征在于：
所述绝缘层中的所述孔暴露所述重掺杂区中的至少一个重掺杂区。
12.如权利要求1所述的集成电路组装件，其特征在于，
其中所述晶体管具有栅极层；并且
进一步包括从所述绝缘层的第一表面延伸至所述栅极层的第二孔。
13.一种形成集成电路组装件的方法，所述方法包括：
提供绝缘体上覆半导体，所述绝缘体上覆半导体包括：
具有第一表面和第二表面的绝缘层；
具有第一表面和第二表面的半导体层，其中所述半导体层的第一表面接触所述绝缘层的第一表面；以及
接触所述绝缘层的第二表面的基板层；
在所述半导体层中形成晶体管；
将所述半导体层的第二表面耦合至操作层；
移除所述基板层；
在所述绝缘层中形成孔，其中所述绝缘层中的所述孔从所述绝缘层的第二表面延伸至第一表面并且暴露所述半导体层的第一表面；
通过所述孔将活性掺杂物引入所述半导体层中；以及
在所述绝缘层的第二表面上形成金属互连层，其中所述金属互连层被置于所述绝缘层中的所述孔内，并且其中所述金属互连层通过所述孔以及所述半导体层的引入了所述掺杂物的区域将多个所述晶体管彼此电耦合。
14.如权利要求13所述的方法，其特征在于，进一步包括在将所述半导体层的第二表面耦合至操作层的步骤之前，形成耦合至所述半导体层的第二表面的第二金属互连层。
15.如权利要求14所述的方法，其特征在于，所述第二金属互连层包括难熔金属。
16.如权利要求13所述的方法，其特征在于，在所述半导体层中形成晶体管的步骤包括形成从所述半导体层的第二表面延伸至第一表面的多个重掺杂区。
17.如权利要求16所述的方法，其特征在于，所述绝缘层中的所述孔暴露从所述半导体层的第二表面延伸至第一表面的所述多个重掺杂区中的至少一个重掺杂区。
18.如权利要求17所述的方法，其特征在于，将活性掺杂物引入所述半导体层中的步骤包括：
通过所述孔植入所述掺杂物；以及
对所述半导体层的植入了所述掺杂物的区域进行退火。
19.如权利要求13所述的方法，其特征在于，
在所述半导体层中形成晶体管的步骤包括在所述半导体层的第二表面上形成金属-半导体化合物区域；以及
进一步包括在所述绝缘层中形成所述孔的步骤之后，通过移除所述半导体层在所述孔内的一部分从而暴露所述金属-半导体化合物区域来延伸所述绝缘层中的所述孔。
20.如权利要求19所述的方法，其特征在于，所述金属-半导体化合物包括金属硅化物。
21.如权利要求13所述的方法，其特征在于，所述半导体层包括硅。
22.如权利要求13所述的方法，其特征在于，
在所述半导体层中形成晶体管的步骤包括形成场效应晶体管；以及
所述绝缘层中的所述孔暴露所述场效应晶体管的源极区或漏极区。
23.如权利要求13所述的方法，其特征在于，
在所述半导体层中形成晶体管的步骤包括形成场效应晶体管；以及
所述金属互连层电耦合至所述场效应晶体管的仅漏极区。
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