KR102224623B1 - 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로 - Google Patents

절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로 Download PDF

Info

Publication number
KR102224623B1
KR102224623B1 KR1020157030607A KR20157030607A KR102224623B1 KR 102224623 B1 KR102224623 B1 KR 102224623B1 KR 1020157030607 A KR1020157030607 A KR 1020157030607A KR 20157030607 A KR20157030607 A KR 20157030607A KR 102224623 B1 KR102224623 B1 KR 102224623B1
Authority
KR
South Korea
Prior art keywords
layer
forming
semiconductor
semiconductor layer
integrated circuit
Prior art date
Application number
KR1020157030607A
Other languages
English (en)
Other versions
KR20150136608A (ko
Inventor
마이클 에이. 스튜버
슈트어트 비. 몰린
크리스 브린들
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Priority to KR1020217006152A priority Critical patent/KR102370669B1/ko
Publication of KR20150136608A publication Critical patent/KR20150136608A/ko
Application granted granted Critical
Publication of KR102224623B1 publication Critical patent/KR102224623B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체-온-절연체 전사된 층 상에서 제조된 집적 회로가 설명된다. 집적 회로는 절연제의 후면 측 상에 제조된 상호접속 층을 포함한다. 이러한 상호접속 층은 절연체에서 에칭된 홀들을 통해 능동 디바이스들을 서로 접속한다. 이러한 구조는 추가의 레이아웃 유연성 및 더 낮은 커패시턴스를 제공하고, 따라서 더 높은 속도 및 더 낮은 비용의 집적 회로들을 가능하게 한다.

Description

절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로{SEMICONDUCTOR―ON―INSULATOR INTEGRATED CIRCUIT WITH INTERCONNECT BELOW THE INSULATOR}
[001] 본 출원은 2013년 3월 27일자로 출원된 미국 특허 출원 제 13/851,926 호를 우선권으로 주장하고, 상기 특허 출원은 전체 내용이 인용에 의해 본원에 통합된다.
[002] 집적 회로에서, 금속 라인들은 통상적으로 개별적인 회로 엘리먼트들을 함께 접속한다. 이러한 금속 상호접속부의 성질은 집적 회로 제품의 성능 및 비용에 중대하게 영향을 준다. 예를 들면, 대부분의 집적 회로 프로세스들은 회로 레이아웃에서 최대의 유연성을 허용하기 위해 금속 상호접속의 다수의 레벨을 제안한다. 이러한 레이아웃 유연성은 설계자가 집적 회로의 크기를 최소화하도록 허용하여, 예를 들면, 제품의 비용을 감소시킨다.
[003] 금속 상호접속의 2개의 레벨을 갖는 통상적인 회로 레이아웃의 예가 도 1에 도시된다. 이러한 레이아웃은 2개의 MOSFET(metal-oxide-semiconductor field effect transistors)(240)를 포함한다. 절연 에지들(235) 및 게이트 핑거들(240g)은 트랜지스터들을 정의한다. 트랜지스터들(240) 중 하나는 2 개의 게이트 핑거들(240g)을 갖고, 하나는 3 개의 게이트 핑거들을 갖는다. 게이트 형상들(240g) 및 절연 에지들(235)은 트랜지스터들(240s 및 240d 각각)의 소스 및 드레인 영역들을 결정한다. 양자의 트랜지스터들(240)의 드레인들(240d)은 접촉들(245), 제 1 금속 라인들(250), 금속간 비아들(270) 및 제 2 금속 라인(280)을 통해 함께 전기적으로 접속된다. 2 개의 트랜지스터들의 소스 영역들(240s)은 접촉들(245) 및 제 1 금속 라인들(250)을 통해 개별적으로 접속된다. 도 1의 레이아웃은, 예를 들면, 트랜지스터들(240) 중 하나가 n-채널 MOSFET이고 다른 것이 p-채널 MOSFET인 경우에, CMOS(complementary metal-oxide-semiconductor) 인버터일 수 있다.
[004] 대부분의 다중-레벨 금속화 방식들에서, 상위-레벨 금속 라인들을 하위 레벨 금속 라인들 또는 트랜지스터 전극들(소스들, 드레인들 및 게이트들)에 접속하기 위해, 중간 금속층들 및 접촉들 또는 비아들 모두가 사용되어야 한다. 이것이 도 1에서 보여질 수 있고, 여기서 제 2 레벨 금속 라인(280)은 제 1 금속 층(250) 및 금속/확산 접촉(245)을 통해 트랜지스터 드레인들(240d)에 접속된다. 따라서, 소스 핑거들(240s)을 함께 접속하기 위해, 예를 들면, 금속 라인(250)은 트랜지스터 소스들(240s) 및 드레인들(240d)을 함께 단락시키는 것을 회피하도록 트랜지스터 영역 외부로 이어진다. 이것은 레이아웃의 높이, 및 따라서 면적을 증가시킨다. 또한, 이러한 레이아웃의 폭은 접촉된 제 1 금속 라인들의 최소 피치, 또는 접촉된 소스/드레인 영역들의 최소 피치 ― 어느 쪽이든 더 큰 것 ― 에 의해 결정된다. 접촉된 제 1 금속 라인들의 최소 피치가 2 개의 피치들 중 더 크면, 이러한 레이아웃은 교번적인 금속화 방식에 의해 폭에서 감소될 수 있다. 접촉된 금속 라인들의 최소 피치가 리소그래픽 또는 다른 프로세스 고려사항들에 의해 결정될 수 있거나, 이것이 전자 이동(electromigration) 우려사항들 또는 다른 고려사항들/우려사항들에 의해 결정될 수 있다는 것을 유의하라.
[005] 금속 상호접속 층들의 (단위 길이 당) 저항 및 (단위 면적 당) 커패시턴스는 종종 집적 회로의 성능에 대한 직접적인 영향을 갖는다. 사용된 상호접속 구조들 및 재료들은, 차례로, 상호접속 라인들의 저항 및 커패시턴스에 영향을 준다. 예를 들면, 주어진 상호접속 라인과 반도체 기판 사이의 커패시턴스, 또는 2 개의 상호접속 라인들 사이의 커패시턴스는, 그들 사이의 수직 거리가 증가함에 따라 감소한다. 다수의 상호접속 층들이 이용 가능하면, 결정적인 커패시턴스들은, 자신들의 노드들을 그들 사이에 더 많은 수직 분리를 갖는 금속 층들 상에 배치함으로써 감소될 수 있다.
[006] 이러한 기생 커패시턴스들의 기원을 예시하기 위해, 도 1의 레이아웃의 단면이 도 2에 도시된다. 예를 들면, 게이트들(240g)과 드레인 영역들(240d) 사이(게이트-드레인 커패시턴스) 및 소스(240s)와 드레인(240d) 영역들 사이(오프-상태 커패시턴스)의 기생 커패시턴스들은 상호접속 구조에 의해 부분적으로 결정된다. 예를 들면, 제 1 금속 라인들(250)과 소스 영역들(240s) 사이의 중첩 영역은 오프-상태 기생 커패시턴스(290)의 컴포넌트를 형성한다. 접촉 금속(245)과 트랜지스터 게이트(240g) 사이의 커패시턴스는 총 게이트-드레인 기생 커패시턴스에 기여한다. 따라서, 금속화 방식 및 레이아웃은 회로 기생 커패시턴스들 및 따라서 회로 성능에 영향을 준다.
[007] 이러한 기생 효과들은 고주파수 및 고속 회로들에서 중요하다. 그러한 회로들은, 1990년대 후반에 처음 상업화된 반도체-온-절연체(SOI) 기술로 종종 구현된다. SOI 기술의 특징을 정의하는 것은, 회로가 형성되는 반도체 영역이 전기적인 절연 층에 의해 벌크 기판으로부터 분리된다는 것이다. 이러한 절연 층은 통상적으로 이산화 실리콘이다. SOI 기술의 유리한 양상들은, 벌크 기판으로부터 능동 층을 전자적으로 분리하기 위한 절연체 층의 능력으로부터 직접적으로 유래한다.
[008] SOI 기술은 전통적인 벌크 기판 기술에 비해 개선안을 나타내는데, 왜냐하면 절연 층의 도입이 SOI 구조 내의 능동 디바이스들을 분리하기 때문이고, 이것은 그들의 전기 특성들을 개선한다. 예를 들면, 반도체 영역 내의 기생 커패시턴스들 ― 예를 들면, 공핍 및 확산 커패시턴스들 ― 은 종종 SOI 디바이스들, 특히, 트랜지스터들이 "완전히 공핍되도록" 충분히 얇은 반도체 층들을 갖는 것들에서 감소된다. 단락-채널 효과들 ― 트랜지스터의 채널 길이에 따른 트랜지스터의 임계 전압의 변동 ― 은 또한 SOI 디바이스들에서 감소된다. 이러한 이유들로, 다른 것들 중에서도, SOI는 종종 고속, 저전력 회로들에서 선택된 기술이다. 또한, SOI의 절연 층은 해로운 복사(radiation)로부터 능동 디바이스들을 차폐하도록 작동할 수 있다. 이것은, 지구의 대기 외부의 해로운 이온화 복사가 만연한 우주에서 사용되는 집적 회로들에서 특히 중요하다.
[009] 벌크-기판 기술들과 같이, SOI 기술들은 또한 금속 상호접속의 다수의 층들을 사용할 수 있다. 이러한 금속 층들이 SOI의 고유한 구조를 이용하기 위한 그러한 방식으로 형성될 수 있다면, 비용 및 성능 이점이 발생할 수 있다. 이러한 성능 이점들은 SOI 기술들로 통상적으로 제조된 회로들의 타입들 ― 고속 또는 높은 스위칭 주파수, 저손실 회로들 ― 에서 특히 요구될 수 있다.
[010] 전사된 실리콘-온-절연체 구조를 포함하는 집적 회로 조립체가 설명된다. 상기 구조는 제 1 표면 및 제 2 표면을 갖는 절연 층, 및 제 1 표면으로부터 제 2 표면으로 연장되는 홀을 포함한다. 반도체 층은 제 1 표면 및 제 2 표면을 갖고, 그의 제 1 표면은 절연 층의 제 1 표면에 접촉한다. 반도체 층은 능동 또는 반응 회로 엘리먼트들을 포함한다. 금속 상호접속 층은 절연 층의 제 2 표면에 커플링되고, 금속 상호접속 층은 절연층 내의 홀 내에 배치된다. 절연층 내의 홀은 적어도 반도체 층의 제 1 표면으로 연장되고, 금속 상호접속 층은 복수의 능동 또는 반응 회로 엘리먼트들을 함께 전기적으로 커플링한다.
[011] 전사된 반도체-온-절연체 집적 회로를 형성하는 방법이 설명된다. 반도체-온-절연체는 제 1 표면 및 제 2 표면을 갖는 절연 층, 제 1 표면 및 제 2 표면을 갖는 반도체 층, 및 기판 층을 포함한다. 반도체 층의 제 1 표면은 절연 층의 제 1 표면에 접촉한다. 기판 층은 절연층의 제 2 표면에 접촉한다. 능동 또는 반응 회로 엘리먼트들은 반도체 층에 형성된다. 핸들 층은 반도체 층의 제 2 표면에 커플링된다. 기판 층이 제거되고, 절연체 층의 제 2 표면으로부터 자신의 제 1 표면으로 연장되는 홀이 절연 층에 형성된다. 홀은 반도체 층의 제 1 표면을 노출시킨다. 금속 상호접속 층은 절연체 층의 제 2 표면 상에 그리고 절연체 층의 홀 내부에 형성된다. 금속 상호접속 층은 복수의 능동 또는 반응 회로 엘리먼트들을 서로 전기적으로 커플링한다.
[012] 도 1은 금속의 2 개의 층들을 갖는 통상적인 집적 회로 레이아웃을 예시한다.
[013] 도 2는 도 1에 도시된 회로 레이아웃의 단면을 예시한다.
[014] 도 3은 본 발명의 특정 실시예에 따른 SOI 절연체의 후면 측 상에 금속 상호접속부들을 갖는 집적 회로를 제조하는 방법의 프로세스 흐름도를 도시한다.
[015] 도 4a 내지 도 4g는 일부 실시예들에 따른 SOI 회로의 후면 층 상에 상호접속부를 형성하는 스테이지들의 단면도들을 도시한다.
[016] 도 5는 다른 실시예의 단면도를 도시하고, 여기서 다수의 타입들의 후면 접촉들이 형성된다.
[017] 도 6은 본 발명의 특정 실시예에 따른 후면 측 상호접속부를 사용하는 SOI 집적 회로의 레이아웃을 도시한다.
[018] 도 7a 및 도 7b는 본 발명의 특정 실시예에 따른 후면 측 상호접속부를 사용하는 SOI 집적 회로의 대안적인 레이아웃 및 단면을 도시한다.
[019] 도 8은 본 발명의 실시예를 사용하여 형성된 트랜지스터들의 단면도를 도시하여, 기생 커패시턴스들에서의 차이들을 예시한다.
[020] 도 9a 내지 도 9c는 일부 실시예들에 따른, 후방 측 확산들 및 상호접속부를 형성하는 스테이지들의 단면도들을 도시한다.
[021] 도 10a 내지 도 10c는 일부 실시예들에 따른, 후방 측 접촉들 및 상호접속부를 형성하는 스테이지들의 단면도들을 도시한다.
[022] 고속, 고성능 집적 회로들은 종종 SOI(silicon-on-insulator) 기술들을 사용하여 제조된다. SOI 기술들은 또한 그 자신들을 층-전사 기술들에 빌려주고, 여기서 SOI의 능동 층은 본딩 및 에치-백 방법들을 사용하여 상이한 기판으로 전사된다. 이러한 방법은 더 낮은 커패시턴스 및 더 높은 속도, 더 용이한 열 관리, 및 SOI 트랜지스터들의 본체 영역들에 대한 더 용이한 액세스의 이점들을 가질 수 있다. 그러한 프로세스의 예는 본 출원의 양수인에 의해 소유되고 2012년 4월 28일자로 출원된 "Silicon-on-insulator with back side connection"란 명칭의 미국 특허 제 8,357,935 호에 설명되고, 상기 특허는 전체 내용이 인용에 의해 본원에 통합된다. 계층 전사 기술들은 또한 완전히 절연 또는 투명한 기판들 상에 회로들을 형성하는데 사용될 수 있고, 이것은, 예를 들면, 광-전자 애플리케이션들에서 이로울 수 있다.
[023] 집적 회로의 능동 층을 전사하는 것은 또한, 원하는 경우, 추가의 프로세싱을 위해 절연 층의 표면(능동 디바이스들의 반대편)을 노출시킬 수 있다. 특히, 완전한 상호접속 층은, 기판이 제거된 후에 이러한 절연체 층 표면 상에 형성될 수 있다. 그렇게 배치된 상호접속 층은 SOI의 절연 층에 에칭된 홀들을 통해 트랜지스터 소스 및 드레인 영역들에 접촉할 수 있다. 이러한 배열은 부가된 레이아웃 유연성을 제안한다. 또한, 이러한 후면 측 상호접속 층은, 전통적인 전면 측 상호접속 층들과 비교할 때 더 낮은 기생 커패시턴스를 제공한다. 마지막으로, 그러한 상호접속 층은 SOI 집적 회로에 의해 생성된 열을 소멸시키는데 도움을 준다. SOI 회로들 상의 열 소멸에 대한 문제들, 및 몇몇의 제안된 해결책들은 본 출원의 양수인에 의해 소유되고 2010년 7월 14일자로 출원된 "Semiconductor-on-insulator with back side heat dissipation"란 명칭의 미국 특허 공보 제 2011/0012199 호에 설명되고, 상기 특허는 전체 내용이 인용에 의해 본원에 통합된다.
[024] 일 실시예에서, 완전한 후면 측 SOI 상호접속 층은 복수의 능동 또는 반응 디바이스들을 함께 접속하여, 고성능 SOI 집적 회로들을 제공하는 것에 대안으로 더 낮은 비용을 제공한다. 다양한 실시예들은 후면 측 접촉들을 통해 고농도 도핑 영역들을 형성함으로써 능동 층의 후면 측에 대한 접촉 저항을 감소시키는 것, 또는 능동 층의 전면 표면 상의 고농도 도핑 또는 규화된 영역들을 접촉하기 위해 능동 층을 통해 에칭하는 것을 포함한다. 전사된 구조가 더 높은 온도들을 견딜 수 있다면, 더 많은 프로세스 유연성이 가능하다.
[025] 도 3은 본 발명의 방법들의 일부 실시예들을 예시하고, 여기서 금속 상호접속 층은 SOI 집적 회로의 후면 측 상에 형성된다. 도 3의 흐름도(100)에서, 단계(110)에서 반도체-온-절연체 구조가 제공된다. 이러한 구조는 반도체 층과 기판 층 사이에 배치된 절연체 층을 포함한다. 절연체 층은, 예를 들면, 이산화 실리콘일 수 있고, 이것은 15-1000 nm 두께일 수 있다. 단계(120)에서, 능동 또는 반응 회로 엘리먼트들이 반도체 층에 형성된다. 그러한 엘리먼트들은, 예를 들면, n-채널 및 p-채널 MOS(NMOS 및 PMOS) 트랜지스터들을 포함할 수 있다. 반도체 층은 특정 영역들 ― 예를 들면, 능동 디바이스들 사이에 위치된 절연 영역들 ― 에서 제거되고, 유전체로 대체될 수 있다. 이러한 엘리먼트들은, 예를 들면, 일반적인 CMOS 프로세스, 또는 BiCMOS(bi-polar-CMOS) 프로세스, 또는 MOS 트랜지스터들 이외에 고성능 디바이스들 또는 광전자 디바이스들을 형성하는 프로세스를 사용하여 형성될 수 있다. 이러한 프로세스는 반도체 층의 영역들, 예를 들면, MOSFET들의 소스 및 드레인 영역들 상에 금속-반도체 화합물을 형성하는 것을 포함할 수 있다. 그러한 화합물은 이러한 영역들의 시트 저항을 감소시킬 것이다. 반도체 층이 실리콘을 포함하면, 금속-반도체 화합물은, 예를 들면, 규화 티타늄, 규화 코발트 또는 규화 니켈을 포함할 수 있다. 단계(130)에서, 금속 상호접속 층은 선택적으로 반도체 층 위에 형성된다. 이러한 층은 반도체 층에 형성된 회로 엘리먼트들에 전기적으로 접속할 수 있다. 이러한 층은 감법(subtractive) 또는 다마신(Damascene) 프로세스를 사용하여 형성될 수 있거나, 이것은 가산법(addtive) 프로세스를 사용하여 형성될 수 있다. 이러한 층은, 예를 들면, 내화 금속, 예를 들면, 텅스텐으로 구성될 수 있다.
[026] 도 3의 단계(140)에서, 핸들 층은 SOI 구조의 반도체 층에 커플링된다. 핸들 층은 임의의 강성(rigid) 또는 반강성(semi-rigid) 지지부, 예를 들면, 실리콘 웨이퍼일 수 있다. 영구적인 결합을 발생시키는 임의의 적절한 커플링 또는 본딩 방법, 예를 들면, 직접적인 또는 융합 본딩, 영구적인 접착 본딩, 금속성 상호확산 또는 공융(eutectic) 본딩이 사용될 수 있다. 전면 측 상호접속 층이 사용되면(단계 130), 본딩 목적으로 이러한 층을 형성하기 위해 다마신 프로세스를 사용하는 것이 이로울 수 있는데, 왜냐하면 평면의 표면이 발생할 것이기 때문이다. 본딩 층, 예를 들면, 이산화 실리콘은 SOI 구조 또는 핸들 층 또는 둘 모두 상에 증착될 수 있다. 이러한 층은, 예를 들면, 화학 기상 증착(CVD)을 사용하여 증착될 수 있다. 단계(150)에서, SOI의 기판 층이 제거된다. 이것은, 예를 들면, 기계적 및 화학적 수단을 독립적으로 또는 조합하여 사용함으로써 이루어질 수 있다.
[027] 여전히 도 3을 참조하면, 단계(160)에서, 절연체 층의 노출된 표면에서 홀이 에칭된다. 이러한 홀은 절연체 층을 통해 하나의 표면으로부터 반대 표면으로 연장된다. 이것은, 예를 들면, 포토리소그래피를 사용하여 포토레지스터에서 홀 패턴을 형성하는 것, RIE 또는 플라즈마 에치 챔버에서 절연체 층을 에칭하는 것 또는 HF(hydrofluoric acid)를 사용하는 것에 의해 달성될 수 있다. 홀이 형성된 후에, 홀 내부에서 반도체 층 표면이 노출된다. 에칭 단계(160) 동안에, 단계(130)에서 형성된 (선택적인) 상호접속 층 또는 트랜지스터 게이트 층으로 연장되는 다른 홀이 형성될 수 있다. 그러한 홀은, 예를 들면, 능동 또는 반응 디바이스들 사이의 유전체 절연 영역들을 통해 형성될 수 있다. 이러한 상이한 타입들의 홀들 모두 ― 이들은 반도체 층, 게이트 층 또는 상호접속 층으로 연장됨 ― 는 동일한 재료(예를 들면, 이산화 실리콘)를 통해 에칭된다. 따라서, 그들 모두는 동일한 단계(160)에서 에칭될 수 있다. 단계(170)에서, 반도체 층으로 연장되는 홀은 선택적으로 반도체로 연장될 수 있다. 에칭은, 존재하는 경우, 금속-반도체 화합물 층에서 정지할 수 있다. 이러한 에칭 프로세스는, 금속-반도체 화합물보다 더 빠르게 반도체를 에칭할 화학물질을 사용하여 건식-에치 챔버에서 이루어질 수 있다. 예를 들면, 전면 표면 상에 형성된 규화 니켈을 갖는 실리콘 층에 대해, SF6 + O2 에치는 실리콘을 에칭하지만 규화 니켈을 에칭하지 않을 것이다.
[028] 도 3의 단계(180)에서, 금속 상호접속 층은 단계(160)에서 형성된 홀 내부에 그리고 절연체의 후면 측 상에 형성된다. 이러한 금속 상호접속 층은, 예를 들면, 텅스텐 플러그들, 알루미늄, 구리 또는 이들의 조합을 포함할 수 있다. 이것은, 일반적인 패터닝 기술들, 예를 들면, 금속을 증착하는 것, 포토레지스트로 패터닝하는 것 및 금속을 에칭하는 것에 의해 형성될 수 있다. 결과적인 패턴은 반도체 층에 형성된 디바이스들 중 2 개 이상을 서로 접속할 것이다. 게이트 층 또는 전면 측 금속 상호접속 층으로 연장되는 단계(160)에서 형성된 홀들이 존재하면(단계(130)가 수행되면), 단계(180)에서 형성된 후면 측 금속 및 게이트 또는 전면 측 금속 층 사이에 전기 접속이 형성될 수 있다.
[029] 도 4a 내지 도 4g는 도 3의 방법에 따라 제조된 예시적인 후면 측 SOI 구조를 예시한다. 도 4a에서, 기판 층(210), 절연 층(220) 및 반도체 층(230)을 갖는 SOI 구조(200)가 제공된다. 절연층(220)은 (반도체 층(230)과 접촉하는) 제 1 표면(223) 및 기판(210)과 접촉하는 제 2 표면(226)을 갖는다. 반도체 층(230)은 (절연 층(220)의 제 1 표면(223)과 접촉하는) 제 1 표면(233) 및 제 2 표면(236)을 갖는다. 절연 층은, 예를 들면, 이산화 실리콘으로 구성될 수 있고, 이것은 예를 들면, 10 내지 1000 nm 두께, 예를 들면, 15 내지 70 nm 두께, 또는 150 내지 350 nm 두께, 또는 500 내지 750 nm 두께일 수 있다. 반도체 층은, 예를 들면, 실리콘 또는 GaAs와 같은 III-V 반도체 또는 SiGe와 같은 인장된 반도체 합금으로 구성될 수 있다.
[030] 도 4b에서, 회로 엘리먼트들, 예를 들면, 트랜지스터들(240)이 반도체 층에 형성된다. 이러한 트랜지스터들(240)은 소스(240s) 및 드레인(240d) 영역들 및 게이트 층들(240g)을 포함하고, 절연 영역들(232)에 의해 분리된다. 이리한 엘리먼트들은 앞서 도 3의 단계(120)에 대해 설명된 바와 같이, 즉, 예를 들면, 일반적인 CMOS 프로세스 또는 BicMOS(bi-polar-CMOS) 프로세스를 사용하여 형성될 수 있다. 다른 회로 엘리먼트들은 CMOS 트랜지스터들(240), 예를 들면, 고성능 디바이스들, 광전자 디바이스들 또는 다른 수동 또는 반응 엘리먼트들 이외에 또는 대신에 형성될 수 있다.
[031] 도 4b의 소스(240s) 및 드레인(240d) 영역들은, 예를 들면, 게이트들(240g) 아래의 트랜지스터 채널 영역들과 비교하여 고농도로 도핑된 반도체 층의 영역들을 포함한다. 높은 도핑 레벨은, 예를 들면, 이러한 영역들에 대한 양호한 전기 접촉을 허용하기 위해 중요하다. 반도체 층이 충분히 얇다면 ― 예를 들면, 100 nm 미만 또는 70 nm 미만, 또는 50 nm 미만 ― , 소스 및 드레인 고농도 도핑 영역들은 도 4b에 도시된 바와 같이 반도체 층의 완전한 두께를 통해 연장될 수 있다. 또한, 트랜지스터들(240)의 소스(240s) 및 드레인(240d) 영역들이 반도체 층(230)의 표면(236) 위로 상승될 수 있다는 것을 유의하라. 그러한 구조는 종종 완전-공핍형 SOI 프로세스들에 사용되고, 이것은 매우 얇은, 예를 들면, 20 nm 미만 또는 10 nm 미만 또는 5 내지 7 nm의 반도체 층들 상에 구축된다.
[032] 도 4c는 반도체 층(230)의 제 2 표면(236)에 선택적으로 커플링되고, 그 안에 제조된 회로 엘리먼트들(트랜지스터들(240)) 위에 있는 전면 금속 상호접속 층(250)을 도시한다. 존재하는 경우에, 이러한 상호접속 층(250)은, 예를 들면, 트랜지스터들(240)의 소스 영역들(240s)에 접속할 수 있다. 감법 또는 다마신 프로세스는 선택적인 상호접속 층(250)을 형성하는데 사용될 수 있다. 상호접속 층(250)은 높은 온도 가능 상호접속부, 예를 들면, 내화 금속, 예를 들면, 텅스텐을 포함할 수 있다. 대안적으로, 상호접속 층(250)은 종래의 저저항률 물질, 예를 들면, 구리 또는 알루미늄을 포함할 수 있거나, 이것은 높은 온도 가능 상호접속부 및 저저항률 물질의 조합, 예를 들면, 알루미늄 또는 구리 금속을 갖는 텅스텐 플러그들을 포함할 수 있다. 레벨 간 유전체 층(258)은 반도체 층(230)에 형성된 디바이스들(240)로부터 선택적인 전면 금속 상호접속 층(250)을 분리한다. 도 4d에서, 핸들 층(260)은, 레벨 간 유전체 층(258) 및 전면 상호접속 층(250)이, 존재하는 경우에, 개재하여, 반도체 층(230)의 표면(236)에 커플링된다. 도 4d에 도시된 바와 같이, 핸들 층(260)은, 존재하는 경우에 상호접속 층(250) 위에 결합된다. 도 3의 단계(140)에서 설명된 바와 같이, 핸들 층은 임의의 강성 또는 반강성 지지부, 예를 들면, 실리콘 웨이퍼일 수 있고, 영구적인 결합을 발생시키는 임의의 적절한 커플링 또는 본딩 방법, 예를 들면, 직접적인 또는 융합 본딩 또는 영구적인 접착 본딩이 사용될 수 있다. 본딩 층(미도시), 예를 들면, 증착된 이산화 실리콘은 본딩된 표면들 중 어느 하나 또는 둘 모두 상에 형성될 수 있다.
[033] 도 4e에서, SOI 구조의 기판(210)은, 예를 들면, 기계적 및 화학적 수단을 독립적으로 또는 조합하여 사용함으로써 제거되었다. 이러한 단계는 절연체 층(220)의 표면(226)을 노출시킨다. 도 4f에서, 홀들(270)은 이러한 절연체 층(220)을 통해 에칭되어, 반도체 층(230)의 표면(233)의 영역들을 노출시킨다. 이러한 홀들은 도 3의 단계(160)에 대해 앞서 설명된 임의의 일반적인 패터닝 기술, 예를 들면, 절연체 층(220)의 건식 에칭이 후속하는 레지스트 층의 포토리소그래픽 패터닝에 의해 형성될 수 있다. 이러한 홀들은, 예를 들면, 트랜지스터들(240)의 드레인 영역들(240d)을 노출시킬 수 있다. 홀들은 또한, 예를 들면, CMOS 트랜지스터들의 소스 또는 본체 영역들, 또는 수직 양극성 트랜지스터들의 콜렉터 영역들, 또는 측면 양극성 트랜지스터들의 콜렉터, 베이스, 또는 이미터 영역들을 노출시킬 수 있다.
[034] 도 4g로 넘어가면, 후면 측 금속 상호접속 층(280)은 절연체 층(220)의 표면(226) 상에 그리고 홀들(270) 내부에 형성된다. 도 3의 단계(170)에서 설명된 바와 같이, 이러한 금속 상호접속 층은, 예를 들면, 알루미늄, 구리, 텅스텐 또는 이들의 조합을 포함할 수 있다. 이것은 일반적인 패터닝 기술들, 예를 들면, 가산법 프로세스 또는 감법 프로세스에 의해 형성될 수 있다. 후면 측 금속 층(280)은 2 개 이상의 트랜지스터들(240)을 서로 접속할 수 있다. 예를 들면, 도 4g에 도시된 바와 같이, 후면 측 금속 층(280)은 트랜지스터들(240)의 드레인들(240d) 중 일부를 서로 접속할 수 있다.
[035] 도 5는 도 3의 방법에 따른 프로세스를 사용하여 형성될 수 있는 대안적인 구조를 도시한다. 도 5에서, 홀들(270) 이외의 다른 홀들(272 및 274)이 형성된다. 홀들(272 및 274) 둘 모두는 트랜지스터들(240) 사이의 절연 영역들 위에 형성된다. 홀(272)은 절연 영역에 걸쳐 연장되는 게이트 영역(248)으로 연장되고, 홀(274)은 선택적인 전면 금속 상호접속 층(250)으로 연장된다. 홀들(272 및 274)은 홀들(270)과 동시에, 즉, 동일한 마스킹 단계에서 형성될 수 있다. 대안적으로, 예를 들면, 홀들(270) 내부의 반도체 층의 오버에치가 최소화되면, 상이한 타입들의 접촉 홀들에 대해 별개의 마스킹 단계들이 사용될 수 있다. 이러한 구조에서, 후면 측 상호접속부는 선택적인 전면 측 상호접속부 또는 트랜지스터 게이트 층 또는 둘 모두에 전기적으로 접속된다. 이것은 더 큰 레이아웃 유연성 및 따라서 비용 절약들을 허용할 수 있다.
[036] 도 6은 본 발명의 면적-절약 특징들을 사용하는 예시적인 레이아웃을 도시한다. 도 2에서와 같이, 게이트 핑거들(240g) 및 절연 에지들(235)은 트랜지스터들(240)을 정의한다. 트랜지스터들(240)은 드레인 영역들(240d) 및 소스 영역들(240s)을 더 포함한다. 전면 측 금속 상호접속 층(250)은 접촉들(245)을 통해 소스 영역들(240s)을 함께 접속한다. 상호접속 층(250)과 드레인 영역들(240d) 사이에 어떠한 접속도 존재하지 않고, 따라서, 소스 영역들(240s)을 접속하는 금속 층(250)은 당겨져, 트랜지스터 영역 밖으로 나가지 않고서 드레인 영역들(240d)을 중첩할 수 있다는 것을 유의하라. 드레인 영역들(240d)은 후면 측 홀들(또는 비아들)(270)을 통해 후면 측 상호접속 층(280)에 접속된다. 이러한 방식으로, 이러한 집적 회로의 면적은 도 2에 도시된 종래 기술과 비교하여 감소될 수 있다.
[037] 도 7a는 기생 커패시턴스의 감소를 위한 예시적인 레이아웃을 도시한다. 다시, 게이트 핑거들(240g) 및 절연 에지들(235)은 트랜지스터들(240)의 소스(240s) 및 드레인(240d) 영역들을 정의한다. 전면 측 금속(250)은 다시 접촉들(245)을 통해 소스 영역들(240s)에 접속된다. 후면 측 금속(280)은 후면 측 비아들(270)을 통해 드레인 영역들(240d)에 접속된다. 게이트-투-소스(오프-상태) 커패시턴스를 감소시키기 위해, 소스 금속(250)이 당겨지지 않아 드레인 영역들(240d)을 중첩하고, 후면 측 드레인 금속(280)이 당겨지지 않아 소스 영역들(240s)을 중첩한다. 따라서, 기생 오프-상태 커패시턴스에 대한 상호접속부 기여도는 후면 측 금속(280) 및 전면 측 금속(250) 층들의 중첩 영역으로 제한된다. 그러나, 이러한 커패시턴스는 도 2의 경우와 비교하여 훨씬 더 감소되는데, 왜냐하면 2 개의 층들이 수직으로 더 많이 분리되기 때문이다. 도 7b는 도 7a에 예시된 레이아웃의 단면도를 도시한다. 이러한 도면은 전면 측 소스 금속(250) 및 후면 측 드레인 금속(280)이 그들이 멀리 있을 수 있는 만큼 서로로부터 분리되는 방법을 명확히 도시한다.
[038] 후면 측 금속(280)이 드레인 영역들(240d)에 접속하는 이러한 실시예를 사용하여, 게이트-투-드레인 커패시턴스가 또한 감소된다. 도 8은 본 발명의 실시예를 사용하여 제조된 2 개의 트랜지스터들(240x 및 240y)의 단면을 도시한다. 트랜지스터(240x)는 전면으로부터 접촉된 자신의 드레인(240d)을 갖고, 트랜지스터(240y)는 후면으로부터 접촉된 자신의 드레인(240d)을 갖는다. 트랜지스터(240x)에 대한 게이트-드레인 커패시턴스는 전면 접촉(245)과 게이트(240g) 사이에 컴포넌트로서 커패시턴스(295)를 포함한다. 그러나, 후면-접촉 트랜지스터(240y)에 대해, 총 게이트-드레인 커패시턴스에 부가되는 어떠한 그러한 커패시턴스도 존재하지 않는다. 따라서, 총 게이트-드레인 커패시턴스는 후면-접촉 드레인들을 갖는 트랜지스터들에서 감소된다.
[039] 또한, 트랜지스터 레이아웃들(도 6 및 도 7)에서, 트랜지스터들(240)이, 일반적인 프로세스들을 사용하는 레이아웃들(예를 들면, 도 2)과 비교하여, 게이트 핑거들(240g)에 수직하는 방향으로 더 많이 접촉될 수 있다는 것을 유의하라. 최소의 전면 측 접촉 금속 피치가 최소의 접촉된 트랜지스터 소스/드레인 피치보다 더 크다면, 이것은 그 경우이고, 이것은 도 2의 레이아웃을 금속-피치 제한되게 할 것이다. 도 6 및 도 7에 도시된 바와 같이, 트랜지스터들(240)의 소스들 및 드레인들을 접촉하는데 필요한 전면 측 금속 피치들의 수는 약 2 배만큼 감소된다.
[040] 도 9a 내지 도 9c는 SOI 후면 측 금속 상호접속부의 대안적인 실시예를 예시한다. 도 9a는 트랜지스터들(240) 및 핸들 층(260)에 결합된 전면 측 상호접속 층(250)을 갖는 SOI 집적 회로를 도시한다. 고농도 도핑 소스 영역들(240s) 및 드레인 영역들(240d)은 반도체 층(230)의 후면 표면(233)을 통해 연장되지 않는다. 홀들(270)은 절연체 층(220)에서 에칭되어, 반도체 층(230)의 표면(233)을 노출시킨다. 도 9b에서, 드레인 영역들(240d)과 동일한 도펀트 타입의 도펀트가 도핑 영역들(241)을 형성하기 위해 홀들(270) 내부에 도입되었다. 영역들(241)은 반도체 층(230)의 후면 표면(233)으로 드레인 영역들(240d)을 효과적으로 연장되고, 드레인 영역들(240d)이 후면 측 홀들(270)을 통해 접촉되도록 허용한다. 도핑 영역들(241)은, 예를 들면, 본 출원의 양수인에 의해 소유되고 2011년 10월 11일자로 출원된 "Vertical Semiconductor Device with Thinned Substrate"이란 명칭의 미국 특허 공보 제 2012/0088339 A1 호에 설명된 바와 같이 홀들(270)을 통해 도펀트 이온들을 주입함으로써 형성될 수 있고, 상기 특허 공보는 전체 내용이 인용에 의해 본원에 통합된다. 대안적으로, 도핑 영역들(241)은 구조를 고온(예를 들면, 800 ℃ 초과)에서 도펀트-종들-포함 환경(예를 들면, POCl3)에 노출시킴으로써 형성될 수 있다. 이온 주입이 사용되면, 800 내지 1000℃의 온도에서 1 내지 60 초 동안 도펀트를 활성화하기 위한 어닐링 프로세스, 예를 들면, 고속 열 어닐이 후속될 수 있다. 고온 프로세스가 이러한 단계에서 사용되면, 이러한 층이 사용되는 경우에, 전면 측 금속 상호접속 층(250)에 대해 고온 금속을 사용하는 것이 이로울 것이라는 것을 유의하라. 예를 들면, 내화 금속, 예를 들면, 텅스텐이 전면 측 금속 상호접속부(250)에 사용되는 경우에, 이것이 유리할 것이다.
[041] 도 9c에서, 후면 측 금속 상호접속 층(280)은 절연체 층(220)의 표면(226) 상에 그리고 홀들(270) 내부에 형성되어, 드레인 영역들(240d)에 접속된 도핑 영역(241)에 접촉한다. 이러한 금속 상호접속 층은, 예를 들면, 텅스텐, 알루미늄, 구리 또는 이들의 조합을 포함할 수 있다. 이러한 상호접속 층은, 도 9c에 도시된 바와 같이, 후면 측 비아들(270) 및 도핑 영역들(241)을 통해 트랜지스터들(240)의 드레인들(240d)을 함께 접속할 수 있다.
[042] 도 9a 및 도 9b에 설명된 프로세스는, 이러한 영역들이 반도체 층의 후면 측으로 연장되지 않을 때, 드레인 또는 소스 영역들에 접촉하는 후면 측 상호접속부를 형성하는 수단을 제공한다. 예를 들면, 반도체 층이 200 nm 두께보다 더 크거나 100 nm 두께보다 더 크거나, 70 nm 두께보다 더 큰 경우에, 이것이 그 경우일 수 있다.
[043] 도 10a 내지 도 10c는 SOI 후면 측 금속 상호접속부의 다른 대안적인 실시예를 예시한다. 도 10a는 트랜지스터들(240) 및 핸들 층(260)에 결합된 전면 측 상호접속 층(250)을 갖는 SOI 집적 회로를 도시한다. 고농도 도핑 소스 영역들(240s) 및 드레인 영역들(240d)은 반도체 층(230)의 후면 표면(233)을 통해 연장되지 않는다. 또한, 금속-반도체 화합물(242)의 영역들은 트랜지스터들(240)의 드레인 영역들(240d), 소스 영역들(240s) 및 게이트 영역들(240g)의 표면들 상에 형성되었다. 이러한 금속-반도체 화합물들은 종종 이러한 영역들의 시트 저항 및 접촉 저항을 감소시키는데 사용된다. 반도체 층이 실리콘을 포함하면, 금속-반도체 화합물은, 예를 들면, 규화 티타늄, 규화 코발트, 또는 규화 니켈을 포함할 수 있다. 이러한 영역들은 종종 "자체-정렬 규화물" 또는 "샐리사이드(SAlicide)" 영역들로 지칭된다.
[044] 여전히 도 10a를 참조하면, 홀들(270)은 반도체 층(230)의 표면(233)을 노출시키기 위해 절연체 층(220)에서 에칭되었다. 도 10b에서, 홀들(270)은 금속 반도체 화합물 영역들(242)의 후면 측에 접촉하기 위해 반도체 층(230)으로 연장되었다. 이러한 에칭 프로세스는 금속 반도체 화합물보다 더 빠르게 반도체를 에칭할 화학물질을 사용하여 건식-에치 챔버에서 이루어질 수 있다. 예를 들면, 전면 표면 상에 형성된 규화 니켈을 갖는 실리콘 층에 대해, SF6 + O2 에치는 규화 니켈이 아닌 실리콘을 에칭할 것이다. 도 10c에서, 후면 측 금속 상호접속 층(280)은 절연체 층(220)의 표면(226) 상에 그리고 홀들(270) 내부에 형성되어, 소스 영역들(240s)에 전기적으로 접속된 금속 반도체 화합물 영역들(242)에 접촉한다. 이러한 금속 상호접속 층은, 예를 들면, 텅스텐, 알루미늄, 구리 또는 이들의 조합을 포함할 수 있다.
[045] 도 10c의 구조는 몇몇의 이점들을 제안한다. 예를 들면, 전사된 반도체 층(230)은 (예를 들면, 도펀트들을 활성화하기 위해) 고온 단계들에 노출될 필요가 없어서, 존재하는 경우에, 전면 측 금속 상호접속 층에 대해 낮은 저항률, 낮은 온도 금속들(예를 들면, 알루미늄 또는 구리)이 사용될 수 있다. 또한, 금속 반도체 화합물 영역(242)에 함께 접촉하는 상호접속 금속(280)으로 채워진 홀(270)은 능동 디바이스들(240)로부터의 열의 효율적인 전달을 위한 탁월한 열 경로를 제공한다. 마지막으로, 금속-충전 홀(270)과 금속 반도체 화합물(242) 사이의 접촉 저항은 이롭게도 금속-충전 홀들(270)과 실리콘 표면(233)(도 4g 및 도 9c) 사이의 금속 반도체 접촉 저항보다 더 낮을 수 있다.
[046] 도 10c는 트랜지스터 드레인들(240d)보다 트랜지스터 소스들(240s)에 접속하는 후면 측 상호접속 층(280)이 도시된다. 도시된 이러한 구조에서, 홀(270)을 채우는 금속과 트랜지스터(240)의 본체 영역(240b) 사이에 일부 전도가 존재할 수 있다. 따라서, 도 10c에서, 트랜지스터들(240)의 소스들 및 본체 영역들은 함께 효율적으로 단락될 수 있다. 많은 회로들, 특히 디지털 회로들에서, 이것이 요구된다. 이러한 타입들의 회로들에서, 이러한 구조는 레이아웃 이점을 제안할 수 있는데, 왜냐하면 별개의 본체 접촉이 필요 없기 때문이다.
[047] 도 10a 내지 도 10c에 설명된 프로세스는 또한, 확산된 영역들이 반도체 층(230)(도 4a 내지 도 4g)의 후면 측에 도달하는 프로세스와 조합하여 사용될 수 있다. 이것은, 예를 들면, 더 낮은 드레인 접촉 저항이 요구되는 경우들에서 이로울 수 있다. 이러한 구조는 또한 홀들(270)을 채우는 금속과 트랜지스터들(240)의 본체 영역들 사이에 의도되지 않은 전도에 덜 민감하고, 그래서, 예를 들면, 소스-본체 타이들(ties)이 반드시 요구되지는 않는 아날로그 또는 다른 회로들이 구현될 수 있다.
[048] 본원에 설명된 후면 측 상호접속 프로세스들은 많은 상이한 타입들의 SOI 제조 프로세스들, 예를 들면, 완전히 공핍 또는 부분적으로 공핍된 SOI 프로세스들에 적용 가능하다. 또한, 금속 상호접속의 다수의 층들은, 예를 들면, 본원에 설명된 적용 가능한 단계들을 반복함으로써 전사된 층의 전면 또는 후면 측 상에 사용될 수 있다.
[049] 명세서가 본 발명의 특정 실시예들에 관련하여 상세히 설명되었지만, 앞서 말한 것의 이해를 획득할 때, 당업자들이 이러한 실시예들의 변경들, 변동들 및 등가물들을 용이하게 구상할 수 있다는 것이 인지될 것이다. 본 발명에 대한 이들 및 다른 수정들 및 변형들은, 본 발명의 사상 및 범위에서 벗어나지 않고서, 당업자들에 의해 실시될 수 있다. 또한, 당업자들은, 앞서 말한 설명이 단지 예이고 본 발명을 제한하는 것으로 의도되지 않는다는 것을 인지할 것이다. 따라서, 본 주제가 그러한 수정들 및 변형들을 커버하는 것이 의도된다.

Claims (20)

  1. 집적 회로 조립체를 형성하는 방법으로서,
    반도체-온-절연체(semiconductor-on-insulator)를 제공하는 단계 ― 상기 반도체-온-절연체는:
    제 1 표면 및 제 2 표면을 갖는 절연 층,
    제 1 표면 및 제 2 표면을 갖는 반도체 층 ― 상기 반도체 층의 제 1 표면은 상기 절연 층의 제 1 표면에 접촉함 ―, 및
    상기 절연 층의 제 2 표면에 접촉하는 기판 층을 포함함 ―;
    상기 반도체 층에서 능동 또는 반응 회로 엘리먼트들을 형성하는 단계 ― 상기 반도체 층에서 능동 또는 반응 회로 엘리먼트들을 형성하는 단계는, 상기 반도체 층의 제 1 표면으로 연장되지 않는 복수의 고농도 도핑 영역들(heavily doped regions)을 형성하는 단계를 포함함 ―;
    상기 반도체 층의 제 2 표면을 핸들 층에 커플링하는 단계;
    상기 기판 층을 제거하는 단계;
    상기 절연 층에서 홀을 형성하는 단계 ― 상기 절연 층 내의 홀은 상기 절연 층의 제 2 표면으로부터 제 1 표면으로 연장되고 그리고 상기 반도체 층의 제 1 표면을 노출시킴 ―; 및
    상기 절연 층의 제 2 표면 상에 금속 상호접속 층을 형성하는 단계 ― 상기 금속 상호접속 층은 상기 절연 층의 홀 내에 배치되고, 상기 금속 상호접속 층은 복수의 능동 또는 반응 회로 엘리먼트들을 서로 전기적으로 커플링함 ― 를 포함하고,
    상기 방법은, 상기 절연 층에서 상기 홀을 형성하는 단계 후에, 활성 도펀트(active dopant)를 상기 홀을 통해 상기 반도체 층에 도입하는 단계를 더 포함하는,
    집적 회로 조립체를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 반도체 층의 제 2 표면을 핸들 층에 커플링하는 단계 전에, 상기 반도체 층의 제 2 표면에 커플링된 제 2 금속 상호접속 층을 형성하는 단계를 더 포함하는,
    집적 회로 조립체를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 금속 상호접속 층은 내화(refractory) 금속을 포함하는,
    집적 회로 조립체를 형성하는 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 활성 도펀트를 상기 반도체 층에 도입하는 단계는,
    상기 도펀트를 상기 홀을 통해 주입하는 단계; 및
    구조를 어닐링(annealing)하는 단계를 포함하는,
    집적 회로 조립체를 형성하는 방법.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 반도체 층은 실리콘을 포함하는,
    집적 회로 조립체를 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 반도체 층에서 능동 또는 반응 회로 엘리먼트들을 형성하는 단계는 전계-효과 트랜지스터를 형성하는 단계를 포함하고,
    상기 절연 층 내의 홀은 상기 전계-효과 트랜지스터의 소스 영역 또는 드레인 영역을 노출시키는,
    집적 회로 조립체를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 반도체 층에서 능동 또는 반응 회로 엘리먼트들을 형성하는 단계는 전계-효과 트랜지스터들을 형성하는 단계를 포함하고,
    상기 금속 상호접속 층은 상기 전계-효과 트랜지스터들의 드레인 영역들에만 전기적으로 커플링하는,
    집적 회로 조립체를 형성하는 방법.
  12. 집적 회로 조립체로서,
    상기 집적 회로 조립체는 제 1 항 내지 제 3 항, 제 6 항, 및 제 9 항 내지 제 11 항 중 어느 한 항에 따른 방법에 의해 제조되는, 집적 회로 조립체.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020157030607A 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로 KR102224623B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217006152A KR102370669B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/851,926 US8748245B1 (en) 2013-03-27 2013-03-27 Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US13/851,926 2013-03-27
PCT/US2014/030553 WO2014160545A1 (en) 2013-03-27 2014-03-17 Semiconductor-on-insulator integrated circuit with interconnect below the insulator

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217006152A Division KR102370669B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로

Publications (2)

Publication Number Publication Date
KR20150136608A KR20150136608A (ko) 2015-12-07
KR102224623B1 true KR102224623B1 (ko) 2021-03-05

Family

ID=50845378

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020227006856A KR102434318B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로
KR1020217006152A KR102370669B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로
KR1020157030607A KR102224623B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020227006856A KR102434318B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로
KR1020217006152A KR102370669B1 (ko) 2013-03-27 2014-03-17 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로

Country Status (6)

Country Link
US (3) US8748245B1 (ko)
EP (1) EP2979295B1 (ko)
KR (3) KR102434318B1 (ko)
CN (1) CN105340071B (ko)
TW (1) TWI603444B (ko)
WO (1) WO2014160545A1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9792014B2 (en) 2013-03-15 2017-10-17 Microsoft Technology Licensing, Llc In-place contextual menu for handling actions for a listing of items
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
CN104241279B (zh) * 2013-06-18 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104241357A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种晶体管、集成电路以及集成电路的制造方法
US9466604B2 (en) * 2014-11-13 2016-10-11 Globalfoundries Inc. Metal segments as landing pads and local interconnects in an IC device
WO2016114941A1 (en) * 2015-01-14 2016-07-21 Qualcomm Switch Corp. Integrated circuit assembly with faraday cage
US10453956B2 (en) * 2015-04-02 2019-10-22 Delta Electronics, Inc. Semiconductor packaging structure
CN106158804B (zh) * 2015-04-02 2018-11-16 台达电子工业股份有限公司 一种半导体封装结构及其半导体功率器件
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN107924920B (zh) 2015-09-25 2023-06-06 太浩研究有限公司 用于传送信号以操作静态随机存取存储器的架构
CN108701680B (zh) * 2016-03-31 2023-05-30 英特尔公司 带有使用金属层和通孔的电磁干扰屏蔽的半导体封装
US9721923B1 (en) * 2016-04-14 2017-08-01 Micron Technology, Inc. Semiconductor package with multiple coplanar interposers
US10163524B2 (en) 2016-06-22 2018-12-25 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US20180061763A1 (en) * 2016-08-24 2018-03-01 Qualcomm Switch Corp. Device performance improvement using backside metallization in a layer transfer process
US9812580B1 (en) 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
WO2018063278A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Transistors with vertically opposed source and drain metal interconnect layers
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US10083897B2 (en) 2017-02-20 2018-09-25 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact
US9923059B1 (en) 2017-02-20 2018-03-20 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors
US10439565B2 (en) 2017-09-27 2019-10-08 Qualcomm Incorporated Low parasitic capacitance low noise amplifier
CN110164978B (zh) * 2018-02-14 2022-06-21 联华电子股份有限公司 半导体装置以及其制作方法
JP7273390B2 (ja) * 2019-01-04 2023-05-15 株式会社ルミカ 物質収容器
KR20220010674A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 소자
US11355487B2 (en) * 2020-07-20 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Layout designs of integrated circuits having backside routing tracks
US11699627B2 (en) * 2021-02-26 2023-07-11 Alpha And Omega Semiconductor International Lp DMOS FET chip scale package and method of making the same
US20230046911A1 (en) * 2021-08-11 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Backside interconnect structures in integrated circuit chips
US11972793B2 (en) 2021-09-15 2024-04-30 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054313A1 (en) * 2006-08-29 2008-03-06 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US20090121287A1 (en) 2007-11-14 2009-05-14 Kerry Bernstein Dual wired integrated circuit chips
US20120088339A1 (en) * 2010-10-12 2012-04-12 Io Semiconductor, Inc. Vertical Semiconductor Device with Thinned Substrate
US20120231620A1 (en) * 2009-01-22 2012-09-13 Sony Corporation Semiconductor device and method of manufacturing the same
JP2013051419A (ja) 2011-08-30 2013-03-14 Honeywell Internatl Inc 表側および裏側の電気インターコネクトを含む集積回路

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4505799A (en) 1983-12-08 1985-03-19 General Signal Corporation ISFET sensor and method of manufacture
JPH0770711B2 (ja) 1986-06-05 1995-07-31 株式会社日本自動車部品総合研究所 半導体装置
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
US4897123A (en) 1987-11-28 1990-01-30 Mitsubishi Denki Kabushiki Kaisha Solar cells and method for producing solar cells
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US4959697A (en) 1988-07-20 1990-09-25 Vtc Incorporated Short channel junction field effect transistor
EP0381117A3 (en) 1989-01-31 1991-07-31 Hitachi Metals, Ltd. Faraday rotator device and optical switch containing same
US5198379A (en) 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
US5212397A (en) 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
US6143582A (en) 1990-12-31 2000-11-07 Kopin Corporation High density electronic circuit modules
US5266515A (en) 1992-03-02 1993-11-30 Motorola, Inc. Fabricating dual gate thin film transistors
JP2605597B2 (ja) 1993-09-09 1997-04-30 日本電気株式会社 半導体装置の製造方法
JPH07335907A (ja) 1994-06-14 1995-12-22 Sony Corp Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法
US5497019A (en) 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
US6124179A (en) 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
KR0176202B1 (ko) 1996-04-09 1999-04-15 김광호 에스.오.아이형 트랜지스터 및 그 제조방법
US6060746A (en) 1997-02-11 2000-05-09 International Business Machines Corporation Power transistor having vertical FETs and method for making same
US5907169A (en) 1997-04-18 1999-05-25 Megamos Corporation Self-aligned and process-adjusted high density power transistor with gate sidewalls provided with punch through prevention and reduced JFET resistance
US6004837A (en) 1998-02-18 1999-12-21 International Business Machines Corporation Dual-gate SOI transistor
KR100259097B1 (ko) 1998-04-02 2000-06-15 김영환 반도체 소자 및 그의 제조 방법
US6346446B1 (en) 1998-06-01 2002-02-12 Massachusetts Institute Of Technology Methods of forming features of integrated circuits using modified buried layers
US6153912A (en) 1999-10-25 2000-11-28 Advanced Micro Devices, Inc. SOI with conductive metal substrate used as VSS connection
US6335214B1 (en) 2000-09-20 2002-01-01 International Business Machines Corporation SOI circuit with dual-gate transistors
KR100841141B1 (ko) 2000-09-21 2008-06-24 캠브리지 세미컨덕터 리미티드 반도체 장치 및 반도체 장치의 형성 방법
US6700160B1 (en) 2000-10-17 2004-03-02 Texas Instruments Incorporated Double-diffused MOS (DMOS) power transistor with a channel compensating implant
US6515870B1 (en) 2000-11-27 2003-02-04 Intel Corporation Package integrated faraday cage to reduce electromagnetic emissions from an integrated circuit
US6486534B1 (en) 2001-02-16 2002-11-26 Ashvattha Semiconductor, Inc. Integrated circuit die having an interference shield
US6611023B1 (en) 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US20030116552A1 (en) 2001-12-20 2003-06-26 Stmicroelectronics Inc. Heating element for microfluidic and micromechanical applications
JP2004134762A (ja) 2002-09-19 2004-04-30 Denso Corp 半導体装置
JP3595818B2 (ja) 2002-10-11 2004-12-02 沖電気工業株式会社 Ｓｏｉ−ｍｏｓｆｅｔ装置
DE10250832B4 (de) * 2002-10-31 2010-02-11 Infineon Technologies Ag MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors
KR100464321B1 (ko) 2002-11-20 2004-12-31 삼성전자주식회사 실리콘 광소자 및 이를 적용한 화상 입출력장치
JP4035034B2 (ja) 2002-11-29 2008-01-16 株式会社ルネサステクノロジ 半導体装置およびその製造方法
CN100508210C (zh) 2002-12-19 2009-07-01 西利康尼克斯股份有限公司 具有注入漏极漂移区和厚底部氧化物的沟槽金属-绝缘体-半导体器件及其制造方法
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6903918B1 (en) 2004-04-20 2005-06-07 Texas Instruments Incorporated Shielded planar capacitor
US20060068532A1 (en) 2004-09-28 2006-03-30 Sharp Laboratories Of America, Inc. Dual-gate thin-film transistor
JP4845357B2 (ja) 2004-08-26 2011-12-28 ラピスセミコンダクタ株式会社 半導体装置とその製造方法
US7498188B2 (en) 2004-09-02 2009-03-03 Aptina Imaging Corporation Contacts for CMOS imagers and method of formation
US7651897B2 (en) 2004-12-07 2010-01-26 National Semiconductor Corporation Integrated circuit with metal heat flow path coupled to transistor and method for manufacturing such circuit
US7250347B2 (en) 2005-01-28 2007-07-31 International Business Machines Corporation Double-gate FETs (Field Effect Transistors)
KR100663360B1 (ko) 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US20060255434A1 (en) 2005-05-12 2006-11-16 Yinon Degani Shielding noisy conductors in integrated passive devices
US7576404B2 (en) * 2005-12-16 2009-08-18 Icemos Technology Ltd. Backlit photodiode and method of manufacturing a backlit photodiode
US8072006B1 (en) 2005-12-21 2011-12-06 American Semiconductor, Inc. Double-gated sensor cell
US7525151B2 (en) 2006-01-05 2009-04-28 International Rectifier Corporation Vertical DMOS device in integrated circuit
US7560755B2 (en) 2006-06-09 2009-07-14 Dsm Solutions, Inc. Self aligned gate JFET structure and method
US7427803B2 (en) 2006-09-22 2008-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Electromagnetic shielding using through-silicon vias
US7534678B2 (en) * 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
US7638836B2 (en) 2007-05-15 2009-12-29 Schiltron Corporation Nonvolatile memory with backplate
US8384199B2 (en) 2007-06-25 2013-02-26 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
JP5226260B2 (ja) * 2007-08-23 2013-07-03 セイコーインスツル株式会社 半導体装置
US7948064B2 (en) 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US7936052B2 (en) 2008-09-30 2011-05-03 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7875948B2 (en) * 2008-10-21 2011-01-25 Jaroslav Hynecek Backside illuminated image sensor
JP5321022B2 (ja) * 2008-12-04 2013-10-23 ソニー株式会社 半導体装置の製造方法および半導体装置
US8361875B2 (en) * 2009-03-12 2013-01-29 International Business Machines Corporation Deep trench capacitor on backside of a semiconductor substrate
US20100314149A1 (en) 2009-06-10 2010-12-16 Medtronic, Inc. Hermetically-sealed electrical circuit apparatus
TWI395034B (zh) 2009-06-16 2013-05-01 Au Optronics Corp 薄膜電晶體陣列基板、顯示面板、液晶顯示裝置及其製作方法
KR101818556B1 (ko) * 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
JP5801300B2 (ja) * 2009-07-15 2015-10-28 シランナ・セミコンダクター・ユー・エス・エイ・インコーポレイテッドＳｉｌａｎｎａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｕ．Ｓ．Ａ．， Ｉｎｃ． 背面放熱を伴う絶縁体上半導体
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
FR2953643B1 (fr) 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953641B1 (fr) 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
US8030145B2 (en) 2010-01-08 2011-10-04 International Business Machines Corporation Back-gated fully depleted SOI transistor
US8518758B2 (en) 2010-03-18 2013-08-27 Globalfoundries Inc. ETSOI with reduced extension resistance
US20110254092A1 (en) * 2010-04-14 2011-10-20 Globalfoundries Inc. Etsoi cmos architecture with dual backside stressors
US20110260248A1 (en) * 2010-04-27 2011-10-27 Peter Smeys SOI Wafer and Method of Forming the SOI Wafer with Through the Wafer Contacts and Trench Based Interconnect Structures that Electrically Connect the Through the Wafer Contacts
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8415743B2 (en) 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054313A1 (en) * 2006-08-29 2008-03-06 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US20090121287A1 (en) 2007-11-14 2009-05-14 Kerry Bernstein Dual wired integrated circuit chips
US20120231620A1 (en) * 2009-01-22 2012-09-13 Sony Corporation Semiconductor device and method of manufacturing the same
US20120088339A1 (en) * 2010-10-12 2012-04-12 Io Semiconductor, Inc. Vertical Semiconductor Device with Thinned Substrate
JP2013051419A (ja) 2011-08-30 2013-03-14 Honeywell Internatl Inc 表側および裏側の電気インターコネクトを含む集積回路

Also Published As

Publication number Publication date
TW201442174A (zh) 2014-11-01
TWI603444B (zh) 2017-10-21
EP2979295A4 (en) 2016-11-09
EP2979295A1 (en) 2016-02-03
US9331098B2 (en) 2016-05-03
KR20220031762A (ko) 2022-03-11
KR102370669B1 (ko) 2022-03-03
KR20150136608A (ko) 2015-12-07
CN105340071A (zh) 2016-02-17
WO2014160545A1 (en) 2014-10-02
US8748245B1 (en) 2014-06-10
KR102434318B1 (ko) 2022-08-18
US20140327077A1 (en) 2014-11-06
CN105340071B (zh) 2018-10-19
US20140291860A1 (en) 2014-10-02
EP2979295B1 (en) 2020-09-30
KR20210024262A (ko) 2021-03-04
US9530796B2 (en) 2016-12-27

Similar Documents

Publication Publication Date Title
KR102224623B1 (ko) 절연체 아래에 상호접속부를 갖는 반도체―온―절연체 집적 회로
US9466536B2 (en) Semiconductor-on-insulator integrated circuit with back side gate
US10546936B2 (en) Structure for reduced source and drain contact to gate stack capacitance
US10211167B2 (en) Methods of making integrated circuit assembly with faraday cage and including a conductive ring
US11488872B2 (en) Method for forming semiconductor device structure with isolation feature
US20090001426A1 (en) Integrated Fin-Local Interconnect Structure
CN105336779B (zh) Ldmos器件及其形成方法
EP3245670B1 (en) Integrated circuit assembly with faraday cage
EP3803965A1 (en) Silicon-on-insulator backside contacts
US8637938B2 (en) Semiconductor device with pocket regions and method of manufacturing the same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
A107 Divisional application of patent
GRNT Written decision to grant