JP2009283543A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程を簡略化し、かつ電気的特性のバラツキを抑えられる技術を提供する。
【解決手段】ゲート側壁にスペーサを形成した後に同一のフォトリソグラフィ工程で、低濃度の不純物を高エネルギーで斜めイオン注入し、高濃度の不純物を前記高エネルギーよりも低いエネルギーでイオン注入してソース、ドレイン領域を形成する。ｐチャネル型ＭＯＳＦＥＴＱｐのソース、ドレインを形成する不純物拡散層１１０ｓ、１１０ｄが高濃度不純物領域１１２ｓ、１１２ｄと低濃度不純物領域１１４ｓ、１１４ｄからなり、基板１０の内部で高濃度不純物領域１１２ｓ、１１２ｄが低濃度不純物領域１１４ｓ、１１４ｄに囲まれ、不純物拡散層１１０ｓ、１１０ｄの最深部からソースあるいはドレインの端部までのゲート長方向の最短距離（ｙ１）が、基板表面から前記最深部までの距離（ｘ）よりも長い。
【選択図】図１

Description

本発明は、半導体装置技術に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。

半導体素子の微細化に伴いＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のドレイン領域の電界強度が増大し、寄生バイポーラ効果やホットキャリヤ注入によるゲート酸化膜の帯電現象により耐圧の劣化が生じるようになった。このためゲート長１μｍ以下のＭＯＳＦＥＴでは、ゲート電極の両側の半導体基板に形成されるソースおよびドレイン領域を、浅い接合を有する低濃度不純物領域と、比較的深い接合を有する高濃度不純物領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造が一般的に用いられている。

しかしながら、ＬＤＤ構造では低濃度不純物領域を形成するために、従来のシングルソース、ドレイン構造に比べて、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとで各々１回、計２回のフォトリソグラフィ工程が新たに必要になる。このため、この工程を省くために、スペーサを用いたｎチャネル型およびｐチャネル型ＭＯＳＦＥＴのデバイス構造およびその製造方法が特許第２９８２８９５号（特許文献１）や特開平６−３４２８８４号公報（特許文献２）に開示されている。
特許第２９８２８９５号 特開平６−３４２８８４号公報

しかし、上記特許文献１、２に開示された技術では、ゲート電極の側壁に形成したスペーサを更に加工する必要がある。このため最初のスペーサ形成工程による加工バラツキに、追加工程の加工バラツキが加わるので、その後のイオン注入工程におけるイオンの注入深さがウエハ毎、ロット毎にばらつく。これは素子耐圧の低下やしきい値電圧バラツキの増大を招くので、ＭＯＳＦＥＴを多数のウエハ毎、ロット毎に安定して製造するのが難しかった。

また、現在一般的に用いられているＬＤＤ構造のＭＯＳＦＥＴでは、加工バラツキによりスペーサの幅が狭くなると、ソース、ドレインを形成する不純物拡散層の内、低濃度不純物領域が狭まり高濃度不純物領域がゲート電極端に近づくので、ソース、ドレイン間の耐圧が低下する。

例えば、非絶縁型ＤＣ−ＤＣコンバータではパワーＭＯＳＦＥＴのスイッチング時に、寄生インダクタンスによって出力端子にグランド電圧より数Ｖ低いサージ電圧が生じる。したがって、パワーＭＯＳＦＥＴを駆動するドライバＩＣの出力段にあるＭＯＳＦＥＴのソース、ドレイン間には、定常のオフ状態に比べて数Ｖ高いサージ電圧が掛かる。このため、ＬＤＤ構造のＭＯＳＦＥＴを電源システム用のドライバＩＣに用いる場合、耐圧不足とならぬよう余裕を持たせてスペーサ幅を広くする必要があり、ＭＯＳＦＥＴのオン抵抗の増加をもたらしていた。

本発明の目的は、十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程を簡略化し、かつ電気的特性のバラツキを抑えられる技術を提供することにある。

また、本発明のもう一つの目的は、ゲート電極の側壁に形成するスペーサの幅がバラツキで狭くなっても耐圧の劣化の少ないデバイス構造を提供するものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴを同一チップ内に集積する半導体装置の少なくともどちらか一方の導電型ＭＯＳＦＥＴにおいて、ゲート電極の側壁にスペーサを形成した後に、同一のフォトリソグラフィ工程で低濃度の不純物を高エネルギーで斜めにイオン注入し、高濃度の不純物を前記高エネルギーよりも低いエネルギーでイオン注入してソースおよびドレイン領域を形成する工程を有するものである。

これにより、本発明の半導体装置では以下に示すデバイス構造の特徴を有する。１）ｐチャネル型ＭＯＳＦＥＴのソースおよびドレインを形成する第１の不純物拡散層が高濃度不純物領域と低濃度不純物領域からなり、半導体基板の内部で前記高濃度不純物領域が低濃度不純物領域に囲まれ、前記第１の不純物拡散層の最深部からソースあるいはドレインの端部までのゲート長方向の最短距離が、半導体基板の表面から前記最深部までの距離よりも長い。或いは、２）ｎチャネル型ＭＯＳＦＥＴのソースおよびドレインを形成する第２の不純物拡散層が高濃度不純物領域と低濃度不純物領域からなり、半導体基板の内部で前記高濃度不純物領域が低濃度不純物領域に囲まれ、前記第２の不純物拡散層のうち、半導体基板の表面から深い所に形成された低濃度不純物領域が、ゲート酸化膜の直下にある低濃度不純物領域に比べて、ゲート長方向のゲート中央側に向って突き出る。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程を簡略化し、かつ電気的特性のバラツキを抑えられるので、半導体装置の製造コストを低減できる。

また、本発明によれば加工バラツキによりスペーサの幅が狭くなっても、ソース、ドレインを形成する不純物拡散層の低濃度不純物領域が狭まることが無いので、高濃度不純物領域がゲート電極端に近づいても、ドレイン・ソース間の耐圧低下はＬＤＤ構造に比べて少ない。このため、スペーサ幅を狭くできるので、ＭＯＳＦＥＴのオン抵抗を下げられる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。

（実施の形態１）
図１は本実施の形態における半導体装置を模式的に示す要部断面図である。図１に示すように、本実施の形態における半導体装置は、例えばｐ型単結晶シリコンからなる半導体基板（以下、単に「基板」という）１０上に例えばシリコン酸化膜（窒素が含まれても良い）からなるゲート酸化膜１２２、２２２を介して形成されたゲート電極１２０、２２０と、その両側下の基板１０に形成されたソースおよびドレインとを、それぞれ有するｐチャネル型ＭＯＳＦＥＴＱｐ（第１導電型ＭＯＳＦＥＴ）とｎチャネル型ＭＯＳＦＥＴＱｎ（第２導電型ＭＯＳＦＥＴ）とを備えている。また、ゲート電極１２０、２２０の側壁には例えばシリコン酸化膜から構成されるスペーサ１３０、２３０が形成されている。

基板１０の主面（素子形成面）には、ｐチャネル型ＭＯＳＦＥＴＱｐが形成される領域Ａ１００、ｎチャネル型ＭＯＳＦＥＴＱｎが形成される領域Ａ２００および素子分離するためのフィールド酸化膜２０が形成される領域Ａ２０が設けられている。すなわち、この基板１０内にｎ型ウエル３０、ｐ型ウエル３２およびフィールド酸化膜２０が形成され、ｎ型ウエル３０およびｐ型ウエル３２にはｐチャネル型ＭＯＳＦＥＴＱｐおよびｎチャネル型ＭＯＳＦＥＴＱｎが各々形成されている。また、基板１０の主面には、ウエル給電電極が形成される領域Ａ１１０、Ａ２１０が設けられている。

ｐチャネル型ＭＯＳＦＥＴ（Ｑｐ）では、ソース電極（ｓ）、ドレイン電極（ｄ）となる不純物拡散層１１０ｓ、１１０ｄ（第１不純物拡散層）が高濃度不純物領域１１２ｓ、１１２ｄ（第１不純物領域）と低濃度不純物領域１１４ｓ、１１４ｄ（第２不純物領域）からなり、ｎ型ウエル３０内において高濃度不純物領域１１２ｓ、１１２ｄは低濃度不純物領域１１４ｓ、１１４ｄに囲われている。具体的には、基板１０の表面から浅く形成された高濃度不純物領域１１２ｓ、１１２ｄが、その表面から深く形成された低濃度不純物領域１１４ｓ、１１４ｄに囲まれている。また、ｎ型ウエル３０の電位を固定するためのウエル給電電極となる不純物拡散層１４０も同様に、高濃度不純物領域１４２と低濃度不純物領域１４４からなり、ｎ型ウエル３０内において高濃度不純物領域１４２は低濃度不純物領域１４４に囲まれている。

一方、ｎチャネル型ＭＯＳＦＥＴＱｎでは、ソース電極（ｓ）、ドレイン電極（ｄ）となる不純物拡散層２１０ｓ、２１０ｄ（第２不純物拡散層）が高濃度不純物領域２１２ｓ、２１２ｄ（第３不純物領域）と低濃度不純物領域２１４ｓ、２１４ｄ（第４不純物領域）からなり、ｐ型ウエル３２内において高濃度不純物領域２１２ｓ、２１２ｄは低濃度不純物領域２１４ｓ、２１４ｄに囲われている。具体的には、基板１０の表面から浅く形成された高濃度不純物領域２１２ｓ、２１２ｄが、その表面から深く形成された低濃度不純物領域２１４ｓ、２１４ｄに囲まれている。また、ｐ型ウエル３２の電位を固定するためのウエル給電電極となる不純物拡散層２４０も同様に、高濃度不純物領域２４２と低濃度不純物領域２４４からなり、ｐ型ウエル３２内において高濃度不純物領域２４２は低濃度不純物領域２４４に囲まれている。

本実施の形態における半導体装置を製造するために、ゲート側壁にスペーサ１３０、２３０を形成した後、低濃度の不純物領域１１４ｓ、１１４ｄおよび２４４と、高濃度の不純物領域１１２ｓ、１１２ｄおよび２４２を同一のフォトリソグラフィ工程で形成し、同様に低濃度の不純物領域２１４ｓ、２１４ｄおよび１４４と、高濃度の不純物領域２１２ｓ、２１２ｄおよび１４２を別の同一フォトリソグラフィ工程で形成している。

以下に、本実施の形態における半導体装置の製造方法について図面を用いて説明する。図２〜図５は本実施の形態における製造工程中の半導体装置を模式的に示す要部断面図である。

まず、図２に示すように、基板１０上にフィールド酸化膜２０を形成して素子分離を行った後に、フォトリソグラフィ技術および不純物導入技術を用いて、ｎ型ウエル３０とｐ型ウエル３２を形成する。そして、ＭＯＳＦＥＴのしきい値電圧調整用に低濃度のｐ型不純物を全面にイオン打ち込みしてｎ型ウエル３０の表面にｐ⁻拡散層１２４を形成する。このため、ｐ型ウエル３２の表面ではｐ型不純物の濃度が増加する。次に、ゲート酸化膜１２２、２２２を熱酸化により基板１０表面に形成した後、例えば、多結晶シリコン膜と金属シリサイド膜を堆積し、フォトリソグラフィ工程およびエッチング工程によりｐチャネル型ＭＯＳＦＥＴのゲート電極１２０とｎチャネル型ＭＯＳＦＥＴのゲート電極２２０を同時に形成する。ここで、微細化に対応して、ｐチャネル型ＭＯＳＦＥＴＱｐおよびｎチャネル型ＭＯＳＦＥＴＱｎのゲート長は１μｍ以下となるようにゲート電極１２０、２２０が形成される。

次いで、図３に示すように、基板１０の表面にシリコン酸化膜を堆積した後、異方性エッチングを行い、ゲート電極１２０、２２０の側壁にシリコン酸化膜からなる幅５０ｎｍ〜３００ｎｍのスペーサ１３０、２３０を同時に形成する。

次に、図４に示すようにｎ型ウエル３０の給電用の領域Ａ１１０上と、給電用の領域Ａ２１０を除いたｐ型ウエル３２上にイオン注入工程時にマスク層となるフォトレジスト４０を形成する。そして、例えばホウ素（Ｂ）のようなｐ型不純物を５×１０^１２／ｃｍ^２〜５×１０^１３／ｃｍ^２程度の低いドーズ量、３０ｋｅＶ〜６０ｋｅＶのエネルギー、入射角度４５°でイオン注入する（図中の符号１１３で示す）。続いて、フッ化ホウ素（ＢＦ_２）を１×１０^１５／ｃｍ^２〜５×１０^１６／ｃｍ^２程度の高いドーズ量、および４０ｋｅＶ〜７０ｋｅＶのエネルギー（Ｂイオン注入に換算すると約９ｋｅＶ〜１５ｋｅＶの低エネルギー）、入射角度０°あるいは４５°でイオン注入する（図中の符号１１１で示す）。

前者のイオン注入では不純物イオンがスペーサ１３０を突き抜けて、低濃度不純物領域１１４ｓ、１１４ｄ、２４４が深く形成される。後者のイオン注入では不純物イオンはスペーサ１３０を突き抜けず、高濃度不純物領域１１２ｓ、１１２ｄ、２４２は低濃度不純物領域１１４ｓ、１１４ｄ、２４４よりも浅く形成される。

次に、図５に示すように、給電用の領域Ａ１１０を除いたｎ型ウエル３０上と、ｐ型ウエル３２の給電用の領域Ａ２１０上にイオン注入工程時にマスク層となるフォトレジスト４２を形成する。そして、例えば燐（Ｐ）のようなｎ型不純物を５×１０^１２／ｃｍ^２〜５×１０^１３／ｃｍ^２程度の低いドーズ量、および１７０ｋｅＶ〜２００ｋｅＶのエネルギー、入射角度４５°乃至６０°でイオン注入する（図中の符号２１３で示す）。続いて、砒素（Ａｓ）を１×１０^１５／ｃｍ^２〜５×１０^１５／ｃｍ^２程度の高いドーズ量、および４０ｋｅＶ〜７０ｋｅＶのエネルギー、入射角度０°でイオン注入する（図中の符号２１１で示す）。

前者のイオン注入では不純物イオンがスペーサ２３０を突き抜けて、低濃度不純物領域２１４ｓ、２１４ｄ、１４４が深く形成され、後者のイオン注入では不純物イオンはスペーサ２３０を突き抜けず、高濃度不純物領域２１２ｓ、２１２ｄ、１４２は低濃度不純物領域２１４ｓ、２１４ｄ、１４４よりも浅く形成される。

その後、フォトレジスト４２を除去し、熱処理により注入された不純物イオンを活性化すると、図１に示したようにｎ型ウエル３０にはｐチャネル型ＭＯＳＦＥＴＱｐが、ｐ型ウエル３２にはｎチャネル型ＭＯＳＦＥＴＱｎが形成される。

図４および図５を用いて説明した工程では、低濃度不純物のイオン注入時には、高濃度不純物のイオン注入時に比べ高いエネルギー、入射角度４５°で図面の左右、前後の４方向から斜めにイオン注入することとなる。この方法により、本実施の形態における半導体装置では、以下に述べるデバイス構造の特徴を有する。

すなわち、１）低濃度不純物領域１１４ｓ、１１４ｄ、２１４ｓ、２１４ｄは高濃度不純物領域１１２ｓ、１１２ｄ、２１２ｓ、２１２ｄよりも深く形成されるので、基板１０の内部で高濃度不純物領域１１２ｓ、１１２ｄ、２１２ｓ、２１２ｄが低濃度不純物領域１１４ｓ、１１４ｄ、２１４ｓ、２１４ｄに囲まれる。

そして、２）ｐチャネル型ＭＯＳＦＥＴＱｐのソースおよびドレインを形成する不純物拡散層１１０ｓ、１１０ｄの最深部からソースあるいはドレインの端部までのゲート長方向の最短距離が、基板１０表面から前記最深部までの距離よりも長くなる（図１において、ｘ＜ｙ１）。言い換えると、ｐチャネル型ＭＯＳＦＥＴＱｐのゲート電極１２０に最も近い不純物拡散層１１０ｓの最深部からゲート長方向におけるゲート電極１２０下の不純物拡散層１１０ｓの端部までの最短距離（ｙ１）が、基板１０の表面から不純物拡散層１１０ｓの最深部までの距離（ｘ）よりも長いものとなっている。

更に、３）ｐチャネル型ＭＯＳＦＥＴＱｐのソースおよびドレインを形成する不純物拡散層１１０ｓの形状が最も変化する箇所が、ゲート下方またはゲート端の近傍（０．１μｍ以下）に存在している。

また、ｎチャネル型ＭＯＳＦＥＴＱｎでは、しきい値電圧調整用のｐ型不純物がｐ型ウエル３２の表面にイオン注入されるため（図２の説明参照）、ゲート酸化膜２２２直下のｐ型不純物の濃度が高く、ゲート端近傍でｎ型の低濃度不純物領域の形成が抑えられる。その結果、４）ｎチャネル型ＭＯＳＦＥＴＱｎのソースおよびドレインを形成する不純物拡散層２１０ｓ、２１０ｄのうち、基板１０表面から深い所に形成された低濃度不純物領域２１４ｓ、２１４ｄが、ゲート酸化膜２２２の直下にあるソースあるいはドレインを形成する低濃度不純物領域２１４ｓ、２１４ｄに比べて、ゲート長方向のゲート中央側に向って突き出る（図１において、ｙ２＞０）。言い換えると、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極２２０下において、基板１０の表面から深い所の低濃度不純物領域２１４ｓ、２１４ｄが、その表面から浅い所の低濃度不純物領域２１４ｓ、２１４ｄに比べて、ゲート長方向に突き出ている。

ここで本発明の効果を説明するために、本発明者らが検討したＬＤＤ構造のＭＯＳＦＥＴの製造方法を図６〜図１２を用いて説明する。図６〜図１２は製造工程中の本発明者らが検討した半導体装置を模式的に示す要部断面図である。図中の基板１０の主面には、ｐチャネル型ＭＯＳＦＥＴＱｐ’が形成される領域Ａ８００、ｎチャネル型ＭＯＳＦＥＴＱｎ’が形成される領域Ａ９００、ウエル給電電極が形成される領域Ａ８１０、Ａ９１０および素子分離するためのフィールド酸化膜２０が形成される領域Ａ２０が設けられている。

図６は図２と同じ構造であり、基板１０上にフィールド酸化膜２０、ｎ型ウエル３０、ｐ型ウエル３２、およびｎ型ウエル３０の表面にｐ⁻拡散層１２４を形成する。そして、ゲート酸化膜８２２、９２２を熱酸化により基板１０表面に形成した後、多結晶シリコン膜と金属シリサイド膜を堆積し、フォトリソグラフィ工程およびエッチング工程によりｐチャネル型ＭＯＳＦＥＴのゲート電極８２０とｎチャネル型ＭＯＳＦＥＴのゲート電極９２０を同時に形成する。

次いで、図７に示すようにｎ型ウエル３０の給電領域Ａ８１０上と、ｐ型ウエル３２上にイオン注入工程時にマスク層となるフォトレジスト４４を形成する。そして、例えばフッ化ホウ素（ＢＦ_２）のようなｐ型不純物をｎ型ウエル３０内に、５×１０^１２／ｃｍ^２〜５×１０^１３／ｃｍ^２程度の低いドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギーでイオン注入し（図中の符号８１３で示す）、ｐ型の低濃度不純物領域８１４ｓ、８１４ｄを形成する。

次に、図８に示すようにｎ型ウエル３０上と、ｐ型ウエル３２の給電領域Ａ９１０上にイオン注入工程時にマスク層となるフォトレジスト４６を形成する。そして、例えば燐（Ｐ）のようなｎ型不純物をｐ型ウエル３２内に、１×１０^１２／ｃｍ^２〜１×１０^１３／ｃｍ^２程度の低いドーズ量、６０ｋｅＶ〜１００ｋｅＶのエネルギーでイオン注入し（図中の符号９１３で示す）、ｎ型の低濃度不純物領域９１４ｓ、９１４ｄを形成する。

次いで、図９に示すように基板１０の表面にシリコン酸化膜を堆積した後、異方性エッチングを行い、ゲート電極８２０、９２０の側壁にシリコン酸化膜からなる幅５０ｎｍ〜３００ｎｍのスペーサ８３０、９３０を同時に形成する。この工程は図３を用いて説明した工程と同じである。

次に、図１０に示すようにｎ型ウエル３０の給電領域上と、給電領域を除いたｐ型ウエル３２上にイオン注入工程時にマスク層となるフォトレジスト４０を形成する。そして、例えばフッ化ホウ素（ＢＦ_２）のようなｐ型不純物を、１×１０^１５／ｃｍ^２〜５×１０^１６／ｃｍ^２程度の高いドーズ量、４０ｋｅＶ〜７０ｋｅＶのエネルギー（Ｂイオン注入に換算すると約９ｋｅＶ〜１５ｋｅＶの低エネルギー）でイオン注入し（図中の符号８１１で示す）、ｐ型の高濃度不純物領域８１２ｓ、８１２ｄおよび９４０を形成する。

次に、図１１に示すように給電用の領域Ａ８１０を除いたｎ型ウエル３０上と、ｐ型ウエル３２の給電用の領域Ａ９１０上にイオン注入工程時にマスク層となるフォトレジスト４２を形成する。そして、例えば砒素（Ａｓ）のようなｎ型不純物を１×１０^１５／ｃｍ^２〜５×１０^１５／ｃｍ^２程度の高いドーズ量、４０ｋｅＶ〜７０ｋｅＶのエネルギーでイオン注入し（図中の符号９１１で示す）、ｎ型の高濃度不純物領域９１２ｓ、９１２ｄおよび８４０を形成する。

その後、フォトレジスト４２を除去し、熱処理により注入された不純物イオンを活性化すると、ｎ型ウエル３０にはＬＤＤ構造のｐチャネル型ＭＯＳＦＥＴＱｐ’が、ｐ型ウエル３２にはＬＤＤ構造のｎチャネル型ＭＯＳＦＥＴＱｎ’が形成される（図１２参照）。

本発明者らが検討したｐチャネル型ＭＯＳＦＥＴＱｐ’およびｎチャネル型ＭＯＳＦＥＴＱｎ’を備えた半導体装置に対して、本発明のｐチャネル型ＭＯＳＦＥＴＱｐおよびｎチャネル型ＭＯＳＦＥＴＱｎを備えた半導体装置によれば、製造工程に必要なフォトリソグラフィ工程を減らすことができる。また、ソース、ドレインを形成する不純物拡散層１１０ｓ、１１０ｄ、２１０ｓ、２１０ｄにおいて、高濃度不純物領域１１２ｓ、１１２ｄ、２１２ｓ、２１２ｄの周囲に低濃度不純物領域１１４ｓ、１１４ｄ、２１４ｓ、２１４ｄを形成できるので、加工バラツキによりスペーサ１３０、２３０の幅が狭くなっても、ソース、ドレインを形成する不純物拡散層１１０ｓ、１１０ｄ、２１０ｓ、２１０ｄの低濃度不純物領域１１４ｓ、１１４ｄ、２１４ｓ、２１４ｄが狭まることは無い。このため、高濃度不純物領域１１２ｓ、１１２ｄ、２１２ｓ、２１２ｄがゲート電極１２０、２２０端に近づいても、ドレイン・ソース間の耐圧低下はＬＤＤ構造に比べて少ない。

また、ゲート電極１２０、２２０の側壁に形成するスペーサ１３０、２３０の加工も１回で済むので、前記特許文献１、２に開示されたようなスペーサを用いた半導体装置に比べて加工バラツキによる電気的特性のバラツキを抑えられる。

また、実施の形態１の変形例として、図１３に示すように、ｎチャネル型ＭＯＳＦＥＴとして、ＬＤＤ構造のｎチャネル型ＭＯＳＦＥＴＱｎ’を用い、ｐチャネル型ＭＯＳＦＥＴとして、本実施の形態におけるｐチャネル型ＭＯＳＦＥＴＱｐを用いた半導体装置とすることも可能である。この場合は、製造工程順において図２を用いて説明した工程と図３を用いて説明した工程の間に、低濃度不純物領域９１４ｓ、９１４ｄを形成するためのフォトリソグラフィとイオン注入の工程が入る。同様に、ｐチャネル型ＭＯＳＦＥＴとして、ＬＤＤ構造のｐチャネル型ＭＯＳＦＥＴＱｐ’を用い、ｎチャネル型ＭＯＳＦＥＴとして、本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎを用いた半導体装置とすることも可能である。

（実施の形態２）
図１４および図１５を用いて本実施の形態における半導体装置を説明する。前記実施の形態１と異なる点は、ｐチャネル型ＭＯＳＦＥＴＱｐ、ｎチャネル型ＭＯＳＦＥＴＱｎに加えて、基板１０上にゲート酸化膜３２２、４２２を介して形成されたゲート電極３２０、４２０と、その両側下の基板１０に形成されたソースおよびドレインとを有する耐圧２０Ｖ以上の高耐圧ＭＯＳＦＥＴＱｐｈ、Ｑｎｈを備えていることである。

図１４は本実施の形態におけるｐチャネル型ＭＯＳＦＥＴを備えた半導体装置を模式的に示す要部断面図であり、ｐチャネル型ＭＯＳＦＥＴＱｐと高耐圧ｐチャネル型ＭＯＳＦＥＴＱｐｈが示されている。両ＭＯＳＦＥＴは共に深いｎ型拡散層５０内に形成され、深いｐ型拡散層６０を介して互いに分離されている。

図１４において、符号３２０は高耐圧ｐチャネル型ＭＯＳＦＥＴのゲート電極、符号３２２はゲート酸化膜、符号３３０はゲート電極の側壁に形成された絶縁物からなるスペーサ、符号５０は深いｎ型拡散層、符号３４は高耐圧を得るためのドリフト領域を形成するｐ型ウエルである。そして、ゲート電極３２０、ゲート酸化膜３２２およびスペーサ３３０は、各々ゲート電極１２０、ゲート酸化膜１２２およびスペーサ１３０と同時に形成される。

また、高耐圧ｐチャネル型ＭＯＳＦＥＴＱｐｈのソース電極（ｓ）、ドレイン電極（ｄ）およびウエル給電電極に各々なる不純物拡散層３１０ｓ、３１０ｄおよび３４０は、高濃度不純物領域３１２ｓ、３１２ｄおよび３４２と、低濃度不純物領域３１４ｓ、３１４ｄおよび３４４からなる。そして、高濃度不純物領域３１２ｓ、３１２ｄおよび３４２は、高濃度不純物領域１１２ｓ、１１２ｄおよび１４２と同時に形成され、低濃度不純物領域３１４ｓ、３１４ｄおよび３４４は、低濃度不純物領域１１４ｓ、１１４ｄおよび１４４と同時に形成される。

高耐圧ｐチャネル型ＭＯＳＦＥＴＱｐｈのソースを構成する不純物拡散層３１０ｓが、ｐチャネル型ＭＯＳＦＥＴＱｐのソースおよびドレインを構成する不純物拡散層１１０ｓ、１１０ｄと同時に形成されており、ゲート電極３２０側の不純物拡散層３１０ｓの最深部からゲート長方向に延びるゲート電極３２０側の不純物拡散層３１０ｓの端部までの最短距離（ｙ１）が、基板１０の表面から不純物拡散層３１０ｓの最深部までの距離（ｘ）よりも長いものとなっている。このため、十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程が簡略化され、かつ電気的特性のバラツキを抑えられるので、半導体装置の製造コストを低減できる。

図１５は本実施の形態におけるｎチャネル型ＭＯＳＦＥＴを備えた半導体装置を模式的に示す要部断面図であり、ｎチャネル型ＭＯＳＦＥＴＱｎと高耐圧ｎチャネル型ＭＯＳＦＥＴＱｎｈが示されている。両ＭＯＳＦＥＴは共に深いｎ型拡散層５０内に形成され、深いｐ型拡散層６０を介して互いに分離されている。

図１５において、符号４２０は高耐圧ｎチャネル型ＭＯＳＦＥＴのゲート電極、符号４２２はゲート酸化膜、符号４３０はゲート電極の側壁に形成された絶縁物からなるスペーサ、符号５０は深いｎ型拡散層、符号３６はｐ型ウエル、符号３８はｎ型ウエルである。そして、ゲート電極４２０はゲート電極２２０、ｐチャネル型ＭＯＳＦＥＴＱｐのゲート電極１２０と同時に形成され、ゲート酸化膜４２２はゲート酸化膜２２２、ｐチャネル型ＭＯＳＦＥＴＱｐのゲート酸化膜１２２と同時に形成され、スペーサ４３０はスペーサ２３０、ｐチャネル型ＭＯＳＦＥＴＱｐのスペーサ１３０と同時に形成される。

また、高耐圧ｎチャネル型ＭＯＳＦＥＴＱｎｈのソース電極（ｓ）、ドレイン電極（ｄ）およびウエル給電電極に各々なる不純物拡散層４１０ｓ、４１０ｄおよび４４０は、高濃度不純物領域４１２ｓ、４１２ｄおよび４４２と、低濃度不純物領域４１４ｓ、４１４ｄおよび４４４からなる。そして、高濃度不純物領域４１２ｓ、４１２ｄおよび４４２は、高濃度不純物領域２１２ｓ、２１２ｄおよび２４２と同時に形成され、低濃度不純物領域４１４ｓ、４１４ｄおよび４４４は、低濃度不純物領域２１４ｓ、２１４ｄおよび２４４と同時に形成される。

高耐圧ｎチャネル型ＭＯＳＦＥＴＱｎｈのソースを構成する不純物拡散層４１０ｓが、ｎチャネル型ＭＯＳＦＥＴＱｎのソースおよびドレインを構成する不純物拡散層２１０ｓ、２１０ｄと同時に形成されており、ゲート電極４２０下において、基板１０の表面から深い所の不純物拡散層４１０ｓが、その表面から浅い所の不純物拡散層４１０ｓに比べて、ゲート長方向に突き出ている（ｙ２＞０）ものとなっている。このため、十分な耐圧を保ちながらＭＯＳＦＥＴの製造工程が簡略化され、かつ電気的特性のバラツキを抑えられるので、半導体装置の製造コストを低減できる。

（実施の形態３）
図１６を用いて本実施の形態における半導体装置を説明する。図１６は前記実施の形態におけるＭＯＳＦＥＴを適用したドライバＩＣを用いたスイッチング電源装置の等価回路の一例を示す回路図である。本実施の形態ではスイッチング電源装置として、非絶縁型ＤＣ−ＤＣコンバータを例にとり説明する。

図１６において、前記実施の形態のＭＯＳＦＥＴを含むドライバＩＣ５２０を用いた非絶縁型ＤＣ−ＤＣコンバータ６００は、パルス幅変調（Pulse Width Modulation：ＰＷＭ）制御を行う制御回路５１０（電源制御ＩＣ）、ドライバＩＣ５２０、スイッチング回路５３０、入力コンデンサ６２０、ブートストラップコンデンサ６３０、チョークコイル６４０、および出力コンデンサ６４２から成り、負荷回路であるプロセッサ（ＭＰＵ）６５０に安定な定電圧を供給する。スイッチング回路５３０は２つの半導体スイッチング素子、すなわち制御用のハイサイドパワーＭＯＳＦＥＴ５３２と同期用のローサイドパワーＭＯＳＦＥＴ５３４とから成る。

ハイサイドパワーＭＯＳＦＥＴ５３２は、ハイサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ６００の出力（ＭＰＵ６５０の入力）に電力を供給するチョークコイル６４０にエネルギーを蓄えるためのスイッチ機能を有する。

ローサイドパワーＭＯＳＦＥＴ５３４は、ローサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ６００の整流用トランジスタであって、制御回路５１０の出力信号に従って、ターンオフ動作に同期してトランジスタの抵抗を低くして整流を行う機能を有する。

制御回路５１０、ドライバＩＣ５２０、ハイサイドパワーＭＯＳＦＥＴ５３２、およびローサイドパワーＭＯＳＦＥＴ５３４はいずれも半導体チップである。ドライバＩＣ５２０、ハイサイドパワーＭＯＳＦＥＴ５３２、およびローサイドパワーＭＯＳＦＥＴ５３４は互いに電気的に接続されて１つのパッケージに収められ、マルチチップモジュール５００を形成している。

ハイサイドパワーＭＯＳＦＥＴ５３２のドレインが接続されるＶＩＮ端子には入力電源（ＶＤＤ）６１０の直流電圧（例えば１２Ｖ）が供給され、ローサイドパワーＭＯＳＦＥＴ５３４のソースが接続されるＰＧＮＤ端子にはグランド（ＧＮＤ）電圧（例えば０Ｖ）が供給されている。また、ＶＣＣ端子には直流電圧（例えば５Ｖ、電源は図示せず）が供給され、ドライバＩＣ５２０の電源電圧となっている。そして、ＣＧＮＤ端子にはグランド（ＧＮＤ）電圧（例えば０Ｖ）が供給され、ドライバＩＣ５２０の論理回路のグランドとなっている。図１６において、Ｌ１からＬ４は配線の寄生インダクタンス、Ｒ１、Ｒ２は配線の寄生抵抗である。

制御回路５１０は、パワーＭＯＳＦＥＴ５３２や５３４がオン状態になる期間（オン時間）を制御する信号（ＰＷＭ信号）を発生する。そして、制御回路５１０が出力する制御信号にしたがってドライバＩＣ５２０がパワーＭＯＳＦＥＴのゲートＧＨ、ＧＬをそれぞれ駆動する。

ドライバＩＣ５２０は、ハイサイドパワーＭＯＳＦＥＴのゲートＧＨを駆動するｐチャネル型ＭＯＳＦＥＴ５２１とｎチャネル型ＭＯＳＦＥＴ５２２、ローサイドパワーＭＯＳＦＥＴのゲートを駆動するｐチャネル型ＭＯＳＦＥＴ５２３とｎチャネル型ＭＯＳＦＥＴ５２４、レベル変換回路５２５、および論理回路５２６から成る。

そして、例えば図１に示したｐチャネル型ＭＯＳＦＥＴＱｐは、ｐチャネル型ＭＯＳＦＥＴ５２１、５２３および論理回路５２６内のｐチャネル型ＭＯＳＦＥＴ（図示せず）に使われ、例えば図１で示したｎチャネル型ＭＯＳＦＥＴＱｎは、ｎチャネル型ＭＯＳＦＥＴ５２２、５２４および論理回路５２６内のｎチャネル型ＭＯＳＦＥＴ（図示せず）に使われている。また、図１４および図１５で示した高耐圧ｐチャネル型ＭＯＳＦＥＴＱｐｈおよび高耐圧ｎチャネル型ＭＯＳＦＥＴＱｎｈは、レベル変換回路５２５内の高耐圧ｐチャネル型ＭＯＳＦＥＴおよび高耐圧ｎチャネル型ＭＯＳＦＥＴ（共に図示せず）に使われている。

ここで、ＰＷＭ制御を用いた降圧型の非絶縁型ＤＣ−ＤＣコンバータの動作を簡単に述べる。負荷回路のＭＰＵ６５０は一定電流Ｉｏｕｔを消費しているとする。

ＰＷＭ信号によりＧＨの電圧がハイレベルになると、ハイサイドパワーＭＯＳＦＥＴ５３２がオン状態になり（ターンオン）、入力側の入力電源６１０から電流がＶＩＮ端子を介してチョークコイル６４０に流れ込み、ＭＰＵ６５０に電流を供給する。この時、ローサイドパワーＭＯＳＦＥＴ５３４はオフ状態にある。

ターンオンが起きると、負荷の電流Ｉｏｕｔが２５Ａの場合、寄生インダクタンスＬ２、Ｌ４に流れていた２５Ａの電流が急激に０Ａまで減るので、ＬＸ端子およびＧＨ端子の電圧は２〜３Ｖあるいはそれ以上、ＶＤＤの電圧１２Ｖよりも跳ね上がった後、寄生のＬ、Ｃ、Ｒにより共振して振動する。これに伴ってＢＯＯＴ端子の電圧も１７Ｖ（＝１２Ｖ＋５Ｖ）より２〜３Ｖあるいはそれ以上跳ね上がった後、寄生のＬ、Ｃ、Ｒによる共振で振動する。そして、ＧＨ端子とＢＯＯＴ端子における電圧共振のタイミングのズレにより、オフ状態にあるハイサイドパワーＭＯＳＦＥＴのゲートを駆動するｎチャネル型ＭＯＳＦＥＴ５２２のドレイン・ソース間にはＶＣＣの電圧５Ｖよりも数Ｖ高いサージ電圧が掛かることになる。

ゲートＧＨの電圧がローレベルになるとハイサイドパワーＭＯＳＦＥＴ５３２がオフ状態になるが（ターンオフ）、チョークコイル６４０および出力コンデンサ６４２に蓄積されたエネルギーにより電流が流れ続け、ローサイドパワーＭＯＳＦＥＴ５３４の内蔵ダイオード（図示せず）を介してＧＮＤ端子側からＬＸ端子側へ還流電流が流れる。

ターンオフが起きると、負荷の電流Ｉｏｕｔが２５Ａの場合、寄生インダクタンスＬ２、Ｌ４に流れる電流が０Ａから２５Ａへ急激に増えるので、ＰＧＮＤ端子およびＧＬ端子の電圧は２〜３Ｖあるいはそれ以上、ＰＧＮＤの電圧０Ｖよりもドロップした後、寄生のＬ、Ｃ、Ｒによる共振で振動する。このため、オフ状態にあるｐチャネル型ＭＯＳＦＥＴ５２３のドレイン・ソース間にはＶＣＣの電圧５Ｖよりも数Ｖ高いサージ電圧が掛かることになる。

次に、ハイサイドおよびローサイドパワーＭＯＳＦＥＴ５３２、５３４が共にオフ状態にあるデッドタイム期間を経て、ローサイドパワーＭＯＳＦＥＴ５３４がオンする。そして、還流電流はローサイドパワーＭＯＳＦＥＴ５３４内を流れ続ける。

ＰＷＭ信号によりＧＨの電圧が再びハイレベルになる直前に、ハイサイドおよびローサイドパワーＭＯＳＦＥＴ５３２、５３４が共にオフ状態となるデッドタイム期間を一旦経て、ハイサイドパワーＭＯＳＦＥＴ５３２が再びオンする（ターンオン）。

負荷電流Ｉｏｕｔが一定であれば、ＭＰＵ６５０に現れる出力電圧Ｖｏｕｔは、ハイサイドパワーＭＯＳＦＥＴ５３２がオン状態にある期間とスイッチング周期の比に入力電圧ＶＤＤを掛けた値となる。

本発明者らの検討では、スペーサ幅以外をティピカル条件にして、スペーサ幅を２０％減らした際の耐圧低下の割合を比較すると、ＬＤＤ構造ＭＯＳＦＥＴでの低下の割合は、本発明ＭＯＳＦＥＴの低下の割合に比べて２〜３倍大きくなった。特にｐチャネル型ＭＯＳＦＥＴでは低下が大きく、本発明ＭＯＳＦＥＴの耐圧が１１．０Ｖから１０．５Ｖへ５％減ったのに対して、ＬＤＤ構造ＭＯＳＦＥＴでは１１．１Ｖから９．４Ｖへ１５％減少した。

これは、加工バラツキによりスペーサの幅が狭くなっても、本発明によればソース、ドレインを形成する不純物拡散層の低濃度不純物領域が狭まることが無いので、高濃度不純物領域がゲート電極端に近づいても、ドレイン・ソース間の耐圧低下がＬＤＤ構造に比べて少ないためである。

そして、このような特長は、低濃度不純物領域が斜めイオン注入により高濃度不純物領域よりも深く形成されることにより、ゲート酸化膜直下の不純物がｐ型に反転しているｐチャネル型ＭＯＳＦＥＴでは、ソースおよびドレインを形成する不純物拡散層の最深部からソースあるいはドレインの端部までのゲート長方向の最短距離が、半導体基板表面から前記最深部までの距離よりも長くなる構造となることにより得られ、ゲート酸化膜直下のｐ型不純物の濃度が高く、ゲート端近傍でｎ型の低濃度不純物領域の形成が抑えられるｎチャネル型ＭＯＳＦＥＴでは、ソースおよびドレインを形成する不純物拡散層のうち、半導体基板表面から深い所に形成された低濃度不純物領域が、ゲート酸化膜の直下にあるソースあるいはドレインを形成する低濃度不純物領域に比べて、ゲート長方向のゲート中央側に向って突き出る構造となることにより得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、図１、図１３、図１４および図１５において、ソース、ドレインを形成する不純物拡散層の表面はシリサイド化されてないが、これらをシリサイド化する場合でも本発明の有効性は変わらない。

また、図１、図１３、図１４および図１５においてフィールド酸化膜２０がＬＯＣＯＳ（Local Oxidation of Silicon）の場合を示したが、ＳＴＩ（Shallow Trench Isolation）でもよいことは言うまでもない。

また、図１６において、制御回路５１０とドライバＩＣ５２０が各々別の半導体チップから成る場合もあれば、両者を１チップにまとめて電源制御ＩＣとする場合もある。

更に、図１６においてスイッチング電源が非絶縁型ＤＣ−ＤＣコンバータの場合を説明したが、絶縁型ＤＣ−ＤＣコンバータやＡＣ−ＤＣコンバータの場合であっても、スイッチング素子を駆動するドライバＩＣに本発明の半導体装置を適用できる。

本発明は、半導体装置、特に、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴを同一チップ内に集積する半導体装置に適用して有効であり、さらに半導体装置の製造業に広く適用することができる。例えば、高耐圧素子からなる駆動回路とそれを制御する低耐圧素子からなる論理回路を同一チップに形成したパワーＩＣなどに適用できる。

本発明の一実施の形態における半導体装置を模式的に示す要部断面図である。 本発明の一実施の形態における製造工程中の半導体装置を模式的に示す要部断面図である。 図２に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。 本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。 図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。 本実施の形態の変形例を示す半導体装置を模式的に示す要部断面図である。 本発明の他の実施の形態における半導体装置を模式的に示す要部断面図である。 本発明の他の実施の形態における半導体装置を模式的に示す要部断面図である。 本発明の他の実施の形態における半導体装置の等価回路図である。

符号の説明

１０ 基板
２０ フィールド酸化膜
３０、３２、３４、３６、３８ ウエル
４０、４２、４４、４６ フォトレジスト
５０ 深いｎ型拡散層
６０ 深いｐ型拡散層
１１０ｓ、１１０ｄ 不純物拡散層
１１２ｓ、１１２ｄ 高濃度不純物領域
１１４ｓ、１１４ｄ 低濃度不純物領域
１２０ ゲート電極
１２２ ゲート酸化膜
１２４ ｐ⁻拡散層
１３０ スペーサ
１４０ 不純物拡散層
１４２ 高濃度不純物領域
１４４ 低濃度不純物領域
２１０ｓ、２１０ｄ 不純物拡散層
２１２ｓ、２１２ｄ 高濃度不純物領域
２１４ｓ、２１４ｄ 低濃度不純物領域
２２０ ゲート電極
２２２ ゲート酸化膜
２３０ スペーサ
２４０ 不純物拡散層
２４２ 高濃度不純物領域
２４４ 低濃度不純物領域
３１０ｓ、３１０ｄ 不純物拡散層
３１２ｓ、３１２ｄ 高濃度不純物領域
３１４ｓ、３１４ｄ 低濃度不純物領域
３２０ ゲート電極
３２２ ゲート酸化膜
３３０ スペーサ
３４０ 不純物拡散層
３４２ 高濃度不純物領域
３４４ 低濃度不純物領域
４１０ｓ、４１０ｄ 不純物拡散層
４１２ｓ、４１２ｄ 高濃度不純物領域
４１４ｓ、４１４ｄ 低濃度不純物領域
４２０ ゲート電極
４２２ ゲート酸化膜
４３０ スペーサ
４４０ 不純物拡散層
４４２ 高濃度不純物領域
４４４ 低濃度不純物領域
５００ マルチチップモジュール
５１０ 制御回路
５２０ ドライバＩＣ
５２１ ハイサイドパワーＭＯＳＦＥＴのゲートを駆動するｐチャネル型ＭＯＳＦＥＴ
５２２ ハイサイドパワーＭＯＳＦＥＴのゲートを駆動するｎチャネル型ＭＯＳＦＥＴ
５２３ ローサイドパワーＭＯＳＦＥＴのゲートを駆動するｐチャネル型ＭＯＳＦＥＴ
５２４ ローサイドパワーＭＯＳＦＥＴのゲートを駆動するｎチャネル型ＭＯＳＦＥＴ
５２５ レベル変換回路
５２６ 論理回路
５３０ スイッチング回路
５３２ ハイサイドパワーＭＯＳＦＥＴ
５３４ ローサイドパワーＭＯＳＦＥＴ
６００ 非絶縁型ＤＣ−ＤＣコンバータ
６１０ 入力電源（ＶＤＤ）
６２０ 入力コンデンサ（Ｃｉｎ）
６３０ ブートストラップコンデンサ
６４０ チョークコイル（Ｌ）
６４２ 出力コンデンサ（Ｃｏｕｔ）
６５０ プロセッサ（ＭＰＵ）
８１２ｓ、８１２ｄ 高濃度不純物領域
８１４ｓ、８１４ｄ 低濃度不純物領域
８２０ ゲート電極
８２２ ゲート酸化膜
８３０ スペーサ
８４０ 高濃度不純物領域
９１２ｓ、９１２ｄ 高濃度不純物領域
９１４ｓ、９１４ｄ 低濃度不純物領域
９２０ ゲート電極
９２２ ゲート酸化膜
９３０ スペーサ
９４０ 高濃度不純物領域
Ａ２０、Ａ１００、Ａ１１０、Ａ２００、Ａ２１０、Ａ３００ 領域
Ａ８００、Ａ８１０、Ａ９００、Ａ９１０ 領域
Ｑｎ、Ｑｎ’ ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ、Ｑｐ’ ｐチャネル型ＭＯＳＦＥＴ
Ｑｎｈ 高耐圧ｎチャネル型ＭＯＳＦＥＴ
Ｑｐｈ 高耐圧ｐチャネル型ＭＯＳＦＥＴ

Claims (15)

1. 半導体基板上にゲート酸化膜を介して形成されたゲート電極と、その両側下の前記半導体基板に形成されたソースおよびドレインとを、それぞれ有する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとを備えた半導体装置であって、
   前記第１導電型ＭＯＳＦＥＴのソースおよびドレインを構成する第１不純物拡散層が、第１不純物領域と前記第１不純物領域より不純物濃度が低い第２不純物領域とを有し、
   前記半導体基板の表面から浅く形成された前記第１不純物領域が、その表面から深く形成された前記第２不純物領域に囲まれており、
   前記第１導電型ＭＯＳＦＥＴのゲート電極に最も近い前記第１不純物拡散層の最深部からゲート長方向における前記第１導電型ＭＯＳＦＥＴのゲート電極下の前記第１不純物拡散層の端部までの最短距離が、前記半導体基板の表面から前記第１不純物拡散層の最深部までの距離よりも長いことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１導電型ＭＯＳＦＥＴがｐチャネル型ＭＯＳＦＥＴであることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第２導電型ＭＯＳＦＥＴがＬＤＤ構造のｎチャネル型ＭＯＳＦＥＴであることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   さらに、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、その両側下の前記半導体基板に形成されたソースおよびドレインとを有する耐圧２０Ｖ以上の高耐圧ＭＯＳＦＥＴを備えていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記高耐圧ＭＯＳＦＥＴのソースを構成する不純物拡散層が、前記第１不純物拡散層と同時に形成されており、
   前記高耐圧ＭＯＳＦＥＴのゲート電極側の前記不純物拡散層の最深部からゲート長方向に延びる前記高耐圧ＭＯＳＦＥＴのゲート電極側の前記不純物拡散層の端部までの最短距離が、前記半導体基板の表面から前記不純物拡散層の最深部までの距離よりも長いことを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１導電型ＭＯＳＦＥＴおよび前記第２導電型ＭＯＳＦＥＴのゲート長が１μｍ以下であることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   半導体スイッチング素子をオン、オフ駆動して直流電源を開閉し、安定化直流電源を作って外部の負荷へ供給するスイッチング電源装置を構成し、前記半導体スイッチング素子をオン、オフ駆動する信号を出力するドライバＩＣが、前記第１導電型ＭＯＳＦＥＴおよび前記第２導電型ＭＯＳＦＥＴを含むことを特徴とする半導体装置。
8. 半導体基板上にゲート酸化膜を介して形成されたゲート電極と、その両側下の前記半導体基板に形成されたソースおよびドレインとを、それぞれ有する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとを備えた半導体装置であって、
   前記第２導電型ＭＯＳＦＥＴのソースおよびドレインを構成する第２不純物拡散層が、第３不純物領域と前記第３不純物領域より不純物濃度が低い第４不純物領域とを有し、
   前記半導体基板の表面から浅く形成された前記第３不純物領域が、その表面から深く形成された前記第４不純物領域に囲まれており、
   前記第２導電型ＭＯＳＦＥＴのゲート電極下において、前記半導体基板の表面から深い所の前記第４不純物領域が、その表面から浅い所の前記第４不純物領域に比べて、ゲート長方向に突き出ていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第２導電型ＭＯＳＦＥＴがｎチャネル型ＭＯＳＦＥＴであることを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    前記第１導電型ＭＯＳＦＥＴがＬＤＤ構造のｐチャネル型ＭＯＳＦＥＴであることを特徴とする半導体装置。
11. 請求項８記載の半導体装置において、
    さらに、前記半導体基板上にゲート酸化膜を介して形成されたゲート電極と、その両側下の前記半導体基板に形成されたソースおよびドレインとを有する耐圧２０Ｖ以上の高耐圧ＭＯＳＦＥＴを備えていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記高耐圧ＭＯＳＦＥＴのソースを構成する不純物拡散層が、前記第２不純物拡散層と同時に形成されており、
    前記高耐圧ＭＯＳＦＥＴのゲート電極下において、前記半導体基板の表面から深い所の前記不純物拡散層が、その表面から浅い所の前記不純物拡散層に比べて、ゲート長方向に突き出ていることを特徴とする半導体装置。
13. 請求項８記載の半導体装置において、
    前記第１導電型ＭＯＳＦＥＴおよび前記第２導電型ＭＯＳＦＥＴのゲート長が１μｍ以下であることを特徴とする半導体装置。
14. 請求項８記載の半導体装置において、
    半導体スイッチング素子をオン、オフ駆動して直流電源を開閉し、安定化直流電源を作って外部の負荷へ供給するスイッチング電源装置を構成し、前記半導体スイッチング素子をオン、オフ駆動する信号を出力するドライバＩＣが、前記第１導電型ＭＯＳＦＥＴおよび前記第２導電型ＭＯＳＦＥＴを含むことを特徴とする半導体装置。
15. 半導体基板上にゲート酸化膜を介して形成されたゲート電極と、その両側下の前記半導体基板に形成されたソースおよびドレインとを、それぞれ有する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
    前記第１導電型ＭＯＳＦＥＴまたは前記第２導電型ＭＯＳＦＥＴの少なくとも何れか一方のゲート電極の側壁にスペーサを形成した後に、第１濃度の不純物を第１エネルギーで斜めイオン注入し、前記第１濃度より高い第２濃度の不純物を前記第１エネルギーよりも低い第２エネルギーでイオン注入してソースおよびドレインを形成する工程を有することを特徴とする半導体装置の製造方法。

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