JP2011151120A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置を提供する。
【解決手段】第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体基板の表面に、電界効果トランジスタを形成するプロセスは、一般に以下のごとく行われている。例えば、ゲート電極を形成する前に半導体基板に対して不純物を注入し、電界効果トランジスタのウェル領域を形成する。ウェル領域内には、閾値電圧（Ｖｔ）を調整するためのインプラ領域をさらに形成する。次に、ゲート電極を形成した後に、不純物を注入し、低ドープ領域（Lightly Doped Drain,LDD）、ソース領域およびドレイン領域を形成する（例えば、特許文献１参照）。
それぞれの領域の製造工程では、一般に各工程毎に写真蝕刻が行われ、不純物の拡散および活性化を行う熱処理工程も各工程毎に実施している。このような製造工程では、製造工程の回数を減らすことができず、さらに、ゲート電極の直下のウェル領域における不純物濃度分布を充分に制御できなかった。このため、電界効果トランジスタが形成された半導体装置の製造コストが増加し、電界効果トランジスタの短チャネル効果を抑制することができないという問題があった。
特開２００４−２２８５９２号公報
本発明の目的は、製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置およびその製造方法を提供することにある。
本発明の一態様によれば、第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、半導体層の上側に、制御電極と、前記制御電極の側壁に隣接する側壁保護膜と、を形成する工程と、前記制御電極および前記側壁保護膜を含む開口を有するマスクパターンを形成する工程と、第１の不純物元素を前記半導体層に注入し、前記制御電極の下側を含む前記半導体層内に前記第１の不純物元素を含むウェル領域を形成する工程と、第２の不純物元素を前記ウェル領域に注入し、前記ウェル領域内に前記第２の不純物元素を含む、閾値電圧を調整するためのインプラ領域を形成する工程と、第３の不純物元素を前記ウェル領域の表面に注入し、前記側壁保護膜の下の前記ウェル領域の表面に前記第３の不純物を含む第１の低ドープ領域および前記第３の不純物を含む第２の低ドープ領域を形成する工程と、第４の不純物元素を前記ウェル領域の表面に注入し、前記制御電極及び前記側壁保護膜の外側の前記ウェル領域の表面に前記第４の不純物を含むソース領域および前記第４の不純物を含むドレイン領域を選択的に形成する工程と、を備え、前記ソース領域の最も曲率が高い部分もしくは前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向における不純物元素の濃度分布プロファイルのピークが前記基準からプラスマイナス０．１５ミクロンの範囲に存在するように前記第１および前記第２の不純物元素を注入することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置およびその製造方法が実現する。
本実施の形態に係る半導体装置の要部断面模式図である。 本実施の形態に係る半導体装置を説明する図であり、（ａ）は、図１に含まれる電界効果トランジスタ２０ｎの要部拡大図であり、（ｂ）は、（ａ）のライン７３におけるウェル領域２４の深さ方向の不純物濃度分布プロファイルを示す図である。 本実施の形態に係る半導体装置の製造過程における要部断面模式図であり、（ａ）は、素子分離層、ゲート酸化膜、ゲート電極および側壁保護膜の製造過程における要部断面図であり、（ｂ）は、レジストパターンの製造過程における要部断面図であり、（ｃ）は、Ｐ型のウェル領域の製造過程における要部断面図である。 本実施の形態に係る半導体装置の製造過程における要部断面模式図であり、（ａ）は、閾値電圧を調整するためのインプラ領域の製造過程における要部断面図であり、（ｂ）は、低ドープ領域の製造過程における要部断面図であり、（ｃ）は、ソース領域およびドレイン領域の製造過程における要部断面図である。 本実施の形態に係る半導体装置の製造過程における要部断面模式図であり、（ａ）は、レジストパターンの製造過程における要部断面図であり、（ｂ）は、Ｎ型のウェル領域の製造過程における要部断面図であり、（ｃ）は、閾値電圧を調整するためのインプラ領域の製造過程における要部断面図である。 本実施の形態に係る半導体装置の製造過程における要部断面模式図であり、（ａ）は、低ドープ領域の製造過程における要部断面図であり、（ｂ）は、ソース領域およびドレイン領域の製造過程における要部断面図であり、（ｃ）は、層間絶縁膜、ソース電極、ドレイン電極、ゲート配線および保護膜の製造過程における要部断面図である。 シミュレーション計算に係る半導体装置の製造方法の工程フローを説明する図であり、（ａ）は、比較例に係る半導体装置の製造方法の工程フローを説明する図であり、（ｂ）は、本実施の形態に係る半導体装置の製造方法の工程フローを説明する図である。 半導体装置の不純物濃度の分布を説明する図であり、（ａ）は、比較例に係る半導体装置の不純物濃度の分布を説明する図であり、（ｂ）は、本実施の形態に係る半導体装置の不純物濃度の分布を説明する図である。 ゲート電極の直下の深さ方向における不純物濃度プロファイルおよび電界効果トランジスタがオフ時のリーク電流特性を説明する図であり、（ａ）は、ゲート電極の直下の深さ方向における不純物濃度プロファイルを説明する図であり、（ｂ）は、電界効果トランジスタがオフ時のリーク電流特性を説明する図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本実施の形態に係る半導体装置の要部断面模式図である。
本実施の形態に係る半導体装置１は、半導体層１０が素子分離層１１によって、Ｎチャネル型の電界効果トランジスタ２０ｎが形成する領域２０と、Ｐチャネル型の電界効果トランジスタ３０ｐが形成する領域３０とに分離されている。半導体装置１は、電界効果トランジスタ２０ｎと電界効果トランジスタ３０ｐとを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を備える。
まず、領域２０の構成について説明する。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。
領域２０には、半導体層１０の上側に、ゲート酸化膜１２を介して、制御電極であるゲート電極２１が形成されている。ゲート電極２１の側壁には、酸化膜２２を介して側壁保護膜２３が形成されている。また、半導体層１０内には、Ｐ型のウェル領域２４が形成されている。Ｐ型のウェル領域２４の上側は、ウェル領域２４よりも不純物濃度が低い、Ｐ型のインプラ領域２５になっている。ウェル領域２４内に設けられたインプラ領域２５は、電界効果トランジスタの閾値電圧（Ｖｔ）を調整するための不純物含有領域である。
また、ウェル領域２４の表面には、Ｎ＋型のソース領域２８と、Ｎ＋型のドレイン領域２９とが選択的に形成されている。さらに、ソース領域２８に隣接した低ドープ領域（第１の低ドープ領域）２６と、ドレイン領域２９に隣接した低ドープ領域（第２の低ドープ領域）２７と、がウェル領域２４の表面に選択的に形成されている。これらＮ型の低ドープ領域２６、２７における不純物濃度は、ソース領域２８及びドレイン領域２９における不純物濃度よりも低くなっている。
また、領域３０には、半導体層１０の上側に、ゲート酸化膜１２を介して、制御電極としてのゲート電極３１が形成されている。ゲート電極３１は、ソース領域２８とドレイン領域２９との間の電流経路を制御する。ゲート電極３１の側壁には、酸化膜３２を介して側壁保護膜３３が形成されている。また、半導体層１０内には、Ｎ型のウェル領域３４が形成されている。ウェル領域３４の上側は、ウェル領域３４よりも不純物濃度が低い、Ｎ型のインプラ領域３５になっている。ウェル領域３４内に設けられたインプラ領域３５は、電界効果トランジスタの閾値電圧（Ｖｔ）を調整するための不純物含有領域である。
また、ウェル領域３４の表面には、Ｐ＋型のソース領域３８と、Ｐ＋型のドレイン領域３９とが選択的に形成されている。さらに、ソース領域３８に隣接した低ドープ領域（第１の低ドープ領域）３６と、ドレイン領域３９に隣接した低ドープ領域（第２の低ドープ領域）３７と、がウェル領域３４の表面に選択的に形成されている。これらＰ型の低ドープ領域３６、３７における不純物濃度は、ソース領域３８及びドレイン領域３９における不純物濃度よりも低くなっている。
また、図中に示す破線７０は、閾値電圧を調整するためのインプラ領域２５とソース領域２８との境界において、ソース領域２８の最も曲率が高くなる部分Ａと、インプラ領域２５とドレイン領域２９において、ドレイン領域２９の最も曲率が高くなる部分Ｂとを結ぶ線である。ソース領域２８の形状とドレイン領域２９の形状とがゲート電極２１の中心部を中心に対称に構成されている場合、インプラ領域２５の表面からの破線７０の深さは、部分Ａもしくは部分Ｂとほぼ同じ深さになる。
また、図中に示す破線７１は、閾値電圧を調整するためのインプラ領域３５とソース領域３８との境界において、ソース領域３８の最も曲率が高くなる部分Ｃと、インプラ領域３５とドレイン領域３９との境界において、ドレイン領域３９の最も曲率が高くなる部分Ｄとを結ぶ線である。ソース領域３８の形状とドレイン領域３９の形状とがゲート電極３１の中心部を中心に対称に構成されている場合、インプラ領域３５の表面からの破線７１の深さは、部分Ｃもしくは部分Ｄとほぼ同じ深さになる。
なお、部分Ａ、Ｂは、ゲート酸化膜１２とインプラ領域２５との界面から、例えば、０．１μｍ〜０．３μｍの深さに位置している。部分Ｃ、Ｄについても同様に、ゲート酸化膜１２とインプラ領域３５との界面から、例えば、０．１μｍ〜０．３μｍの深さに位置している。
図２は、本実施の形態に係る半導体装置を説明する図であり、（ａ）は、図１に含まれる電界効果トランジスタ２０ｎの要部拡大図であり、（ｂ）は、（ａ）のライン７３におけるウェル領域２４の深さ方向の不純物濃度分布プロファイルを示す図である。
ウェル領域２４の深さ方向におけるＰ型の不純物濃度分布プロファイルは、ソース領域２８の最も曲率が高い部分Ａまたはドレイン領域２９の最も曲率が高い部分Ｂと同じ深さのウェル領域２４の位置を基準した場合、この基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有する。すなわち、基準からゲート電極２１の側に０．１５ミクロン（μｍ）までの範囲、およびこの基準からウェル領域２４の深さ方向の側に０．１５ミクロンまでの範囲に不純物濃度分布のピークが存在する。例えば、不純物濃度分布プロファイルは、破線７０を基準に、この基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有する。
この図２（ａ）には、電界効果トランジスタ２０ｎの拡大図を示したが、電界効果トランジスタ３０ｐのゲート電極３１直下のウェル領域３４の深さ方向の不純物濃度分布プロファイルについても、図２（ｂ）と同様の構成となっている。
すなわち、半導体装置１では、ゲート電極２１の直下の深さ方向の不純物濃度プロファイルにおいて、破線７０、７１の位置を基準とすると、その上側および下側の所定の範囲内に不純物濃度プロファイルのピークが存在している。例えば、ゲート電極２１の直下の深さ方向の不純物濃度プロファイルは、破線７０、７１を基準に、ゲート電極２１の側に０．１５ミクロンまでと、ウェル領域２４の深さ方向の側に０．１５ミクロンまでの範囲に、不純物濃度プロファイルのピークがある。
このような不純物濃度プロファイル有する半導体装置であれば、電界効果トランジスタ２０ｎ、３０ｐのパンチスルーが抑制され、電界効果トランジスタ２０ｎ、３０ｐのオフ時のリーク電流が抑制される。この理由については、半導体装置１の製造工程を説明した後にシミュレーション結果を用いて説明する。
さらに、半導体装置１においては、図１に示すように、層間絶縁膜５０が半導体層１０の表面に形成されている。層間絶縁膜５０は、選択的に開口され、ソース領域２８に導通する第１の主電極としてのソース電極５１、ドレイン領域２９に導通する第２の主電極としてのドレイン電極５２、ゲート電極２１に導通するゲート配線５３が形成されている。また、領域３０のソース領域３８に導通するソース電極５４、ドレイン領域３９に導通するドレイン電極５５、ゲート電極３１に導通するゲート配線５６を形成されている。さらに、層間絶縁膜５０の上側には保護膜６０が形成されている。
次に、半導体装置１の製造方法について説明する。
図３は、本実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、素子分離層、ゲート酸化膜、ゲート電極および側壁保護膜の製造過程における要部断面図であり、（ｂ）は、レジストパターン（マスクパターン）の製造過程における要部断面図であり、（ｃ）は、Ｐ型のウェル領域の製造過程における要部断面図である。
図３（ａ）に示すように、ケイ素（Ｓｉ）を主成分とする半導体層１０内に、例えば、素子分離層１１を形成する。素子分離層１１は、ＳＴＩ（Shallow Trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）等である。ＳＴＩは、例えば、埋め込み法により形成され、ＬＯＣＯＳは、例えば、熱酸化法により形成される。素子分離層１１の主成分は、例えば、酸化ケイ素（ＳｉＯ２）である。素子分離層１１を形成することにより、半導体層１０は、Ｎチャネル型の電界効果トランジスタ２０ｎを形成する領域２０と、Ｐチャネル型の電界効果トランジスタ３０ｐを形成する領域３０とに分離される。
続いて、半導体層１０の上側および素子分離層１１の上側に、ゲート酸化膜１２を形成する。ゲート酸化膜１２は、熱酸化法、低圧ＣＶＤ法等によって形成する。ゲート酸化膜１２の材質としては、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）等が適用される。
続いて、領域２０のゲート酸化膜１２の上側に、柱状のゲート電極２１を選択的に形成する。領域３０のゲート酸化膜１２の上側に、柱状のゲート電極３１を選択的に形成する。ゲート電極２１、３１の材質としては、例えば、ポリシリコン等が適用される。続いて、ゲート電極２１の側壁には、酸化ケイ素（ＳｉＯ２）等の酸化膜２２を介して側壁保護膜２３を形成する。また、ゲート電極３１の側壁には、酸化ケイ素（ＳｉＯ２）等の酸化膜３２を介して側壁保護膜３３を形成する。側壁保護膜２３、３３の材質としては、例えば、窒化ケイ素（Ｓｉ３Ｎ４）等が適用される。
次に、図３（ｂ）に示すように、ゲート電極２１および側壁保護膜２３が形成された半導体層１０の表面を開口するマスクパターンを形成する。例えば、レジスト４０を用いて、写真蝕刻法（フォトリソグラフィ法）により、Ｎチャネル型の電界効果トランジスタを形成する領域２０をレジスト４０の開口部４５によって開口する。また、領域３０におけるゲート酸化膜１２、ゲート電極３１、酸化膜３２および側壁保護膜３３については、レジスト４０により被覆する。そして、レジスト４０から開口させた領域２０の半導体層１０に、電界効果トランジスタ２０ｎを形成するための第１〜第４の不純物を連続して打ち込む。
例えば、図３（ｃ）に示すように、イオン注入法により、第１の不純物としてのホウ素（Ｂ）等の３族元素を、半導体層１０に打ち込む。例えば、イオン注入法により、３族元素をゲート電極２１および側壁保護膜２３を貫通させながら、ゲート電極２１の下側の半導体層１０に打ち込む。これにより、領域２０に、例えば、第１の不純物を含むウェル領域２４が形成される。イオン注入の条件については、加速エネルギーが１００ｋｅＶ以上、ドーズ量が１．０×１０１３／ｃｍ２以上である。イオン注入の入射角度は、半導体層１０の主面に対し垂直である。イオン注入は、少なくとも１回行う。
図４は、本実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、閾値電圧を調整のためのインプラ領域の製造過程における要部断面図であり、（ｂ）は、低ドープ領域の製造過程における要部断面図であり、（ｃ）は、ソース領域およびドレイン領域の製造過程における要部断面図である。
図４（ａ）に示すように、イオン注入法により、第２の不純物としてのホウ素（Ｂ）等の３族元素を、ゲート電極２１および側壁保護膜２３を貫通させながらウェル領域２４内にに打ち込む。これにより、ウェル領域２４の上層に第２の不純物を含むインプラ領域２５が形成される。イオン注入の条件については、加速エネルギーが１０ｋｅＶ以上、ドーズ量が１．０×１０１２／ｃｍ２以上、入射角度が７度である。イオン注入は、少なくとも１回行う。
次に、図４（ｂ）に示すように、イオン注入法により、第３の不純物としてのリン（Ｐ）、砒素（Ａｓ）等の５族元素を、ウェル領域２４に打ち込む。これにより、ゲート電極２１の両側のウェル領域２４の表面に、例えば、第３の不純物を含む低ドープ領域２６、２７が選択的に形成される。イオン注入の条件については、加速エネルギーが２０ｋｅＶ以上、ドーズ量が１．０×１０１３／ｃｍ２以上、入射角度が１５度以上である。この工程でのイオン注入は、例えば、図の左右の方向および前後の方向からイオンをウェル領域２４に注入する４分割回転を実施する。それぞれの方向からのイオン注入は、少なくとも１回行う。
次に、図４（ｃ）に示すように、第４の不純物としてのリン（Ｐ）、砒素（Ａｓ）等の５族元素を、半導体層１０に打ち込む。これにより、ゲート電極２１の両側のウェル領域２４の表面に、例えば、第４の不純物を含むのソース領域２８とドレイン領域２９とが選択的に形成される。イオン注入の条件については、加速エネルギーが５ｋｅＶ以上、ドーズ量が１．０×１０１３／ｃｍ２以上、入射角度が７度である。さらに、上述した４分割回転を実施する。それぞれの方向からのイオン注入は、少なくとも１回行う。
このような製造工程によって、領域２０における半導体層１０の表面には電界効果トランジスタ２０ｎが形成される。この後、レジスト４０を除去する。
図５は、本実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、レジストパターン（マスクパターン）の製造過程における要部断面図であり、（ｂ）は、Ｎ型のウェル領域の製造過程における要部断面図であり、（ｃ）は、閾値電圧を調整するためのインプラ領域の製造過程における要部断面図である。
次に、図５（ａ）に示すように、半導体層１０の上側に、再びマスクパターンを形成する。例えば、レジスト４１を用いて、写真蝕刻法により、Ｐチャネル型の電界効果トランジスタを形成する領域３０を開口部４６により開口する。また、領域２０におけるゲート酸化膜１２、ゲート電極２１、酸化膜２２および側壁保護膜２３については、レジスト４１により被覆する。そして、レジスト４１から開口させた領域３０の半導体層１０に、電界効果トランジスタ３０ｐを形成するための第１〜第４の不純物を連続して打ち込む。
例えば、図５（ｂ）に示すように、イオン注入法により、第１の不純物としてのリン（Ｐ）、砒素（Ａｓ）等の５族元素を、半導体層１０に打ち込む。５族元素は、ゲート電極３１を貫通させながら、半導体層１０に打ち込まれる。これにより、領域３０に、第１の不純物を含むウェル領域３４が形成される。イオン注入の条件については、加速エネルギーが２００ｋｅＶ以上、ドーズ量が１．０×１０１３／ｃｍ２以上である。イオン注入の入射角度は、半導体層１０の主面に対し垂直である。イオン注入は、少なくとも１回行う。
次に、図５（ｃ）に示すように、イオン注入法により、第２の不純物としてのリン（Ｐ）、砒素（Ａｓ）等の５族元素をゲート電極３１を貫通させながら、ウェル領域３４に打ち込む。これにより、ウェル領域３４の上層に、第２の不純物を含むインプラ領域３５が形成される。イオン注入の条件については、加速エネルギーが５０ｋｅＶ以上、ドーズ量が１．０×１０１２／ｃｍ２以上、入射角度が７度である。イオン注入は、少なくとも１回行う。
図６は、本実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、低ドープ領域の製造過程における要部断面図であり、（ｂ）は、ソース領域およびドレイン領域の製造過程における要部断面図であり、（ｃ）は、層間絶縁膜、ソース電極、ドレイン電極、ゲート配線および保護膜の製造過程における要部断面図である。
図６（ａ）に示すように、イオン注入法により、第３の不純物としてのホウ素（Ｂ）等の３族元素を、ウェル領域３４に打ち込む。これにより、ゲート電極３１の両側のウェル領域３４の表面に、第３の不純物を含む低ドープ領域３６、３７が選択的に形成される。イオン注入の条件については、加速エネルギーが１０ｋｅＶ以上、ドーズ量が１．０×１０１３／ｃｍ２以上、入射角度が１５度以上である。この工程でのイオン注入は、例えば、図の左右の方向および前後の方向からイオンをウェル領域３４に注入する４分割回転を実施する。それぞれの方向からのイオン注入は、少なくとも１回行う。
次に、図６（ｂ）に示すように、第４の不純物としてのホウ素（Ｂ）等の３族元素を、ウェル領域３４に打ち込み、ゲート電極３１の両側のウェル領域３４の表面に、第４の不純物を含むソース領域３８とドレイン領域３９とを選択的に形成する。イオン注入の条件については、加速エネルギーが５ｋｅＶ以上、ドーズ量が１．０×１０１５／ｃｍ２以上、入射角度が７度である。さらに、上述した４分割回転を実施する。それぞれの方向からのイオン注入は、少なくとも１回行う。 このような製造工程によって、領域３０における半導体層１０の表面には電界効果トランジスタ３０ｐが形成される。この後、レジスト４１を除去する。
このように、本実施の形態に係る半導体装置の製造方法では、Ｎチャネル型の電界効果トランジスタを形成する半導体層１０の領域２０を、１回のみの写真蝕刻法でレジスト４０から開口する。そして、開口した領域２０において、イオン注入法によりウェル領域２４を形成する工程、インプラ領域２５を形成する工程、低ドープ領域２６、２７を形成する工程、ソース領域２８およびドレイン領域２９を形成する工程を連続して行う。
また、Ｐチャネル型の電界効果トランジスタを形成する半導体層１０の領域３０を、１回のみの写真蝕刻法でレジスト４１から開口する。そして、開口した領域３０において、イオン注入法によりウェル領域３４を形成する工程、インプラ領域３５を形成する工程、低ドープ領域３６、３７を形成する工程、ソース領域３８およびドレイン領域３９を形成する工程を連続して行う。
そして、これらの工程の後に、不純物の活性化を行うために一括してアニール処理を施す。
次に、図６（ｃ）に示すように、層間絶縁膜５０を半導体層１０の表面に形成する。続いて、層間絶縁膜５０を異方性エッチングにより選択的に開口し、領域２０のソース領域２８に導通するソース電極５１、ドレイン領域２９に導通するドレイン電極５２、ゲート電極２１に導通するゲート配線５３、領域３０のソース領域３８に導通するソース電極５４、ドレイン領域３９に導通するドレイン電極５５、ゲート電極３１に導通するゲート配線５６を形成する。さらに、層間絶縁膜５０の上側に保護膜６０を形成して、図１に示す半導体装置１を形成する。
本実施の形態に係る発明の効果について、シミュレーション結果を例に説明する。なお、シミュレーション計算は、一例として、電界効果トランジスタ２０ｎが形成された領域２０について行っている。
図７は、シミュレーション計算に係る半導体装置の製造方法の工程フローを説明する図であり、（ａ）は、比較例に係る半導体装置の製造方法の工程フローを説明する図であり、（ｂ）は、本実施の形態に係る半導体装置の製造方法の工程フローを説明する図である。
図７（ａ）に示すように、比較例に係る半導体装置の製造方法の工程フローは、最初に、半導体層１０内にウェル領域２４をイオン注入により形成し（Ｓ１００）、イオン注入によりインプラ領域２５を形成し（Ｓ１０１）、ＲＴＡ（Rapid Thermal Annealing）によるアニール処理を施す（Ｓ１０２）。続いて、ゲート酸化膜１２を形成し（Ｓ１０３）、ゲート電極２１を形成し（Ｓ１０４）、ＲＴＯ（Rapid Thermal Oxidation）による酸化膜２２を形成する（Ｓ１０５）。すなわち、比較例では、ウェル領域２４およびインプラ領域２５を形成した後に、ゲート電極２１を形成している。
続いて、イオン注入により低ドープ領域２６、２７を形成し（Ｓ１０６）、ゲート電極２１の側壁保護膜２３を形成し（Ｓ１０７）、ＲＴＡによるアニール処理を施す（Ｓ１０８）。さらに、イオン注入によりソース領域２８およびドレイン領域２９を形成し（Ｓ１０９）、ＲＴＡによるアニール処理を施す（Ｓ１１０）。
このプロセスでは、写真蝕刻がウェル領域２４の形成、ゲート電極２１の形成工程（Ｓ１０４）、低ドープ領域２６、２７の形成工程（Ｓ１０６）、ソース領域２８およびドレイン領域２９の形成工程（Ｓ１０９）のそれぞれの工程で実施される場合がある。このためウェル領域２４を形成する工程から、ソース領域２８およびドレイン領域２９を形成する工程までの間に写真蝕刻、熱処理が複数回実施される場合がある。
これに対し、本実施の形態に係る半導体装置の製造方法では、図７（ｂ）に示すように、予め半導体層１０の上側にゲート酸化膜１２を形成し（Ｓ１０）、ゲート電極２１を形成する（Ｓ１１）。ゲート電極２１の形成工程（Ｓ１１）では、写真蝕刻が使用される。続いて、ＲＴＯによる酸化膜２２を形成する（Ｓ１２）。続いて、ゲート電極２１の側壁保護膜２３を形成し（Ｓ１３）、ＲＴＡによるアニール処理を施す（Ｓ１４）。続いて、写真蝕刻法で領域２０を開口し、ウェル領域２４をイオン注入により形成し（Ｓ１５）、イオン注入によりインプラ領域２５を形成し（Ｓ１６）、イオン注入により低ドープ領域２６、２７を形成し（Ｓ１７）、イオン注入によりソース領域２８およびドレイン領域２９を形成する（Ｓ１８）。そして、最後に一括して、ＲＴＡによるアニール処理を施す（Ｓ１９）。
すなわち、本実施の形態では、半導体層１０に対し、写真蝕刻法で領域２０をレジスト４０から開口した後、イオン注入を施して、ウェル領域２４、インプラ領域２５、低ドープ領域２６、２７、ソース領域２８、ドレイン領域２９を連続して形成する。そして、この後に一括で熱処理を施す。例えば、写真蝕刻は、ウェル領域２４を形成する前の１回のみ実施し、熱処理は、ソース領域２８およびドレイン領域２９を形成してからの１回のみ実施する。ウェル領域２４を形成する工程、インプラ領域２５を形成する工程、低ドープ領域２６、２７を形成する工程、ソース領域２８およびドレイン領域２９を形成する工程をイオン注入により連続して処理する。このためウェル領域２４を形成する工程から、ソース領域２８およびドレイン領域２９を形成する工程までの間に写真蝕刻、熱処理は実施されない。
図８は、半導体装置の不純物濃度分布を説明する図であり、（ａ）は、比較例に係る半導体装置の不純物濃度の分布を説明する図であり、（ｂ）は、本実施の形態に係る半導体装置の不純物濃度の分布を説明する図である。図８では、Ｎ型の不純物濃度をプラス値で表し、Ｐ型の不純物濃度をマイナス値で表している。また、図８には、ゲート電極２１の中心からウェル領域２４の下方に引いたライン７２、７３が示されている。
図８（ａ）に示す比較例に係る半導体装置の不純物濃度の分布は、ソース領域２８およびドレイン領域２９に相当する部分の表面側ほど不純物濃度が高くなっている。また、インプラ領域２５からウェル領域２４に向かうほど、不純物濃度が徐々に低くなっている。
図８（ｂ）に示す本実施の形態に係る半導体装置の不純物濃度の分布においても、ソース領域２８およびドレイン領域２９に相当する部分の表面側ほど不純物濃度が高くなり、インプラ領域２５からウェル領域２４に向かうほど、不純物濃度が徐々に低くなっている。但し、ゲート電極２１の直下の不純物濃度は、半導体層１０の下方に向かうほど比較例に係る半導体装置よりも低くなる傾向にある。これは、本実施の形態では、ウェル領域２４、インプラ領域２５を形成する際に、ゲート電極２１を貫通させながらイオン注入を行うので、ゲート電極２１によるマスキング効果が起因していると考えられる。
しかし、このような分布であっても、ライン７３における不純物濃度プロファイルは、ライン７２における不純物濃度プロファイルよりも、ゲート電極２１の直下において、急峻なピークを有する。
図９は、ゲート電極の直下の深さ方向における不純物濃度プロファイルおよび電界効果トランジスタがオフ時のリーク電流特性を説明する図であり、（ａ）は、ゲート電極の直下の深さ方向における不純物濃度プロファイルを説明する図であり、（ｂ）は、電界効果トランジスタがオフ時のリーク電流特性を説明する図である。
図９（ａ）の横軸は、ゲート電極２１の直下からの深さ（μｍ）であり、縦軸は、不純物濃度（／ｃｍ３）である。図９（ｂ）の横軸は、オフ時のソース領域とドレイン領域との間に印加される電圧（Ｖ）であり、縦軸は、オフ時の電流値（Ａ）である。
まず、図９（ａ）から説明する。
図９（ａ）には、比較例に係る図８（ａ）のライン７２における不純物濃度プロファイルと、本実施の形態に係る図８（ｂ）のライン７３における不純物濃度プロファイルとが示されている。不純物濃度プロファイルは、領域２０の半導体層１０に注入された第１の不純物の濃度に、第２の不純物の濃度を重ねた濃度プロファイルである。
ライン７２における不純物濃度プロファイルは、ライン７３における不純物濃度プロファイルに比べ、全体的にブロードになる。この理由は、比較例の製造工程では、ウェル領域２４を形成する工程から、ソース領域２８およびドレイン領域２９を形成する工程までの間に、複数回の写真蝕刻工程や、複数回の熱処理工程を実施するために、不純物が半導体層１０内で本実施の形態に係る製造工程よりも容易に拡散してしまうためである。すなわち、比較例の製造工程では、不純物濃度プロファイルを所望の形状に制御することが困難になる。
これに対して、ライン７３における不純物濃度プロファイルは、ゲート電極２１の直下の深さ０．１μｍ〜０．３μｍの範囲において、特異的に不純物濃度が高くなる部分がある。
また、この部分のピーク位置については、ウェル領域２４を形成する工程から、ソース領域２８およびドレイン領域２９を形成する工程までの間のイオン注入条件を適宜調整することにより、図９の右側にシフトさせたり、左側にシフトさせたりすることができる。換言すれば、イオン注入条件を変えることにより、不純物濃度プロファイルのピークをゲート電極２１側に引き寄せたり、ゲート電極２１から半導体層１０の深さ方向に離したりすることができる。そして、このような不純物濃度プロファイルのピークがゲート電極２１に直下に存在すると、電界効果トランジスタ２０ｎのオフ時のリーク電流特性は、図９（ｂ）のように抑制される。
図９（ｂ）に示すように、本実施の形態に係る半導体装置のリーク電流（ライン７３）は、比較例の半導体装置のリーク電流（ライン７２）に比べ低くなっている。例えば、電圧が０〜８（Ｖ）の範囲では、本実施の形態の半導体装置のリーク電流値は、比較例の半導体装置のリーク電流値に比べ、およそ１／５程度に減少している。
この理由を、再び図２の電界効果トランジスタ２０ｎの拡大図を用いて説明する。
電界効果トランジスタ２０ｎのゲート電極２１の電位を閾値より小さくし、ソース領域２８とドレイン領域２９との間に電圧を印加すると、ソース領域２８の曲率が最も高い場所Ａと、ドレイン領域２９の曲率が最も高い場所Ｂとに電界が集中する。これにより、場所Ａ、Ｂにおける電界強度は、最も高くなる。
ここで、比較例のように、破線７０付近の不純物濃度が薄くなると、電界効果トランジスタ２０ｎのオフ時に、ソース領域およびドレイン領域から伸びる双方の空乏層が接触し易くなる。空乏層が接触すると、オフ時でも電流がソース領域とドレイン領域との間に流れるパンチスルーが起き易くなる。その結果、オフ時のリーク電流が大きくなる。パンチスルーが生じた場合の電流経路は、場所Ａと場所Ｂとを結ぶ破線７０近傍に形成する。
しかし、本実施の形態に係る半導体装置１では、破線７０付近に不純物濃度プロファイルのピークを設けている。例えば、部分Ａもしくは部分Ｂと同じ深さのウェル領域２４の位置を基準した場合、ウェル領域２４の深さ方向における不純物元素の濃度分布プロファイルのピークがこの基準からプラスマイナス０．１５μｍの範囲に存在するように、第１および第２の不純物元素を注入している。これにより、破線７０を基準に、ゲート電極２１の側に０．１５μｍ、半導体層１０の側に０．１５μｍまでの範囲内に不純物濃度プロファイルのピークが存在する。
このような構造であれば、破線７０付近の不純物濃度は希薄にならず、パンチスルー現象が起き難くなる。その結果、電界効果トランジスタ２０ｎのオフ時のリーク電流が抑制され、半導体装置１の消費電力が低減する。また、オフ時のリーク電流が抑制されるので、電界効果トランジスタのチャネル長をより縮小することができる。これにより、半導体装置の設計自由度が向上する。
なお、破線７０からゲート電極２１、３１の側に０．１５μｍを超えて不純物濃度プロファイルのピークを設けると、ゲート酸化膜１２の直下の不純物濃度が高くなり過ぎる。このため、電界効果トランジスタ２０ｎは、反転層を形成し難くなる。また、破線７０からインプラ領域２５の側に０．１５μｍを超えて不純物濃度プロファイルのピークを設けると、破線７０付近の不純物濃度が薄くなり、パンチスルーが起き易くなる。このため、電界効果トランジスタ２０ｎのオフ時のリーク電流が増加してしまう。従って、破線７０を基準に、ゲート電極２１の側に０．１５μｍ、半導体層１０の側に０．１５μｍの範囲内に不純物濃度プロファイルのピークがある構造が好ましい。
また、比較例の製造工程に比べ、本実施の形態に係る製造工程では、領域２０および領域３０に対し、１回のみの写真蝕刻法でそれぞれの領域を開口し、ウェル領域、閾値電圧を調整するためのインプラ領域、低ドープ領域、ソース領域およびドレイン領域をイオン注入によって連続して形成している。その結果、比較例の製造工程に比べ、写真蝕刻工程の回数および熱処理工程の回数が低減し、製造コストをより低減させることができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１ 半導体装置
１０ 半導体層
１１ 素子分離層
１２ ゲート酸化膜
２０ｎ、３０ｐ 電界効果トランジスタ
２１、３１ ゲート電極
２３、３３ 側壁保護膜
２４、３４ ウェル領域
２５、３５ インプラ領域
２６、２７、３６、３７ 低ドープ領域
２８、３８ ソース領域
２９、３９ ドレイン領域
５１、５４ ソース電極
５２、５５ ドレイン電極
５３、５６ ゲート配線
７０、７１ 破線

Claims (4)

  1. 第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、
    前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、
    前記ソース領域に接続された第１の主電極と、
    前記ドレイン領域に接続された第２の主電極と、
    を備え、
    前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、
    前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置。
  2. 半導体層の上側に、制御電極と、前記制御電極の側壁に隣接する側壁保護膜と、を形成する工程と、
    前記制御電極および前記側壁保護膜を含む開口を有するマスクパターンを形成する工程と、
    第１の不純物元素を前記半導体層に注入し、前記制御電極の下側を含む前記半導体層内に前記第１の不純物元素を含むウェル領域を形成する工程と、
    第２の不純物元素を前記ウェル領域に注入し、前記ウェル領域内に前記第２の不純物元素を含む、閾値電圧を調整するためのインプラ領域を形成する工程と、
    第３の不純物元素を前記ウェル領域の表面に注入し、前記側壁保護膜の下の前記ウェル領域の表面に前記第３の不純物を含む第１の低ドープ領域および前記第３の不純物を含む第２の低ドープ領域を形成する工程と、
    第４の不純物元素を前記ウェル領域の表面に注入し、前記制御電極及び前記側壁保護膜の外側の前記ウェル領域の表面に前記第４の不純物を含むソース領域および前記第４の不純物を含むドレイン領域を選択的に形成する工程と、
    を備え、
    前記ソース領域の最も曲率が高い部分もしくは前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向における不純物元素の濃度分布プロファイルのピークが前記基準からプラスマイナス０．１５ミクロンの範囲に存在するように前記第１および前記第２の不純物元素を注入することを特徴とする半導体装置の製造方法。
  3. 前記マスクパターンを形成後に、前記ウェル領域を形成する工程と、前記インプラ領域を形成する工程と、前記第１の低ドープ領域および前記第２の低ドープ領域を選択的に形成する工程と、前記ソース領域および前記ドレイン領域を形成する工程を、イオン注入法により連続して行うことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記ウェル領域を形成する工程および前記インプラ領域を形成する工程では、前記第１および前記第２の不純物元素を前記制御電極を貫通させて前記半導体層に注入することを特徴とする請求項２または３に記載の半導体装置の製造方法。
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