JP2007157913A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法を提供する。
【解決手段】ゲート電極表面に絶縁膜と該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、前記異種膜と前記絶縁膜を異方性エッチングし、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、前記ゲート電極、前記Ｌ型サイドウォールスペーサーをマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程とを含むことを特徴とするＬＤＤ構造を有する構造のＭＯＳ型半導体装置の製造方法。
【選択図】なし

Description

本発明は、酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法に関する。
ＭＯＳ型半導体装置（トランジスタ）は、ゲート電極近傍における高電界中のホットキャリア耐性を向上させるためにＬＤＤ（Lightly Doped Drain）領域を有する構造を利用している。
以下に、ＬＤＤ構造のＭＯＳ型半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、半導体基板１に素子分離層２を形成し、素子（トランジスタ）形成領域にゲート絶縁膜３を形成する。そして、例えば、減圧ＣＶＤ法により多結晶シリコン膜を形成し、通常のフォトリソ技術とエッチング技術により多結晶シリコン膜からなるゲート電極６を形成する。
次に、図３（ｂ）に示すように、素子形成領域以外をレジストパターン１０により被覆し、ＬＤＤ層（低濃度不純物層）の形成領域（低濃度イオン注入エリア）に不純物のイオン注入を行い（矢印）、低濃度不純物層９を形成する。
その後、図３（ｃ）に示すように、レジストパターン１０を除去した後、半導体基板１上に絶縁膜１１を堆積させ、全面エッチバックすることにより、ゲート電極の側壁にサイドウォールスペーサー１２を形成する。
次に、図３（ｄ）に示すように、素子形成領域以外をレジストパターン１０により被覆し、高濃度不純物層８の形成領域（高濃度イオン注入エリア）に不純物のイオン注入を行い（矢印）、高濃度不純物層８を形成する。
その後、レジストパターン１０を除去した後、公知の方法により熱処理を行って不純物を活性化させ、さらに、層間絶縁膜、コンタクトホール、配線パターンを形成して半導体装置を完成させる。
しかしながら、上記の技術によれば、低濃度不純物層９と高濃度不純物層８を形成するために、少なくとも２回のマスク工程が必要である。また、ＣＭＯＳ回路においては、合計４回以上のマスク工程が必要である。
そこで、１回のマスク工程で高濃度不純物層と低濃度不純物層とを効率よく形成することができる半導体装置の製造方法が提案されている（特開平６−１９６４９５号公報：特許文献１）。
その方法は、半導体基板上に形成されたゲート電極の側面から基板の主面に沿って伸びる部分を有するＬ型サイドウォールスペーサーを形成し、該Ｌ型サイドウォールスペーサーをマスクにしてイオン注入を行うことにより、高濃度不純物層と低濃度不純物層を有するＬＤＤ構造のＭＯＳ型半導体装置を形成する。
図２（ａ）〜（ｅ）を用いて、上記のＭＯＳ型半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、半導体基板１に素子分離層２を形成し、半導体基板１の主面上にゲート絶縁膜３を形成した後、ゲート絶縁膜３上にゲート電極６を形成する。その後、ゲート電極６を覆うように、半導体基板１上に酸化膜４（厚さ４０ｎｍ程度）を堆積させる。さらに、酸化膜４上に窒化膜１３（厚さ１００ｎｍ程度）を堆積させる。
次に、図２（ｂ）に示すように、異方性ドライエッチングにより酸化膜４および窒化膜１３をエッチングして、ゲート電極６の側面にのみ酸化膜４および窒化膜１３の一部を残置させる。
次に、図２（ｃ）に示すように、熱リン酸溶液を用いた選択性エッチングにより残置させた窒化膜１３を完全に除去し、Ｌ型サイドウォールスペーサー７を形成する。
このようにして、特別なマスクを使用せずに、酸化膜からなるＬ型サイドウォールスペーサー７をゲート電極６の側壁に形成する。
Ｌ型サイドウォールスペーサー７は、図２（ｃ）に示されるように、ゲート電極６の側面から半導体基板１の主面に沿って外方に伸びている部分を有している。この部分をチャネル方向に沿って計測したサイズは、窒化膜１３の堆積厚さを制御することにより高い精度で調整することができる。
次に、図２（ｄ）に示すように、素子形成領域以外をレジストパターン１０により被覆し、半導体基板１に、例えば注入ドーズ量６×１０15ｃｍ-2程度のヒ素イオンを加速エネルギー８０ＫｅＶで注入して（基板の主面に対して鉛直方向の矢印）、高濃度不純物層８を形成する。
このイオン注入工程で、ヒ素イオンの一部は、Ｌ型サイドウォールスペーサー７のゲート電極６側面から半導体基板１の主面に沿って外方に伸びている部分を透過して、半導体基板１内に注入され、それによって相対的に注入イオン層の薄い部分が形成される。
一方、ヒ素イオンの他の部分は、Ｌ型サイドウォールスペーサー７を透過することなく、直接に半導体基板１内に注入され、それによって相対的に注入イオン層の厚い部分が形成される。
このようにして、Ｌ型サイドウォールスペーサー７の真下における注入イオン層の接合深さは、Ｌ型サイドウォールスペーサー７の外側の接合深さよりも浅くなる。また、Ｌ型サイドウォールスペーサー７の幅は、窒化膜１３の厚さを制御することによって、高い精度で所望の幅に調整することができるので、高濃度不純物層８の端部の位置は、ゲート電極６の端部の真下にまで達するように高い精度で拡散を調整することができる。
さらに、前記のヒ素イオン注入工程に連続して、半導体基板１に、例えば、ドーズ量４×１０13ｃｍ-2程度のリンイオンを加速エネルギー７０ＫｅＶで注入して（基板の主面に対して斜め方向の矢印）、低濃度不純物層９を形成する。この注入は、注入イオンビームと半導体基板１の主面との間の角度が４５度になるように行われる。
このイオン注入工程で、リンイオンの一部は、Ｌ型サイドウォールスペーサー７を透過して、大仰角（＝４５度）で半導体基板１に注入され、低濃度不純物層９の接合深さはＬ型サイドウォールスペーサー７の真下における高濃度不純物層８の接合深さと同等かそれよりも浅く形成される。
次に、図２（ｅ）に示すように、レジストパターン１０を除去した後、公知の方法により熱処理を行って不純物を活性化させ、さらに、層間絶縁膜、コンタクトホール（コンタクト孔）、配線パターン（メタル配線）を形成して半導体装置を完成させる。
特開平６−１９６４９５号公報
上記の従来技術では、酸化膜４と窒化膜１３を堆積させ、これらを異方性ドライエッチングによりエッチングして酸化膜４と窒化膜１３の一部を残し、さらに選択性エッチングにより窒化膜を除去することにより、Ｌ型サイドウォールスペーサーを形成している。これらの工程において、窒化膜１３の表面が酸化し、この酸化膜を除去するために、選択性エッチング（熱リン酸溶液を使用）の前処理としてフッ酸（ＨＦ）処理が必要になる。
しかしながら、このフッ酸処理により酸化膜４にサイドエッチが発生し、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法制御が悪くなる。
したがって、本発明は、酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法を提供することを課題とする。
本発明の発明者は、上記の課題を解決するために鋭意研究を重ねた結果、均一な膜厚で成膜でき、かつＯ2ガスを用いて除去できる、絶縁膜に対して十分なエッチング選択比が得られる異種膜（例えば、アモルファスカーボン膜）を使用することで酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できることを見出し、本発明を完成するに到った。
かくして、本発明によれば、
半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極表面に絶縁膜を形成し、該絶縁膜上に該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、
前記異種膜と前記絶縁膜を異方性エッチングし、その後、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、
次工程で高濃度不純物層と低濃度不純物層を形成するのに必要な開口を有するフォトレジスト膜を形成する工程と、
前記ゲート電極、前記Ｌ型サイドウォールスペーサーおよび前記フォトレジスト膜をマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、
前記フォトレジスト膜を除去し、その後、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程と
を含むことを特徴とするＬＤＤ構造を有する構造のＭＯＳ型半導体装置の製造方法が提供される。
本発明によれば、酸化膜へのサイドエッチを防止でき、Ｌ型サイドウォールスペーサーの半導体基板の主面に沿って外方に伸びている部分の寸法を精度よく制御できるＭＯＳ型半導体装置の製造方法を提供することができる。
本発明は、半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極表面に絶縁膜を形成し、該絶縁膜上に該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、前記異種膜と前記絶縁膜を異方性エッチングし、その後、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、次工程で高濃度不純物層と低濃度不純物層を形成するのに必要な開口を有するフォトレジスト膜を形成する工程と、前記ゲート電極、前記Ｌ型サイドウォールスペーサーおよび前記フォトレジスト膜をマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、前記フォトレジスト膜を除去し、その後、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程とを含むことを特徴とする。
以下、本発明の半導体装置の製造方法について、図１（ａ）〜（ｅ）に基づいて説明するが、これにより本発明が限定されるものではない。
なお、本発明の半導体装置の製造方法は、その製造過程に特徴を有するものであり、半導体装置の各構成要素の材料は特に限定されず、公知の材料により形成することができるる。
まず、図１（ａ）に示すように、素子分離層２が形成された半導体基板１上の素子形成領域にゲート絶縁膜３を形成する。
ゲート絶縁膜３としては、例えば、熱酸化法、ＣＶＤ法またはスパッタ法により形成されたシリコン酸化膜、シリコン窒化膜およびこれらの積層膜が挙げられる。
その膜厚は２〜１０ｎｍ程度が好ましい。
次に、ゲート絶縁膜３上にゲート電極６を形成する。
例えば、減圧ＣＶＤ法により、ゲート絶縁膜３上に膜厚５０〜３００ｎｍ程度の多結晶シリコン膜を形成し、次いで、例えば、通常のフォトリソ技術とエッチング技術を用いて、多結晶シリコン膜からなるゲート電極６を形成する。
次に、ゲート電極６表面に絶縁膜４を形成する。
例えば、半導体基板１とゲート電極６がシリコンからなる場合には、熱酸化法によりシリコン酸化膜を形成し、これを絶縁膜４とすることができる。また、半導体基板１またはゲート電極がシリコン以外の材料からなる場合には、ＣＶＤ法により絶縁膜４を形成することができる。
その膜厚は１０〜１００ｎｍ程度が好ましい。
次に、絶縁膜４上に該絶縁膜に対して十分なエッチング選択比が得られる材料（絶縁膜とは異なる材料）からなる異種膜５を形成する。
異種膜５は、後述する工程において該異種膜５のみを除去するときに、絶縁膜４に対して十分なエッチング選択比が得られ、容易に除去できるものであれば特に限定されない。
異種膜５は、絶縁膜に対してエッチング速度の速い膜であるのが好ましく、ＣＶＤ法により形成された膜であるのが好ましく、炭化水素化合物ＣxＨyガス（式中、ｘは１〜４の整数であり、ｙは２〜１０の整数である）を用いて、プラズマＣＶＤ法により形成された膜であるのがより好ましい。
このような炭化水素化合物ＣxＨyガスとしては、例えば、メタン（ＣＨ4）、エタン（Ｃ2Ｈ6）、プロパン（Ｃ3Ｈ8）、ブタン（Ｃ4Ｈ10）、ペンタン（Ｃ5Ｈ12）、ヘキサン（Ｃ6Ｈ14）、ヘプタン（Ｃ7Ｈ16）、オクタン（Ｃ8Ｈ18）、ノナン（Ｃ9Ｈ20）、デカン（Ｃ10Ｈ22）；エチレン（Ｃ2Ｈ4）、プロピレンおよびシクロプロパン（Ｃ3Ｈ6）、ブテン（Ｃ4Ｈ8）、ペンテン（Ｃ5Ｈ10）、ヘキセン（Ｃ6Ｈ12）、ヘプテン（Ｃ7Ｈ14）、オクテン（Ｃ8Ｈ16）、ノネン（Ｃ9Ｈ18）、デセン（Ｃ10Ｈ20）；アセチレン（Ｃ2Ｈ2）、プロピン（Ｃ3Ｈ4）、ブチン（ブタジエン、Ｃ4Ｈ6）、ペンチン（Ｃ5Ｈ8）、ヘキシン（Ｃ6Ｈ10）、ヘプチン（Ｃ7Ｈ12）、オクチン（Ｃ8Ｈ14）、ノニン（Ｃ9Ｈ16）、デシン（Ｃ10Ｈ18）などが挙げられる。
異種膜５としては、アモルファスカーボン膜、ポジレジスト、ネガレジストなどが挙げられ、それらの中でもアモルファスカーボン膜が特に好ましい。
例えば、以下の条件でプラズマＣＶＤ法により、絶縁膜４上にアモルファスカーボン膜を堆積させ、異種膜５を得る。
成膜設備 ： プラズマＣＶＤ装置
基板温度 ： 常温〜５００℃
膜厚 ： ５０〜２００ｎｍ
ガス１ ： ＣxＨy（ｘ＝１〜４、ｙ＝２〜１０の整数）１〜１０ＳＬＭ
ガス２ ： Ａｒ １〜１０ＳＬＭ
高周波出力 ： ０．５〜７．０Ｗ／ｃｍ2
真空度 ： １〜１０Ｔｏｒｒ
次に、図１（ｂ）および（ｃ）に示すように、異種膜５と絶縁膜４を異方性エッチングし、その後、異種膜５のみを除去して、ゲート電極６の側面にＬ型サイドウォールスペーサー７を形成する。
まず、図１（ｂ）に示すように、例えば、以下の条件で異種膜５と絶縁膜４の異方性エッチングを行う。
エッチング設備 ： マグネトロンＲＩＥ装置
ガス１ ： Ａｒ １００〜３００ｓｃｃｍ
ガス２ ： ＣＨＦ3 １０〜１００ｓｃｃｍ
ガス３ ： ＣＦ4 ２〜１０ｓｃｃｍ
高周波出力 ： １．５〜３．５Ｗ／ｃｍ2
真空度 ： １００〜４００ｍＴｏｒｒ
その後、図１（ｃ）に示すように、例えば、以下の条件で異種膜５のみを除去する。
除去設備 ： プラズマアッシング装置
基板温度 ： １００℃〜３００℃
ガス ： Ｏ2 １〜５ＳＬＭ
高周波出力 ： ５．０〜１０．０Ｗ／ｃｍ2
真空度 ： ０．５〜３Ｔｏｒｒ
異種膜のみの除去は、Ｏ2ガス、Ｏ3ガス、Ｏ2／Ｈ2Ｏ混合ガス、Ｏ2／Ｎ2混合ガスおよびＯ2／ＣＯ2混合ガスから選択されるガスを用いた分解除去であるのが好ましく、Ｏ2ガスを用いた分解除去であるのが特に好ましい。
また、異種膜のみの除去は、プラズマアッシング法またはダウンストリームアッシング法による分解除去であるのが好ましい。
これらにより、本発明の効果が顕著に得られる。
上記の異種膜と絶縁膜の異方性エッチングと、異種膜のみの除去とを同一設備で行なうのが好ましい。これにより、製造方法をより簡略化できる。
次に、次工程で高濃度不純物層と低濃度不純物層を形成するのに必要な開口を有するフォトレジスト膜１０を形成する。
例えば、図１（ｄ）に示すように、所定の素子形成領域に開口を有する、すなわち高濃度不純物層と低濃度不純物層を形成するのに必要な開口を有するフォトレジスト膜１０を形成する。
次に、ゲート電極６、Ｌ型サイドウォールスペーサー７および前記フォトレジスト膜１０をマスクとして、半導体基板１の素子形成領域に不純物イオンを注入して、高濃度不純物層８と低濃度不純物層９を形成する。
例えば、図１（ｄ）に示すように、半導体基板１に、注入ドーズ量６×１０15ｃｍ-2程度のヒ素イオンを加速エネルギー８０ＫｅＶで注入して（基板の主面に対して鉛直方向の矢印）、高濃度不純物層（高濃度ソース／ドレイン拡散層）８を形成する。
このイオン注入工程で、ヒ素イオンの一部は、Ｌ型サイドウォールスペーサー７のゲート電極６側面から半導体基板１の主面に沿って外方に伸びている部分を透過して、半導体基板１内に注入され、それによって相対的に注入イオン層の薄い部分が形成される。
一方、ヒ素イオンの他の部分は、Ｌ型サイドウォールスペーサー７を透過することなく、直接に半導体基板１内に注入され、それによって相対的に注入イオン層の厚い部分が形成される。
このようにして、Ｌ型サイドウォールスペーサー７の真下における注入イオン層の接合深さは、Ｌ型サイドウォールスペーサー７の外側の接合深さよりも浅くなる。
さらに、前記のヒ素イオン注入工程に連続して、半導体基板１に、例えば、ドーズ量４×１０13ｃｍ-2程度のリンイオンを加速エネルギー７０ＫｅＶで注入して（基板の主面に対して斜め方向の矢印）、低濃度不純物層（低濃度ソース／ドレイン拡散層）９を形成する。この注入は、注入イオンビームと半導体基板１の主面との間の角度が２０〜６０度、例えば、４５度になるように行われる。
このイオン注入工程で、リンイオンの一部は、Ｌ型サイドウォールスペーサー７を透過して、大仰角（＝４５度）で半導体基板１に注入され、低濃度不純物層９の接合深さはＬ型サイドウォールスペーサー７の真下における高濃度不純物層８の接合深さと同等かそれよりも浅く形成される。
次に、図１（ｅ）に示すように、公知の方法で、フォトレジスト膜１０を除去し、（９）半導体基板を熱処理する。熱処理により、半導体基板に注入された不純物を活性化させる。
さらに、層間絶縁膜、コンタクトホール、配線パターン（以上、図示せず）を形成して半導体装置を完成させる。
本発明による半導体装置の製造方法の一実施形態を示す概略断面図である。 従来技術による半導体装置の製造方法を示す概略断面図である。 従来技術による半導体装置の製造方法を示す概略断面図である。
符号の説明
１ 半導体基板
２ 素子分離層
３ ゲート絶縁膜
４ 絶縁膜（酸化膜）
５ 異種膜（アモルファスカーボン膜）
６ ゲート電極
７ Ｌ型サイドウォールスペーサー
８ 高濃度不純物層（高濃度ソース／ドレイン拡散層）
９ 低濃度不純物層（低濃度ソース／ドレイン拡散層）
１０ フォトレジスト膜（レジストパターン）
１１ 絶縁膜
１２ サイドウォールスペーサー
１３ 窒化膜

Claims (9)

  1. 半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極表面に絶縁膜を形成し、該絶縁膜上に該絶縁膜に対して十分なエッチング選択比が得られる異種膜を形成する工程と、
    前記異種膜と前記絶縁膜を異方性エッチングし、その後、前記異種膜のみを除去して、前記ゲート電極の側面にＬ型サイドウォールスペーサーを形成する工程と、
    次工程で高濃度不純物層と低濃度不純物層を形成するのに必要な開口を有するフォトレジスト膜を形成する工程と、
    前記ゲート電極、前記Ｌ型サイドウォールスペーサーおよび前記フォトレジスト膜をマスクとして、前記半導体基板の素子形成領域に不純物イオンを注入して、高濃度不純物層と低濃度不純物層を形成する工程と、
    前記フォトレジスト膜を除去し、その後、前記半導体基板を熱処理して、高濃度不純物層と低濃度不純物層を活性化する工程と
    を含むことを特徴とするＬＤＤ構造を有する構造のＭＯＳ型半導体装置の製造方法。
  2. 前記異種膜が、前記絶縁膜に対してエッチング速度の速い膜である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  3. 前記異種膜が、ＣＶＤ法により形成された膜である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  4. 前記異種膜が、炭化水素化合物ＣxＨyガス（式中、ｘは１〜４の整数であり、ｙは２〜１０の整数である）を用いて、プラズマＣＶＤ法により形成された膜である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  5. 前記異種膜が、アモルファスカーボン膜である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  6. 前記異種膜のみの除去が、Ｏ2ガス、Ｏ3ガス、Ｏ2／Ｈ2Ｏ混合ガス、Ｏ2／Ｎ2混合ガスおよびＯ2／ＣＯ2混合ガスから選択されるガスを用いた分解除去である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  7. 前記異種膜のみの除去が、Ｏ2ガスを用いた分解除去である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  8. 前記異種膜のみの除去が、プラズマアッシング法またはダウンストリームアッシング法による分解除去である請求項１に記載のＭＯＳ型半導体装置の製造方法。
  9. 前記異種膜と前記絶縁膜の異方性エッチングと、前記異種膜のみの除去とを同一設備で行なう請求項１に記載のＭＯＳ型半導体装置の製造方法。
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