JP2011023111A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスのプログラムを高速に実行する。
【解決手段】メモリデバイス（１００）は、不揮発性メモリセル（２０１）の少なくとも１つのアレイ（１０２）と、複数のメモリセル（２０１）を同時にプログラムするためのプログラミング電圧を発生させるよう構成された電圧供給コンポーネント（１２２）とを備える。この電圧供給コンポーネント（１２２）はＤＣ−ＤＣ変換器（１２３）を含む。
【選択図】図１

Description

技術分野
この発明は概して、不揮発性メモリデバイスに関し、より詳細には、不揮発性メモリデバイスに関連付けられる動作の改善に関する。

背景技術
フラッシュメモリは、一般的なタイプの不揮発性半導体メモリデバイスである。不揮発性とは、電源を切ったときに記憶されたデータを保持することを意味する。フラッシュメモリは、不揮発性であるので、電池で動く携帯電話、パーソナルデジタルアシスタント（personal digital assistant）（ＰＤＡ）などの電力を意識したアプリケーションにおいて、およびメモリスティックなどの携帯型大容量記憶装置において一般に使用される。

フラッシュメモリデバイスは典型的には、基板上または基板内に形成された複数の個々のコンポーネントを含む。たとえば、フラッシュメモリは、１つ以上の高密度コア領域と、単一の基板上に形成された低密度周辺部とを含み得る。高密度コア領域は典型的には、個々にアドレス指定可能な、実質的に同一の、フローティングゲートタイプのメモリセルのアレイを含む。低密度周辺部は、入力／出力（input/output）（Ｉ／Ｏ）回路と、（選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスに接続して、プログラミング、読出または消去などのセルの指定された作業を行なうためのデコーダなどの）個々のセルを選択的にアドレス指定するための回路と、電圧調整および供給回路とを含み得る。

従来のフラッシュメモリアーキテクチャでは、コア部分内のメモリセルは、各メモリセルがドレイン、ソースおよび積層ゲートを有する回路構成でともに結合される。動作時に、メモリセルは、メモリセルの読出、消去およびプログラミングなどの機能を実行するために、周辺部における回路によってアドレス指定され得る。

典型的に、フラッシュメモリには、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリという２つの別個のタイプがある。一般に、従来のＮＯＲフラッシュメモリはコードレベルのメモリであると考えられているのに対して、ＮＡＮＤフラッシュメモリはデータレベルのメモリであると考えられている。より詳細には、ＮＯＲフラッシュメモリは典型的には、非常に信頼性のある記憶環境をもたらすように、およびデバイスにおける各メモリセルの高速かつランダムな読出をさらに可能にするように構成される。これは、デバイスにおける各セルに個々の接点を与えることによって達成される。ＮＯＲアーキテクチャの信頼性およびランダムアクセスの性質によって、ＮＯＲフラッシュメモリは、携帯電話およびセットトップボックスのオペレーティングシステムなどのコード記憶に特に適したものになる。残念ながら、従来のＮＯＲフラッシュメモリセルの個々にアドレス指定可能な性質は、セルをプログラムおよび消去できる速度を制限する傾向があり、デバイスの大きさの急速な低減を制限する傾向がある。典型的なＮＯＲフラッシュメモリデバイスのプログラム速度は毎秒約０．４メガバイト（ＭＢ／ｓ）であり、消去速度は約０．３ＭＢ／ｓである。

一方、ＮＡＮＤフラッシュメモリは、その中に記憶されたデータへのシリアルまたはページベースのアクセスを可能にするように構成される。これは、メモリセルを互いにリンクし、単にグループまたはページとしてセルにアクセスできるようにすることによって達成される。このアーキテクチャには、デバイスの大きさを減少させることができ、高速な書込時間ももたらすという利点がある。しかしながら、各セルが個々にアドレス指定可能ではないので、ＮＡＮＤデバイスは概して信頼性が低いと考えられ、したがって、コード記憶よりもデータ記憶に適していると考えられている。典型的なＮＡＮＤフラッシュメモリデバイスのプログラム速度は約８ＭＢ／秒であり、消去速度は約６０ＭＢ／秒である。

発明の開示
この発明の一局面は、メモリセルのアレイを含む不揮発性メモリアレイをプログラムするための方法に向けられ、各メモリセルは、基板と、制御ゲートと、電荷蓄積素子と、ソース領域と、ドレイン領域とを含む。この方法は、アレイにおいてプログラムされるべき予め定められた数のビットを含むプログラミングウインドウを受取ることと、予め定められた数のビットのうちどれをメモリアレイにおいてプログラムすべきであるかを判断することとを含む。予め定められた数のビットは、アレイにおける対応するメモリセルに同時にプログラムされる。アレイにおける予め定められた数のビットのプログラミング状態は同時に検証される。

別の局面は、不揮発性メモリセルの少なくとも１つのアレイを含むメモリデバイスに向けられる。電圧供給コンポーネントは、複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成され、電圧供給コンポーネントは高圧ポンプまたはＤＣ−ＤＣ変換器を含み得る。

さらに別の局面は、不揮発性メモリセルの少なくとも１つのアレイを有するコアアレイを含むメモリデバイスに向けられる。少なくとも１つのアレイは、複数のメモリセルのソースまたはドレイン領域に各々が接続された複数のビット線と、ビット線に直交して配置された複数のワード線とを含み得る。各ワード線は複数のメモリセルのゲート領域に接続される。複数のセンス増幅器は、ビット線に接続されたメモリセルについてしきい値電圧を検知するための複数のビット線に動作可能に接続され得る。高圧供給コンポーネントは、複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成されることができ、高圧供給コンポーネントはＤＣ−ＤＣ変換器を含む。制御論理は、少なくとも１つのアレイにおいてプログラムされるべき予め定められた数のビットを含むプログラミングウインドウを受取り、予め定められた数のビットのうちどれをメモリアレイにおいてプログラムすべきであるかを判断するよう構成され得る。制御論理は、予め定められた数のビットに関連付けられるビット線をプリチャージするよう構成され得る。制御論理は、予め定められた数のビットをアレイにおける対応するメモリセルに同時にプログラムするよう構成され得る。制御論理は、アレイにおける予め定められた数のビットのプログラミング状態を同時に検証するよう構成され得る。

上述のように、並列処理および電力管理などのいくつかのプログラミング技術は、ＮＯＲベースのメモリデバイスにおけるプログラム速度および電力性能を実質的に増加させるために行なわれ得る。結果として生じるメモリデバイスは、ＮＯＲベースのデバイスのコード品質性能を示し続ける一方で、従来のＮＡＮＤベースのフラッシュメモリデバイスのものに匹敵するかまたはそれを超えるプログラミングおよびページ読出速度ならびに効率的な電力管理能力をさらに示す。

添付の図面を参照し、図中、同一の参照数字表示を有する要素は全体を通じて同様の要素を表わし得る。

メモリデバイスの例示的な高レベルの実現例を示すブロック図である。 図１に示すコアエリアにおいて実現されるメモリセルのアレイの例示的な部分を示す図である。 図２に示すメモリセルの例示的なものの断面を示す図である。 図２に示すメモリセルの例示的なものの断面を示す図である。 プログラミングウインドウの概念を示す図である。 典型的なＮＯＲメモリデバイスの例示的なプログラミングを示すフローチャートである。 図１に示すメモリデバイスなどのメモリデバイスの例示的なプログラミングを示すフローチャートである。 例示的なワード線およびメモリセルの対応するグループを示す図である。 図７に示す１つの例示的な検証プロセスを示すフローチャートである。 図１に示すメモリデバイスなどのメモリデバイスの例示的な読出を示すフローチャートである。

発明を実施するための最良の形態
以下に記載する技術は、進歩した電力消費スキームを用いてプログラム速度、読出速度が増加したフラッシュメモリのプログラミングおよび読出技術に関する。

メモリデバイスの概要
図１は、メモリデバイス１００の例示的な高レベルの実現例を示すブロック図である。
メモリデバイス１００は、集積回路として実現されるフラッシュメモリデバイスであり得る。

図１に示すように、メモリデバイス１００はコアアレイ１０２を含む。コアアレイ１０２は、窒化物層が電荷蓄積素子の役割を果たす、たとえばＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon）（シリコン−酸化物−窒化物−酸化物−シリコン）タイプのメモリセルなどの高密度メモリセルのアレイを含み得る。より詳細には、コアアレイ１０２は、実質的に同一のメモリセルの複数のＭｘＮメモリアレイを含み得る。以下により詳細に記載するように、コアアレイ１０２は、ページまたは部分的なページなどの指定されたグループの状態でメモリセルにアクセスし得るシーケンシャルアクセスメモリであり得る。
この態様で、コアアレイ１０２は、メモリデバイス１００内に含まれる固有の物理的なＮＯＲアレイ構造にかかわらず、ＮＡＮＤ対応物に匹敵するかまたはＮＡＮＤ対応物よりも優れてさえいる高速のデータ転送およびデータバッファリングを可能にするインターフェイス構造を採用し得る。物理的には、この発明の原理と一致する一実現例では、データのページとは、コアアレイ１０２におけるメモリセルの一連の行（たとえば、４つの連続したワード線）を意味し得る。データのページは任意の好適な数の行を含み得ることを理解すべきである。論理的には、ページは、予め定められた大きさを有するデータのブロックであると考えられることができ、このデータのブロックを通じて、メモリデバイス１００がアクセスされる。一実現例では、メモリデバイス１００のページの大きさは、約２０００バイト（すなわち、２キロバイト）である。

コアアレイ１０２は、アドレスシーケンサ１０６へのアドレス線１０４を介してページにアドレスを与えることによってアクセスされ得る。アドレスシーケンサ１０６は、入力アドレス値を受取り、入力アドレス値をＹデコーダ１０８およびＸデコーダ１１０に分散させ得る。デコーダ１０８および１１０は、受取られたアドレスが参照するメモリセルのソース、ゲートおよびドレインが活性化され、それらのデータ値が読出されるか、プログラムされるか、または消去されるように、アドレス値を復号し得る。復号されたアドレスは、使用されるべきメモリセルアレイにおいて適切な物理的な線を指定する。たとえば、データのページは、並列に活性化され、コアアレイ１０２から読出されてもよい。読出されたデータは、入力／出力（Ｉ／Ｏ）バッファ１１４にクロック制御されて、Ｉ／Ｏ線１１６を介して読出される前に、出力メモリ１１２に書込まれ得る。Ｙデコーダ１０８は、適切なセンス増幅器回路も含み得る。センス増幅器は、コアエリア１０２におけるメモリセルのプログラムされた状態またはプログラムされていない状態を検知するために使用され得る。以下にさらに詳細に記載するように、この発明と一致するセンス増幅器は低電力センス増幅器であり得る。

いくつかの実現例では、アレイ１０２におけるメモリセルは、各メモリセルが２ビット以上を記憶できるように実現され得る。ミラービット（MirrorBit）（登録商標）と呼ばれる１つのこのようなメモリセル当たりマルチビットの技術では、メモリセルの両側に２つの物理的に別個の電荷を蓄積することによって、フラッシュメモリアレイの固有密度を２倍にすることができる。セル内のビットを表わす各電荷は、データの２進単位（たとえば、「１」または「０」のいずれか）の役割を果たす。メモリセルの一方の側の読出またはプログラミングは、セルの反対側に記憶されるデータとは独立して行なわれる。

出力メモリ１１２は、コアエリア１０２とＩ／Ｏバッファ１１４との間でメモリキャッシュの役割を果たし得るスタティックランダムアクセスメモリ（static random access memory）（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）タイプのメモリを含み得る。したがって、出力メモリ１１２は揮発性メモリであってもよく（すなわち、電源を切ったときにデータを失う）、コアアレイ１０２におけるメモリセルに対して高速メモリであり得る。

図１にも示すように、メモリデバイス１００は、コアアレイ１０２への読出／書込を助けるいくつかの追加の論理コンポーネントを含むことができる。特に、示すように、メモリデバイス１００は、状態制御コンポーネント１２０と、プログラム電圧発生器１２２と、消去電圧発生器１２４と、選択スイッチ１２６とを含む。これらの素子は図１では別々の素子として示される。これらのコンポーネントのうちの２つ以上によって実行される機能は代替的に単一のコンポーネントによって実行されてもよいことを理解すべきである。

状態制御コンポーネント１２０は、リセット線１３２、書込許可（write enable）（ＷＥ）線１３４、バイト線１３６、チップ許可（chip enable）（ＣＥ）線１３８、出力許可（output enable）（ＯＥ）線１４０、および読出制御、書込保護などの信号として示されるいくつかの制御信号に基づいてメモリデバイス１００の機能を命令する状態機械を実現し得る。リセット線１３２は、活性化されると、メモリデバイス１００のハードウェアのリセットを引起す。書込許可線１３４は、コアアレイ１０２へのデータの書込を可能にする。バイト線１３６は、出力データバスの幅を選択する。たとえば、バイト線１３６は、バイト線１３６の状態に応じて、Ｉ／Ｏ線１１６を８ビットのデータバスまたは１６ビットのデータバスとして機能させ得る。チップ許可線１３８は、メモリデバイス１００へのデータの読出／書込を可能にする。チップ許可線１３８が指定された非アクティブレベルに保持されるとき、メモリデバイス１００の出力ピンは高インピーダンス（非アクティブ）状態にされ得る。メモリデバイス１００を活性化するために、チップ許可線１３８はアクティブ状態に保持され得る。出力許可線１４０は、コアアレイ１０２からのデータの読出およびＩ／Ｏ線１１６を介したデータの出力を可能にする。

プログラム電圧発生器１２２および消去電圧発生器１２４は、コアアレイ１０２からの／コアアレイ１０２への読出、書込および消去に必要な適切な電圧を発生し得る。たとえば、一実現例では、コアアレイ１０２はコアアレイ１０２におけるメモリセルを消去およびプログラムするために比較的高い電圧を必要とし得る。これらのより高い電圧は、プログラム電圧発生器１２２および消去電圧発生器１２４から与えられ得る。

従来のプログラム電圧発生器は典型的には、アレイ１０２における１つ以上のビットをプログラムするのに必要な電圧レベルに達するように電圧源を増大または増幅させるための充電ポンプを含む。充電ポンプは、当該技術分野において一般に知られているように、入力供給電圧よりも高い出力電圧を与えるために充電ポンプのさまざまな段を通って電荷を「押す」ように操作されるダイオードおよびキャパシタを各々が含む一連の段を含み得る。この出力電圧は次いで、電圧パルスとしてメモリセルのさまざまな部分に印加され得る。

残念ながら、充電ポンプは典型的にはメモリデバイス上の最大の電力消費（たとえば、電流）源である。さらに、このような充電ポンプの効率は典型的には約４５％である。たとえば、１．８ボルトの入力電圧を有しかつプログラム動作中に１．０ｍＡの出力電流および７．０ボルトの出力電圧を必要とするメモリデバイスでは、デバイスをプログラムするために従来の充電ポンプが必要とする電流引込みは約８．６４ｍＡであることがわかった。

この発明の原理と一致する一実現例に従って、プログラム電圧発生器１２２は、典型的には充電ポンプによって行なわれる電圧増幅を行なうためのＤＣ−ＤＣ変換器１２３を含み得る。ＤＣ−ＤＣ変換器１２３は、インダクタを組入れることによって電圧増幅を行なう。ＤＣ−ＤＣ変換器１２３を使用することによって、従来のプログラム電圧発生器１２２に関連付けられる効率が改善して約８０％になることがわかった。したがって、上の例の場合、１．８ボルトのデバイスをプログラムするために必要な電流引込みは、わずか約４．８６ｍＡであり得る。

選択スイッチ１２６は、コアアレイ１０２に接続された選択トランジスタを含み得る。各選択スイッチは、メモリセルの列などの一連のメモリセルを制御するために使用され得る。

図２は、コアエリア１０２において実現されるメモリセルのアレイの例示的な部分を示す図であり、メモリアレイ２１０と名付けられる。このアレイは、いくつかの実質的に同一のメモリセル２０１を含む。各メモリセル２０１は、ドレイン２０２と、ソース２０３と、積層ゲート領域２０４とを含む。ドレイン２０２およびソース２０３は、印加電圧に応じてメモリセル内で交換可能であり、互いに切換えられてもよい。図２に示す構成は、列をなすいくつかのメモリセルのゲート領域２０４に各々が接続されたワード線（ワード線ＷＬ1からＷＬN）を含む。ビット線は、アレイ２１０におけるワード線に直交して配置される。ビット線は、各々が１つ以上のさらなるビット線２１５に接続されたグローバルビット線（ＧＢＬi-1からＧＢＬi+4）を含む。グローバルビット線ＧＢＬを介してさらなるビット線２１５にかけられる電圧は、（選択スイッチとも呼ばれる）選択トランジスタＳ０からＳ７によって制御され得る。

図２に示すように、選択トランジスタＳ０からＳ７は、選択トランジスタのグループ２２５が繰返される状態で配置され得る。いくつかのグループの中の対応する選択トランジスタは、同一の制御信号によって制御され得る。たとえば、選択トランジスタＳ０を活性化することによって、Ｓ０に接続された特定のビット線が、ＧＢＬi、ＧＢＬi+2などに印加された電圧に接続され得る。選択トランジスタＳ１も活性化されると、ＧＢＬi+1、ＧＢＬi+3などもメモリアレイ２１０におけるいくつかのメモリセルの対向するソース／ドレインに接続されるであろう。ワード線ＷＬも活性化することによって、各グループ２２５の中の１つのメモリセルはソース、ドレインおよびゲート端子をすべて活性化させることができ、したがって、この選択されたメモリセル２０１のプログラミングまたは読出が可能になる。グループ２２５内の特定のメモリセル２０１（たとえば、図２における点線の円内のメモリセル）を選択する一例として、電圧がＷＬ1にかけられ、Ｓ０およびＳ１がオンにされ、電圧がＧＢＬiおよびＧＢＬi+1にかけられると想定されたい。この時点で、このセルは、電圧をゲート、ソースおよびドレインに印加し、プログラムまたは読出されることができる。同一のＷＬおよび選択トランジスタを活性化することに基づいて、他のグループ２２５の中の他のメモリセル２０１を同時に選択できる。

６本のグローバルビット線および４本のワード線しか図２に示していないが、典型的なメモリセルアーキテクチャははるかに多くのセルをアレイに含むことを当業者は認識する。たとえば、一実現例では、コアアレイ１０２は複数のメモリセルアレイを含んでもよく、各々が２０４８本のビット線および２５６本のワード線を含む。２０４８本のビット線は、選択トランジスタの８個のメモリセルグループ２２５が２５６個あることに対応する。

コアエリア１０２におけるメモリセル２０１はＮＯＲメモリとして使用されるが、いくつかの実現例では、メモリデバイス１００の周辺領域における回路は、ＮＡＮＤタイプのフラッシュメモリによって通常は提供される外部インターフェイスに近似した外部インターフェイスを提供し得る。この状況では、ユーザ／回路設計者の視点から、たとえコアエリア１０２がＮＯＲタイプのフラッシュメモリとして使用されていたとしても、メモリデバイス１００は事実上ＮＡＮＤタイプのフラッシュデバイスであると考えられることができる。

図３は、メモリセル２０１の例示的なものの断面をより詳細に示す図である。メモリセル２０１は、基板３１０上に形成されることができ、ドレイン２０２と、ソース２０３と、積層ゲート２０４とを含む。基板３１０は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムなどの半導体材料で形成され得る。ドレイン領域２０２およびソース領域２０３は、リンまたは砒素などのｎ型不純物でドープされた領域であり得る。前述したように、印加電圧値に応じて、ドレイン領域２０２およびソース領域２０３の機能は逆にされてもよい。

図３に示すように、積層ゲート２０４はチャネル領域３１５上に形成される。積層ゲート２０４は、比較的薄いゲート誘電体層３２０と、電荷蓄積層３２２と、第２の誘電体層３２４と、制御ゲート３２８とを含むいくつかの層を含む。誘電体層３２０は、酸化ケイ素（たとえば、ＳｉＯ2）などの酸化物を含み得る。

電荷蓄積層３２２は、ゲート誘電体層３２０上に形成されることができ、窒化物（たとえば、窒化ケイ素）などの誘電体材料を含み得る。層３２２はメモリセル２０１のための電荷蓄積層の役割を果たす。

電荷蓄積層３２２は、１ビット以上の情報を記憶するために使用され得る。例示的な実現例では、電荷蓄積層３２２は、第１および第２の電荷を電荷蓄積層３２２のそれぞれの左側および右側に局在化させることによって、別々の２ビットのデータを表わす電荷を蓄積し得る。メモリセル２０１の２つの電荷の各々は、電荷蓄積層３２２の各々のそれぞれの側に電荷を蓄積するためにたとえばチャネルホットエレクトロン注入によって独立してプログラムすることができる。この態様で、電荷蓄積層３２２における電荷は事実上、電荷蓄積層３２２の各々のそれぞれの側に閉じ込められることになり、結果として生じるメモリアレイの密度は、セル当たり１ビットのデータしか記憶しないメモリデバイスと比較して、増大し得る。代替的な実現例では、電荷蓄積層３２２は、メモリセル２０１ごとに３ビット以上のデータを表わす電荷を蓄積し得る。

第２の誘電体層３２４は、層３２２上に形成されることができ、第１の酸化ケイ素層３２５および第２の高誘電率（高Ｋ）層３２６などの複数層の構造を含み得る。高Ｋ層３２６は、たとえばＡｌ2Ｏ3などのアルミナを含み得る。誘電体層３２５および３２６はともに、メモリセル２０１のためのゲート間誘電体として機能し得る。代替的な実現例では、誘電体層３２４は、酸化ケイ素またはアルミナなどの単一の層を含んでもよい。

制御ゲート３２８は第２の誘電体層３２４の上に形成され得る。制御ゲート３２８は、たとえばポリシリコンで形成されてもよく、メモリセル２０１のワード線に接続され得る。

動作時に、メモリデバイス１００のコアエリア１０２は、電子を電荷蓄積層３２２に注入するチャネルホットエレクトロン注入プロセスによってプログラムされ得る。注入された電子は、消去作業が行なわれるまで電荷蓄積層３２２に閉じ込められることになる。

コアアレイ１０２におけるメモリセル２０１は、比較的高い電圧（たとえば、７ボルト）をＷＬ1などのワード線ＷＬのうちの１本に印加することによってプログラムされることができ、ワード線ＷＬのうちの１本は事実上、ＷＬ1に結合されたメモリセルの制御ゲート３２８に電圧を印加する。同時に、グループ２２５の中のメモリセルのうちの１つのドレイン２０２およびソース２０３に電圧が印加され得る。たとえば、約５ボルトをＧＢＬiに印加してもよく、ＧＢＬi+1を接地してもよい。また、選択トランジスタＳ０およびＳ１は、適切な電圧をＳ１に印加することによってオンにされ得る。これらの電圧は、ソースからドレインまでチャネルの長さに沿って、活性化されたメモリセル（たとえば、図２における丸で囲まれたメモリセル）において垂直および横方向の電界を発生させる。これらの電界によって、電子がソースから引出され、ドレインの方へ加速し始める。電子は、チャネルの長さに沿って移動するときにエネルギを得る。電子は、十分なエネルギを得ると、誘電体層３２０のポテンシャル障壁を飛び越えて電荷蓄積層３２２の一方の側に入ることができ、閉じ込められることになる。閉じ込められた電子は、メモリセルの電気的な特性を変化させる。読出動作時に、ソースおよびドレイン端子は交換される。たとえば、対応する読出動作は、約３ボルトをＷＬ1に印加し、ＧＢＬiを接地し、約１．５ボルトをＧＢＬi+1に印加することによって行なわれてもよい。

２ビットが電荷蓄積層３２２に蓄積されると、ソースおよびドレイン端子が両方向に逆になること以外は、第２のビットは第１のビットと同様の態様でプログラムされる。図４は、図３に示す例示的なメモリセルの断面を示す図である。さらに、図４は、２つの独立したビットを表わす電荷を蓄積するためにメモリセル２０１が使用される場合の読出およびプログラム方向を示す。メモリセル２０１は、電荷蓄積層３２２内に２つの別々の電荷蓄積エリア４３２および４３４を含む。各蓄積エリア４３２および４３４は１ビットを規定し得る。左のエリア４３２をプログラムするためまたは右のエリア４３４を読出すために、エリア２０３は、ドレインの役割を果たし、ソースの役割を果たすエリア２０２に対して高い電圧を受取る。右のエリア４３４をプログラムするためまたは左のエリア４３２を読出すために、エリア２０２は、ドレインの役割を果たし、ソースの役割を果たすエリア２０３に対して高い電圧を受取る。図４における矢印は、電荷の流れの方向を図示する。

メモリデバイスのプログラミング
前述のように、この発明の原理に従って、列をなす複数のメモリセル２０１（すなわち、共通のワード線を有するメモリセル２０１）は、異なるグループ２２５の中のワード線および選択トランジスタＳ０からＳ７の対を活性化することによって同時にまたは並列にプログラムされ得る。複数のメモリセル２０１を並列プログラムすることは、概念上、「プログラムウインドウ」内の複数のメモリセルをプログラムすることであると考えられ得る。本明細書に記載する例示的な実現例では、プログラムウインドウの大きさは幅が２５６ビットであるように記載される。すなわち、プログラミングは２５６ビットの領域で行なわれる。５１２ビットなどの他のプログラムウインドウの大きさを使用できることを当業者は認識する。

図６は、典型的なＮＯＲメモリデバイスの例示的なプログラミングを示すフローチャートである。当該技術分野において公知であるように、従来のＮＯＲメモリアレイでは、８ビットのグループ（たとえば、８個の８ビットのグループ）の第１の組を最初に特定する（動作６００）。各８ビットの集まりは次いでシーケンシャルにプログラムされ得る（動作６０２）。第１の組における各８ビットのグループのプログラミングの後、第１の組全体（たとえば、６４ビット）をプログラム検証する（動作６０４）。次いで、ワード線全体がプログラムされたかどうかが判断される（動作６０６）。プログラムされていれば、動作は終了する。しかしながら、ワード線全体がプログラムされていない場合、プロセスは次の組をプログラムするために動作６０２に戻る。プロセスは、ワード線全体がプログラム／検証されるまで繰返す。

残念ながら、プログラム／検証作業を行なうことができる速度は、高いプログラム電圧の周期的な増加および減少、ならびにセンス増幅器回路の周期的な性質に起因して劣化する。

この発明の原理に従って、同一の物理的なアレイは、一連のプログラミングウインドウ／サブウインドウに電気的に分割され得る。一旦達成されると、ウインドウベースのプログラミング作業は、出力メモリバッファ１１２を利用することによって、高圧回路またはセンス増幅器回路をリセットする必要なく、ワード線全体に沿って行なわれ得る。出力メモリバッファ１１２は、ユーザからのプログラミングデータおよびセンス増幅器回路１０８からの検証データを記憶するために使用され得る。したがって、従来のシステムのような切換動作モードにおいて要するオーバーヘッド時間が大幅に低減され、それによって、デバイスの効率が改善する。

１つのプログラミングウインドウ５１５を図５に示す。プログラミングウインドウ５１５は、コアエリア１０２に書込まれるべき２５６ビットを含み得る。プログラミングウインドウ５１５におけるビットの各々に基づいて、メモリデバイス１００は、ビットに対応する物理的なメモリセル２０１またはメモリセル２０１の一部をプログラムする必要があるかどうかを判断し得る。プログラミングウインドウ５１５は、プログラミングウインドウ５１５における２５６ビットを４個の６４ビットのウインドウに細分することなどによってサブウインドウ５２０にさらに細分され得る。５１２ビットのプログラミングウインドウの場合、４個の１２８ビットのサブウインドウが使用され得る。次いで、４個の６４ビットのウインドウ５２０は、コアエリア１０２に並列プログラムされ得る。６４ビットのプログラミングサブウインドウを使用してメモリデバイス１００を同時にプログラムすることによって、従来のＮＯＲメモリデバイスの約８倍高速にデバイスのプログラミングを達成できる。１２８ビットのプログラミングサブウインドウの場合には、この速度の利点は１６倍に増加する。

メモリのプログラミングについては、６４ビットのサブウインドウ５２０に基づいているように本明細書においてさらに説明する。他のプログラミングサブウインドウの大きさを使用できることを当業者は認識する。たとえば、簡単に上述したように、プログラムウインドウが５１２ビットの場合に１２８ビットのサブウインドウが使用され得る。また、サブウインドウを含むプログラミングウインドウを有するという概念は、代替的には、サブウインドウのない単一のプログラミングウインドウまたはより多くの数のサブウインドウ（たとえば、８個以上）を有する単一のプログラミングウインドウとして実現されてもよい。

並列プログラミングにはプログラミングパルスを数多くのメモリセルに同時に印加することが必要であるので、プログラミングを達成するためにさらなる電力が必要である可能性があるというリスクがある。たとえば、従来のプログラミング技術を使用して、６４ビットのプログラムウインドウの場合、単一のプログラミング動作中に６４ものビットをプログラムすることが必要であり得る。このような要件は、利用可能な電源の容量またはプログラム電圧発生器１２２の電力管理能力を超える可能性がある。

電力を効率的に使用するために、本明細書において逆プログラミング方法と称されるプログラム技術を、電力を意識した管理スキームとして使用することができ、任意の単一のプログラミング動作中に、実際にはこれらの並列ビットのうちの多くても半分だけ（すなわち、３２個）がそれぞれのメモリセルにプログラムされる必要があることを確実にする。さらに、実在のデータに関係しないメモリ構成ビットもこれら３２個の（最大）数のビットとともにプログラムする必要があり得る。これらの構成ビットは、スペアビット、表示ビットおよび動的な参照ビットなどのビットを含み得る。一実現例では、最大５個の構成ビットをサブウインドウ５２０ごとにプログラムする必要がある可能性があり、６４ビットのサブウインドウ５２０ごとのプログラミングのために合計最大３７個のビットが与えられる。

動作時に、逆プログラミング方法は、サブウインドウ５２０におけるデータに基づいて、いかにプログラムされたセル２０１を解釈すべきかを動的に選択する。たとえば、プログラムされていないメモリセル２０１（すなわち、蓄積された電荷を持たないセル）が通常論理１（１）であると解釈され、サブウインドウ５２０がすべての論理０（０）を含む場合、サブウインドウ５２０におけるすべてのビット（すなわち、６４ビット）をプログラムする代わりに、サブウインドウ５２０におけるプログラムされていないメモリセル２０１が代わりに論理０に対応するものとして解釈され得る。この態様で、サブウインドウ５２０の６４ビットをすべてプログラムする代わりに、サブウインドウ５２０におけるビットはどれもプログラムされる必要がなく、その結果、大幅な時間および電力の節約になる。この例では、サブウインドウにおけるメモリセルを逆の態様で解釈すべきであることを示すために、表示ビットなどのわずか１つの構成ビットがプログラムされてもよく、プログラムされていないメモリセルは従来の論理１ではなく論理０に対応する。

逆プログラミング技術は、プログラムされるビット当たりの平均電力消費がより小さくなり、プログラミングウインドウ当たりに必要な最大電流がより小さくなることに有利につながる可能性がある。この一例として、１つのメモリセルをプログラムするために０．１ミリアンプ（ｍＡ）が必要であり、６４ビットのプログラミングウインドウが使用されている例示的な状況を考慮されたい。本明細書に記載するプログラミング技術がなければ、６４ビットのウインドウはプログラムするために６．４ｍＡもの合計電流を必要とし得る。プログラム電圧発生器１２２がたとえば４ｍＡの電流を供給することに限定される場合、６４ビットのウインドウは使用できないであろう。しかしながら、上述のプログラミング技術では、６４ビットのプログラムウインドウに必要な最大合計電流は、３２ビット＋構成ビット（たとえば、表示ビット）をプログラムするためにほぼ半分（約３．３ｍＡ）に削減され得る。この状況で、プログラム電圧発生器１２２の容量を超えることなく６４ビットのプログラミングウインドウを使用できるであろう。

図７は、メモリデバイス１００などのメモリデバイスの例示的なプログラミングを示すフローチャートである。メモリに書込まれるべきビットを含むプログラムウインドウ５１５などのプログラムウインドウが得られる（動作７００）。記載したように、プログラムウインドウの１つの可能な大きさは２５６ビットのプログラムウインドウであり得る。プログラムウインドウは、４個の６４ビットのサブウインドウなどのサブウインドウ５２０に分割され得る（動作７０１）。次いで、９Ｖなどの比較的高い電圧をワード線に印加することによって、プログラミングウインドウ５１５に対応するワード線が活性化され得る。各サブウインドウ５２０に対応するデータは次いで、シーケンシャルにメモリセル２０１に書込まれ得る。いくつかの可能な実現例では、複数のサブウインドウを同時に書込んでもよい。

書込まれるべき選択されたサブウインドウ５２０では、たとえばＹデコーダ回路１０８または状態制御装置１２０における論理などのメモリデバイス１００における論理は、選択されたサブウインドウにおけるどのビットがプログラミングを必要とするかを判断し得る（動作７０３）。プログラムされる必要がある必要な数のメモリセル２０１を最小限に抑えるために逆プログラミング方法が使用され得る。

コアアレイ１０２の物理的な属性は、従来の態様で多数のビットを同時にプログラムするときにパルスアンダシュートを招く可能性がある。たとえば、アレイ１０２は、「背の高い」構成および長いビット線を含むよう構成された可能性がある。起こり得るパルスアンダシュートは、パルスのピーク振幅と所望の定常状態のパルスレベルとの間の差として規定され得る。パルスアンダシュートは、プログラムされるべき多くのビット（たとえば、３２ビット）を含むサブウインドウのプログラミングの後に最も深刻であり得る。この状況で、各々の長いビット線が一定の電流供給を必要とするので、プログラム電圧発生器１２２は大きな電流消費を経験し得る。従来の動作では、これは、次のサブウインドウのプログラミングを可能にするために時間遅延および大量の充電電流を必要とし得る。

この発明と一致する一実現例に従って、このアンダシュート状態は、任意のプログラミングパルスを印加するより前にプログラミング動作に関連付けられるビット線をプリチャージすることによって回避または低減できる（動作７０４）。一実施例では、ビット線は電圧供給（Ｖcc）レベル（たとえば、約１．８ボルトから約３．３ボルト）にプリチャージされる。プログラムされるべきセル２０１に対応するビット線をプリチャージすることによって、ビット線はより迅速に必要な電圧レベルに達し、安定化することができる。さらに、ビット線がプリチャージされたので、ビット線をパルス変調するのに必要な充電電流が低減される。さらに、すべてのビット線をプリチャージしないことによって、不必要な電力消費が回避される。ビット線のプリチャージの後、ビット線をパルス変調することによって、プログラムされるべきメモリセル２０１に対応するビット線が活性化され得る。

前述したように、実際には６４ビットのプログラミングウインドウ５２０の６４ビットのうち半分またはそれ未満がプログラムされる必要があり得る。プログラムされていないグループのための選択トランジスタＳ０〜Ｓ７は、「オフ」状態のままであり得る（すなわち、活性化されないままであり得る）。すなわち、プログラムされていないグループの各々のための選択トランジスタＳ０〜Ｓ７のゲートに印加され得る電圧はない。

図８は、例示的なワード線（ＷＬ）、および各々が対応する選択トランジスタＳ０〜Ｓ７によって制御されるビット線を有する８個のメモリセル８０１−１から８０１−８のグループを示す図である。６４ビットのプログラミングウインドウ５２０は、メモリセル２０１のこのようなグループの６４個の各々の中の１ビットに対応し得る。一例として、メモリセル８０１−２における左のビットがプログラムされると想定されたい。この状況で、メモリセル８０１−２の左側はドレインであり、メモリセル８０１−２の右側はソースである。したがって、（たとえば、約４．５ボルトの）電圧をビット線ＧＢＬiに印加でき、選択トランジスタＳ０を活性化でき、ビット線ＧＢＬi+1を接地することができ、選択トランジスタＳ１を活性化できる。ＷＬ、ＧＢＬiおよびＧＢＬi+1に印加される電圧は、プログラム電圧発生器１２２によって発生し得る。

現在のサブウインドウのプログラミングの後、プログラミングウインドウ５１５における他のサブウインドウについて動作７０３〜７０５が繰返され得る（動作７０６）。プログラムウインドウ５１５またはサブウインドウ５２０によって指定されたメモリビットのプログラミングの後、各メモリセルに印加されるプログラミング電圧が確実に、プログラムされるべきメモリセルごとのしきい値電圧を予め定められた基準電圧までまたは予め定められた基準電圧を上回るまで十分に引上げて、適切なメモリセルを実際にプログラムするように、プログラム検証プロセスが実行される。この発明の原理に従って、プログラム検証プロセスは、プログラムウインドウにおける各ビットを同時にまたは並列に検証することを含み得る（動作７０８）。この発明と一致する一実現例では、２５６ビットを並列にプログラム検証し得る。プログラムウインドウ５１５における２５６ビットをすべて同時に検証することによって、従来のＮＯＲメモリデバイスよりも約１６から３２倍高速にメモリデバイス１００のプログラム検証を達成できる。５１２ビットのプログラミングウインドウの場合には、この速度の利点は６４倍にも増加する。

図９は、この発明の原理に従う動作７０８〜７１０の１つの例示的な検証プロセスを示すフローチャートである。プログラムウインドウにおける各メモリセル（または代替的には、複数のプログラムウインドウにおける各メモリセル）がプログラムされたことを図７の動作７０６において判断した後、読出または検証ワード線電圧がプログラムウインドウに印加される（動作９００）。次に、Ｙデコーダ／センス増幅器回路１０８内に含まれるいくつかのディスクリートのセンス増幅器を使用して、プログラムウインドウに関連付けられる各ビット線上で電圧が検知される（動作９０２）。たとえば、２５６ビットが並列検証または読出されるべきである場合、２５６個のセンス増幅器が必要である。

検知された電圧は次いで、基準電圧に対して比較される（動作９０４）。検知された測定値に関連するデータは次いで、メモリ１１２に読込まれる（動作９０６）。ディスクリートのセンス増幅器（ビット線ごとに１つ）が使用されるので、並列検証を行なうのに必要な電力消費は、同時に検証されるべきビットの数が増加するにつれて実質的に増大する。この電力要件を緩和するために、この発明の原理と一致するメモリデバイス１００は、並列検証動作中の電力消費を低減するようにセンス増幅器回路１０８に低電力センス増幅器を含み得る。

次に、各プログラムウインドウまたはサブウインドウが検証されたかどうかが判断される。上述のように、複数のプログラムウインドウまたはサブウインドウを並列に検証でき、それによって、プログラミング速度が改善する。さらなるプログラムウインドウを検証する必要があることが判断されると、プロセスは次のプログラムウインドウに進み（動作９１０）、プロセスは動作９０２に戻る。

すべてのプログラムウインドウが検証されたことが判断されると、検知された電圧が基準電圧を満たすかまたは基準電圧を超えるかどうかが次に判断される（動作９１２）。検知された電圧のいずれかが基準電圧を満たさないかまたは基準電圧を越えないことが判断されると、プロセスは図７の動作７０５に戻り、そこでさらなるプログラムパルスが印加され、十分にプログラムされていないビットが再びプログラム検証される。しかしながら、各々の測定されたビットが基準電圧を満たすかまたは基準電圧を超えることが判断されると、プログラムウインドウは検証されたと考えられ、現在のプログラムウインドウまたはプログラムウインドウのグループについてプロセスは終了する。この発明の原理に従って、複数のプログラミングウインドウを同時に検証できる。さらに、この発明のプログラムおよび検証プロセスは、動作ごとに複数のワード線（たとえば、４本のワード線）を橋渡しするページモードで動作し得る。

メモリデバイス１００用のプログラム検証および読出動作は、各プロセスがデバイス１００における各メモリセル２０１のプログラミング状態の特定を必要とするという点で実質的に類似している。２つの動作の違いは、現在読出されている／検証されているセル２０１のゲートに電圧が印加されることにある。図１０は、この発明の原理に従う１つの例示的な読出プロセスを示すフローチャートである。最初に、読出ワード線電圧が、読出されるべきプログラムウインドウに関連付けられるワード線に印加され得る（動作１０００）。次に、Ｙデコーダ／センス増幅器回路１０８内に含まれるいくつかのディスクリートのセンス増幅器を使用して、プログラムウインドウに関連付けられる各ビット線上で電圧が検知される（動作１００２）。たとえば、２５６ビットが並列検証または読出されるべきである場合、２５６個のセンス増幅器が必要である。

検知された電圧は次いで、基準電圧に対して比較される（動作１００４）。検知された測定値に関連するデータは次いで、メモリ１１２に読込まれる（動作１００６）。ディスクリートのセンス増幅器（ビット線ごとに１つ）が使用されるので、並列読出を行なうのに必要な電力消費は、同時に読出されるべきビットの数が増加するにつれて実質的に増大する。この電力要件を緩和するために、この発明の原理と一致するメモリデバイス１００は、並列読出動作中の電力消費を低減するようにセンス増幅器回路１０８に低電力センス増幅器を含み得る。

次に、各プログラムウインドウまたはサブウインドウが読出されたかどうかが判断される。上述のように、複数のプログラムウインドウまたはサブウインドウを並列に読出すことができ、それによって、読出速度が改善する。追加のプログラムウインドウを読出す必要があることが判断されると、プロセスは次のプログラムウインドウに進み（動作１０１０）、プロセスは動作１００２に戻る。すべてのプログラムウインドウが読出されたことが判断されると、読出動作は終了する。

結論
上述のように、並列処理および電力管理などのいくつかのプログラミング技術は、ＮＯＲベースのメモリデバイスにおけるプログラム速度および電力性能を実質的に増加させるために行なわれ得る。結果として生じるメモリデバイスは、ＮＯＲベースのデバイスのコード品質性能を示し続ける一方で、従来のＮＡＮＤベースのフラッシュメモリデバイスのものに匹敵するかまたはそれを超えるプログラミングおよびページ読出速度ならびに効率的な電力管理能力をさらに示す。

この発明の例示的な実施例の上の説明は、例示および説明を提供するが、網羅的であるように意図されるものではなく、または開示される厳密な形態にこの発明を限定するように意図されるものではない。上の教示の観点で修正および変形が可能であり、またはこの発明の実施から修正および変形を得ることができる。

さらに、図６に関して一連の動作を説明したが、動作の順序はこの発明と一致する他の実現例において変更されてもよい。さらに、従属していない動作は並行して実現されてもよい。

この発明の説明において用いられる要素、動作または指示は、そのように明示的に記載しない限り、この発明に不可欠であるまたは必須であると解釈されるべきではない。また、本明細書において用いられるように、冠詞「a」は１つ以上のものを含むように意図される。１つだけのものが意図される場合には、「１つの」という用語または同様の言葉が用いられる。さらに、「基づいて」という句は、特に明示的に記載しない限り、「少なくとも部分的に基づいて」を意味するように意図される。

Claims (3)

1. メモリデバイス（１００）であって、
   不揮発性メモリセル（２０１）の少なくとも１つのアレイ（１０２）と、
   複数の前記メモリセル（２０１）を同時にプログラムするためのプログラミング電圧を発生させるよう構成された電圧供給コンポーネント（１２２）とを備え、前記電圧供給コンポーネント（１２２）はＤＣ−ＤＣ変換器（１２３）を含む、メモリデバイス（１００）。
2. 不揮発性メモリセル（２０１）の前記少なくとも１つのアレイ（１０２）は、
   各々が複数の前記メモリセル（２０１）のソース領域（２０３）またはドレイン領域（２０２）に接続された複数のビット線（２１５）と、
   前記ビット線（２１５）に直交して配置された複数のワード線（ＷＬ）とを含み、各ワード線（ＷＬ）は、複数の前記メモリセル（２０１）のゲート領域（２０４）に接続され、前記少なくとも１つのアレイ（１０２）はさらに、
   プログラムされるべき予め定められた数のビットを含むプログラミングウインドウに対応する不揮発性メモリセル（２０１）の前記少なくとも１つのアレイ（１０２）内のメモリセルを同時にプログラムする（７０５）よう構成された制御論理（１２０）を含む、請求項１に記載のメモリデバイス（１００）。
3. 前記複数のビット線（２１５）に動作可能に接続された複数のセンス増幅器（１０８）をさらに備え、前記複数のセンス増幅器（１０８）は低電力センス増幅器（１０８）であり、
   前記複数のセンス増幅器のうちの対応するセンス増幅器を用いてメモリセルごとにしきい値電圧をモニタリングすることによって、プログラムされたメモリセルにおけるいくつかのビットを同時に検証する（７０８）よう構成された制御論理（１２０）をさらに備える、請求項２に記載のメモリデバイス。

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