JP4763793B2 - プログラムされるべきビットを予め定めるためのプログラミングウインドウおよびdc−dc変換器を使用する高性能のフラッシュメモリデバイス - Google Patents
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Description
この発明は概して、不揮発性メモリデバイスに関し、より詳細には、不揮発性メモリデバイスに関連付けられる動作の改善に関する。
フラッシュメモリは、一般的なタイプの不揮発性半導体メモリデバイスである。不揮発性とは、電源を切ったときに記憶されたデータを保持することを意味する。フラッシュメモリは、不揮発性であるので、電池で動く携帯電話、パーソナルデジタルアシスタント(personal digital assistant)(PDA)などの電力を意識したアプリケーションにおいて、およびメモリスティックなどの携帯型大容量記憶装置において一般に使用される。
ージベースのアクセスを可能にするように構成される。これは、メモリセルを互いにリンクし、単にグループまたはページとしてセルにアクセスできるようにすることによって達成される。このアーキテクチャには、デバイスの大きさを減少させることができ、高速な書込時間ももたらすという利点がある。しかしながら、各セルが個々にアドレス指定可能ではないので、NANDデバイスは概して信頼性が低いと考えられ、したがって、コード記憶よりもデータ記憶に適していると考えられている。典型的なNANDフラッシュメモリデバイスのプログラム速度は約8MB/秒であり、消去速度は約60MB/秒である。
この発明の一局面は、メモリセルのアレイを含む不揮発性メモリアレイをプログラムするための方法に向けられ、各メモリセルは、基板と、制御ゲートと、電荷蓄積素子と、ソース領域と、ドレイン領域とを含む。この方法は、アレイにおいてプログラムされるべき予め定められた数のビットを含むプログラミングウインドウを受取ることと、予め定められた数のビットのうちどれをメモリアレイにおいてプログラムすべきであるかを判断することとを含む。予め定められた数のビットは、アレイにおける対応するメモリセルに同時にプログラムされる。アレイにおける予め定められた数のビットのプログラミング状態は同時に検証される。
以下に記載する技術は、進歩した電力消費スキームを用いてプログラム速度、読出速度が増加したフラッシュメモリのプログラミングおよび読出技術に関する。
図1は、メモリデバイス100の例示的な高レベルの実現例を示すブロック図である。
メモリデバイス100は、集積回路として実現されるフラッシュメモリデバイスであり得る。
4.86mAであり得る。
ル201は、基板310上に形成されることができ、ドレイン202と、ソース203と、積層ゲート204とを含む。基板310は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムなどの半導体材料で形成され得る。ドレイン領域202およびソース領域203は、リンまたは砒素などのn型不純物でドープされた領域であり得る。前述したように、印加電圧値に応じて、ドレイン領域202およびソース領域203の機能は逆にされてもよい。
れらの電界によって、電子がソースから引出され、ドレインの方へ加速し始める。電子は、チャネルの長さに沿って移動するときにエネルギを得る。電子は、十分なエネルギを得ると、誘電体層320のポテンシャル障壁を飛び越えて電荷蓄積層322の一方の側に入ることができ、閉じ込められることになる。閉じ込められた電子は、メモリセルの電気的な特性を変化させる。読出動作時に、ソースおよびドレイン端子は交換される。たとえば、対応する読出動作は、約3ボルトをWL1に印加し、GBLiを接地し、約1.5ボルトをGBLi+1に印加することによって行なわれてもよい。
前述のように、この発明の原理に従って、列をなす複数のメモリセル201(すなわち、共通のワード線を有するメモリセル201)は、異なるグループ225の中のワード線および選択トランジスタS0からS7の対を活性化することによって同時にまたは並列にプログラムされ得る。複数のメモリセル201を並列プログラムすることは、概念上、「プログラムウインドウ」内の複数のメモリセルをプログラムすることであると考えられ得る。本明細書に記載する例示的な実現例では、プログラムウインドウの大きさは幅が256ビットであるように記載される。すなわち、プログラミングは256ビットの領域で行なわれる。512ビットなどの他のプログラムウインドウの大きさを使用できることを当業者は認識する。
センス増幅器回路をリセットする必要なく、ワード線全体に沿って行なわれ得る。出力メモリバッファ112は、ユーザからのプログラミングデータおよびセンス増幅器回路108からの検証データを記憶するために使用され得る。したがって、従来のシステムのような切換動作モードにおいて要するオーバーヘッド時間が大幅に低減され、それによって、デバイスの効率が改善する。
常論理1(1)であると解釈され、サブウインドウ520がすべての論理0(0)を含む場合、サブウインドウ520におけるすべてのビット(すなわち、64ビット)をプログラムする代わりに、サブウインドウ520におけるプログラムされていないメモリセル201が代わりに論理0に対応するものとして解釈され得る。この態様で、サブウインドウ520の64ビットをすべてプログラムする代わりに、サブウインドウ520におけるビットはどれもプログラムされる必要がなく、その結果、大幅な時間および電力の節約になる。この例では、サブウインドウにおけるメモリセルを逆の態様で解釈すべきであることを示すために、表示ビットなどのわずか1つの構成ビットがプログラムされてもよく、プログラムされていないメモリセルは従来の論理1ではなく論理0に対応する。
検証または読出されるべきである場合、256個のセンス増幅器が必要である。
要があることが判断されると、プロセスは次のプログラムウインドウに進み(動作1010)、プロセスは動作1002に戻る。すべてのプログラムウインドウが読出されたことが判断されると、読出動作は終了する。
上述のように、並列処理および電力管理などのいくつかのプログラミング技術は、NORベースのメモリデバイスにおけるプログラム速度および電力性能を実質的に増加させるために行なわれ得る。結果として生じるメモリデバイスは、NORベースのデバイスのコード品質性能を示し続ける一方で、従来のNANDベースのフラッシュメモリデバイスのものに匹敵するかまたはそれを超えるプログラミングおよびページ読出速度ならびに効率的な電力管理能力をさらに示す。
Claims (6)
- メモリセルのアレイを含む不揮発性メモリアレイをプログラムする方法であって、各メモリセルは、基板と、制御ゲートと、電荷蓄積素子と、ソース領域と、ドレイン領域とを含み、前記方法は、
前記アレイにおいてプログラムされるべきビットを含む所定ビット幅のプログラミングウインドウを受取ることと、
前記プログラムウィンドウを各々が予め定められたビット数を有する1以上のサブウィンドウに分割することと、
前記分割されたサブウィンドウからサブウィンドウを選択し、該選択サブウィンドウのビットのうちどのビットを前記メモリアレイにおいてプログラムすべきであるかを前記選択されたサブウィンドウのプログラムすべきビットの数とプログラムしないビットの数との関係に応じて逆プログラミング法に基づいて判断することと、
前記判断の結果に従って前記選択されたサブウィンドウのビットを前記アレイにおける対応するメモリセルに同時にプログラムすることと、
前記アレイにおける前記プログラムされるべきビットのプログラミング状態を同時に検証することとを備え、
前記逆プログラミング方法(703)は、
前記選択されたサブウィンドウのプログラムすべきビットが前記選択されたサブウインドウにおけるビットの数の半分よりも大きいかどうかを判断することと、
前記選択されたサブウィンドウのプログラムすべきビットが前記選択されたサブウインドウにおけるビットの数の半分よりも大きいと判断されると、前記選択されたサブウィンドウにおける前記プログラムすべきビットおよび前記プログラムしないビットを、それぞれ、プログラムしないビットおよびプログラムすべきビットとすることと、
前記プログラムすべきビットの数が前記選択されたサブウインドウにおけるビットの数の半分よりも大きいかどうかを示す予め定められた論理状態に表示ビットを設定することとを含む、方法。 - 前記選択されたサブウィンドウのビットを同時にプログラムするより前に、前記予め定められた数のビットに関連付けられるビット線をプリチャージすることをさらに備える、請求項1に記載の方法。
- 前記ビット線を前記プリチャージすることは、電圧源の電圧に対応する電圧にビット線をプリチャージすることを備える、請求項2に記載の方法。
- 前記予め定められた数のビットに含まれない前記プログラミングウインドウにおけるビットは前記表示ビットを含む残りのビットであり、前記逆プログラミング方法(703)はさらに、
前記選択されたサブウィンドウのプログラムすべきビットが前記プログラミングウインドウにおけるビットの数の半分よりも大きいことが判断されると、前記プログラミングウインドウにおける前記残りのビットに対応する前記アレイにおける前記メモリセルを同時にプログラムすることをさらに含む、請求項1に記載の方法。 - 前記同時に検証することは、
前記アレイ上の前記選択されたサブウィンドウのビットがプログラムされたかどうかを判断することを含み、前記方法は、
前記選択されたサブウィンドウのビットにおける任意のプログラムされていないビットを再びプログラムすることをさらに備える、請求項1に記載の方法。 - 前記電荷蓄積素子は、メモリセルごとに少なくとも2つの独立した電荷を蓄積するよう構成された誘電体電荷蓄積素子を備える、請求項1に記載の方法。
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