TWI337358B - High performance flash memory device capable of high density data storage and method of programming a nonvolatile memory array - Google Patents

Description

1337358 '· 九、發明說明： 、【發明所屬之技術領域】 、 本發明大體上係關於非揮發性記憶體裝置，且具體而 • °本發明係關於改善與非揮發性記憶體裝置相關聯的操 作。 '、 ，-【先前技術】 快閃记憶體（flash mem〇ry)為非揮發性半導體記憶體 裝置的常見類型。非揮發性係指當電源切斷時維持著儲存 料。由於快閃記憶體為非揮發性，故其常作為功耗狀 .態掌握的應用“醫咖…㈣卿……⑻’例如電池 •供電的手機㈤lular phcme)、個人數位助理（啊〇㈣ digital assistant，PDA)，及可攜式大容量儲存裝置 (portable mass storage device)例如記憶棒（mem〇^ stick)。 。。快閃記憶體裝置典型包括多個形成於基板或在基板内 •的早獨7G件。例如，快閃記憶體可包括一個或更高密度的 核心區域及形成於單一基板上的低密度週邊部分。該高密 度核心區域典型地包括個料定址X大致上相同的浮閘i 記憶體單元之陣列。該低密度週邊部分可包括輸入/輸出 (1^0)電路、選擇地定址該個別單元的電路（例如用來將所 選單元的源極、間極和汲極連接至預定電壓或阻抗以啟動 該單元的指定操作（例如程式化、讀取及抹除）的解碼器） 及電壓調節與供應電路。 在白$的陕閃δ己憶體架構中，該核心區域内之記憶體 93637 5 1337358 '早7"係―起耦接在一個電路組態内’其甲各記憶體單元具 •有汲極、源極和堆疊開極。在操作時，記憶體單元可由該 ‘週邊部分電路定址以執行該記憶體單元之譬如讀取、抹除 .及程式化的功能。 快閃記憶體典型地包括兩種不同類型；N〇R快閃記憶 .體及NAND快閃記憶體。一般而言，習知的職快閃記憶體 被認為是石馬等級（c〇de_level )的記憶體，而n働快閃記憶 體破認為是資料等級（data_level)的記憶體。具體而言， _快閃記憶體典料配置以提供非常可靠的儲存環境， .且進一步能夠快速並隨機讀取該裝置中之各記憶體單元。 •這是藉由提供個別接觸給該裝置中之各單元而達成。該 NOR架構之可靠性及隨機存取特性使得職，决閃記憶體特 别適口碼儲存（c〇de st〇rage)，例如手提電話（_以 Phone)及機上盒（set t〇pb〇x)操作系統等。不幸的是，習 知=職快閃記憶體單元之該單獨可定址特性傾向於限制 #該单元在程式化及抹除時之速度，並限制了該裝置尺寸的 快速縮小。典型的N0R快閃記憶體裝置具有每秒〇4百萬 位元組（MB/S)量級的程式化速率及〇‘3 ^量級的抹除速 率Λ 另一方面，NAND快閃記憶體配置以能對儲存苴中的資 料進行串列存取或以頁為基礎的存取（page_based、 access)。這疋藉由將記憶體單元彼此鏈結並只提供仏一個 群或頁的該等單元存取而達成。這個架構具有能縮^裝置 尺寸並提供快速寫入次數的優點。然而，由於各單元並非 93637 6 1337358 單獨可定址，則咖裝置—般被認為較 碼儲存更適合作為資料儲存。业 罪，並因而比 目士。 存典型的難勵快閃記情俨肝罢 具有SMB/s量級的程式化速率 =體衣置 【發明内容】 MiVs里級的抹除速率。 留-± 裡用於程式化包含記情炉 早疋之陣列的非揮發性記憶體 己隱般 ==輪、電荷㈣元:、:= 定*… 搜收3有將在5亥陣列中被程式化之預 ς數置位兀的程式化t，及判定該預定數量之位元中哪幾 固位讀找記憶料财餘錢。該財數量之位元 同時被料化至卿财之對應的㈣料元。該陣列 之該預定數量之位元之程式化狀態係同時被驗證。 本發明之一個態樣係針對 _另-態樣係針對一種包含至少一個非揮發性記憶體單 兀之陣列的記憶體裝置。電麼供應元件配置以產生用於同 時程式化複數個該記憶體單元的程式化電壓，該電壓供應 •凡件可包含高壓泵或直流變換器（DC-to-DC c〇nverter)。 时又一態樣係針對-種包含具有至少—個非揮發性記憶 體早兀之陣列的核心陣列的記憶體裝置。該至少一個陣列 y包含各連接至複數個該記憶體單元之源極歧極區域的 複數條位元線，及與該位元線正交的複數條字元線，各字 凡線係連接至複數個該記憶體單元之閘極區域。複數個感 測放大时係可操作上連接至該複數條位元線以用於感測連 接至戎位7L線之記憶體單元的臨限電壓。高壓供應元件可 配置以產生用於同時程式化複數個該記憶體單元的程式化 7 93637 1337358 電壓該问壓供應元件包括直流變換器。控制邏輯可配置 、以接收含有將在該至少一個陣列中被程式化之預定數量之 •位元的程式化窗，及決定該預定數量之位元中哪幾個位元 將在該記憶體陣列中被程式化。控制邏輯可配置以預先充 -電與該預定數量之位元相關聯的位元線。控制邏輯可配置 ^同時程式化該預定數量之位元至該陣列中對應的記憶體 單元。控制邏輯可配置以同時驗證該陣列中之該預定數量 位元之程式化狀態。 里 •【實施方式】 . 以下描述關於快閃記憶體程式化及讀取技術，其中程 .式化速度及讀取速度係隨高級的電力消耗結構而增加。 起憶體裝詈概I 日 第1圖為§兒明§己憶體裝置1 〇 〇之例示高度實行的方塊 圖。記憶體裝£ 100可以是實行如積體電路的快閃記憶體。 如第1圖所示，記憶體裝置1〇〇包括核心陣列1〇2。 _核心陣列102可包括高密度記憶體單元陣列，例如s〇N〇s 型（矽-氧化物-氮化物-氧化物-矽）記憶體單元，其中該氮 化物層係作為電荷儲存元件。具體而言，核心陣列1〇2可 包括大致上相同的記憶體單元之多個ΜχΝ記憶體陣列。如 下將詳細描述者，核心陣列1〇2可以是後續的存取記憶 體’其中記憶體單元可以在指定群組中存取，例如頁或部 分頁（partial pages)。以此方法，跟NAND相似者相比， 核〜陣列1 〇 2可採取介面結構以允許高速資料傳輪及資料 緩衝’甚至比NAND相似者更好，不管該記憶體敦置1〇〇 93637 1337358 -内在^際的_陣列結構。實際上，在符合本發明原理之 --個實施例中’資料頁可涉及核心陣列j 〇2中之記憶體單 •元之-連串的列（例如四條連續的字^線）。應了解到資料 —頁可包括任何適合數量的列。邏輯上，頁可視為具有預定 •尺寸的頁區塊，記憶體裝置丨⑽藉由該頁區塊而存取。在 -叫固實施例中，記憶體裝置100之該頁尺寸約為兩千個位 元組（亦即2k bytes)。 ，心陣列102可藉由透過位址線104提供頁的位址給 位址定序器（address sequencer)106。位址定序器1〇6可 接收位址輸入值並將他們分配給γ解碼器丨及X解碼器 • 11 0。解碼器1⑽及11〇可解碼該位址值致使由該接收位址 所指之該記憶體單兀之該源極、閘極和汲極可以啟動而使 他們的資料值被讀取、程式化或抹除。該解碼位址在欲使 用之該記憶體陣列中指定適當的實際線路。例如，資料頁 可被啟動而平行讀出核心陣列1〇2。該讀取之資料可在被 #記錄入輸入/輸出（I/O)緩衝器114之前寫入輸出記憶體 112並透過I/O線116讀出。Y解碼器丨〇8亦可包括適當的 感測放大器電路。感測放大器可用以感測核心陣列丨〇2中 之該記憶體單元之該程式化或非程式化狀態。符合本發明 之感測放大器可以疋低功率感測放大器，如下之附加詳細 描述。 在某些κ施例中’可貫行陣列1 〇 2中之該等記憒體單 元使付各έ己憶體早元能儲存兩個或更多個位元。在一個此 種每個記憶體單元有多位元的技術（稱為鏡位元 93637 9 ⑷咖池0)中，藉由在記憶體單元 兩個實際不同的電荷而能使：兩侧上儲存 倍。各個電荷，表示在單元内之：隱體陣列的本質密度加 位單元（例如，“Γ或“〇，，位疋’用作為資料之二進 體早=之:側而與緒存於該單元之相對側之資料無關。 輸出纟己憶體112可包括靜能晬她十 ..... 括硭心、奴機存取記憶體（static =ess memory，s_或動態隨機存取記憶體 加⑽a⑽ss m_ry，咖）類型之記憶體作 =核:陣列mw/◦緩衝器114之間的記憶體快取。輸 士 f憶體112因此可以是揮發性記憶體（亦即，當關閉電源 %尸失去其㈣），且與核^陣列1G2之該記憶體單元相 比’可以是高速記憶體。 亦如第1圖所示，記憶體裝置100能包括一些幫助讀 取/寫入核心陣列102的附加邏輯元件。尤其，如圖中所 示，記憶體裝置100包括狀態控制元件12〇、程式化電壓 產生器122、抹除電壓產生器124及選擇開關126。這些元 件係圖不於第1圖作為分離的元件。應了解到由兩個或更 多個之這些元件所執行之功能可選擇地由單一元件執行。 狀態控制元件120可執行根據一些的控制信號而命令 記憶體裝置100之功能的狀態機（state machine)，如圖示 之信號，例如重設線132、寫入啟動（write enable，WE) 線134、位元組線（byte line)136、晶片啟動（CE)線ι38、 輸出啟動（OE)線140以及讀取控制、寫入保護等。重設線 132 ’當啟動時，會導致記憶體裝置ι〇〇之硬體重新設定。 10 93637 1337358 . 舄入啟動線13 4能使資料寫入核心陣列1 〇 2。位元組線1 3 6 • 選擇該輸出資料匯流排之寬度。例如，位元組線136可使 .1/0線116作用為8位元資料匯流排或16位元資料匯流 排，視位元線136之狀態而定。晶片啟動線138能使資料 讀取/寫入記憶體裝置1〇〇。當晶片啟動線138保持在其指 '定的非主動位準時，該記憶體裝置100之輸出接腳可處於 高阻抗（非主動）狀態。為啟動該記憶體裝置丨〇〇，晶片啟 動線13 8可保持在其主動狀態。輸出啟動線14 〇能從核心 籲陣列102讀取資料並透過1/0線116輸出該資料。 程式化電堡產生器122及抹除電壓產生器124可產生 彳之/至核心陣列1 〇2讀取、寫入及抹除所需的適當電壓。例 如，在一個實施例中，核心陣列102可需要相當高電壓以 抹除及程式化核心陣列1 〇2中之該記憶體單元。這些高電 壓可由私式化電壓產生器122及抹除電壓產生器124提供。 習知的程式化電壓產生器典型地包括電荷泵（charge -籲pump)用以增加或放大電壓源而達到在陣列1〇2中程式化

丄。此外，此種電荷泵典型地具有約45%之 具有1. 8伏特輸入電壓的記憶體裝置且在程 93637 11 1337358 電流及7· 0伏特輸出 毫安培的電流來程式 式化操作期間需要1〇毫安培的輸出 電壓，發現習知的電荷栗需要約8 64 化該裝置。 ，哭本發明原理之一個實施例’程式化電壓產生 ^ i 〃 31地由電何泵執行用以執行該電;1放大的 123。直流變換器123藉由包含電感器 而執行電麗放大。經發現使用直流變換器1㈡ '，，口“知程式化電壓產生器122可導致改善的效率約 議。因此，就上述該範例而言，程式化18伏特的裝置僅 需約4. 8 6毫安培的電流。 選擇開關126可包括連接至核^陣列1G2的選擇電晶 體。各選擇開關可用以控制一連串的記憶體單元，例如吃 憶體單元行。 ° 第2圖為δ兒明貫行在核心區域1 〇 2中之記憶體單元陣 列之例示部份的圖示，標為記憶體陣列21〇。該陣列包括 鲁一些大致上相同的記憶體單元2〇丨。各記憶體單元2〇丨包 括汲極202、源極203及堆疊閘極區域204。汲極2〇2及源 極203根據該施加電壓可在記憶體單元内交換並可彼此互 相轉換。示於第2圖之該組態包括各連接至一列中之一歧 s己憶體.單元之該閘極區域204的字元線（字元線wLi至 WLn)。各位元線排列正交於陣列21 〇中之該等字元線。該 荨位元線包括各連接至一個或更多個附加位元線21 $的總 體位元線（global bit lines)(GBL·-丨至GBLi+4)。透過總體 位元線GBL施加在附加位元線21 5的電壓可藉由選擇電晶 93637 1337358 體（亦稱作選擇開關）SO至S7控制。 • 如第2圖所示’選擇電晶體SO至S7可設置在選擇電 ‘晶體的重複群組225中。在一些群組的對應選擇電晶體可 •由相同控制信號控制。例如，啟動選擇電晶體SO可連接連 -至S0之該特定位元線至施加至GBL·、GBLh2等的電壓。假 ，使選擇電晶體S1亦啟動，則GBL…、GBLn3等將亦連接至 6己憶體陣列210中之一些記憶體單元之該相對的源極/汲 極。藉由也啟動字元線WL，各群組225中之一個記憶體單 元可使其源極、汲極和閘極端皆啟動，因而允許此選擇記 -憶體單元201之程式化或讀取。在群組225内選擇特定記 -憶體單元201的範例中（例如第2圖之虛線圓圈内之該記憶 體單元）’假定電壓施加在WLl且s〇及S1打開且電壓施加 在Gbh及GBLm。此時，此單元具有電壓施加至其閘極、 源極和沒極並可程式化或讀取。在其他群組225之其他記 憶體單元201能基於啟動相同的WL及選擇電晶體而同時被 φ選擇。 雖然只有六條總體位元線及四條字元線顯示於第2圖 中’但是熟習該技術領域者將了解典型的記憶體單元架構 將包括許多更多的單元在一個陣列中。例如，在一個實施 例中’核心陣列1 〇 2可包括多個記憶體單元陣列，各記憶 體單元陣列包含2048條位元線及256條字元線。該2048 條位元線對應至選擇電晶體的256個八記憶體單元群組 (eight memory cell group)225。 雖然於核心區域102中之該記憶體單元201係組構為 93637 13 1337358 N〇R記憶體，但在某些實施例中，記憶體裝置ί〇〇之該週 邊區域電路可提供呈現出通常由NMD型快閃記憶體所提 供的外接介面。在此情況中，從使用者/電路設計者的觀點 來看即使核心區域〗0 2已用作為NOR型快閃記憶體，但 疋。己吃體裝置1 〇 〇能有效地視為型快間裝置。 第3圖為更詳細說明記憶體單元2〇1之其中一個例示 的剖面圖。記憶體單元2〇1可形成於基板31〇上並包括汲 極202、源極203和堆疊閘極204。基板310可由半導體材 料开/成例如石夕、鍺或石夕錯。沒極和源極區域£ 〇 2及2 0 3 可以是摻雜η型雜質的區域，例如磷或砷。如前所述，根 據該施加電壓值，汲極和源極區域2〇2及2〇3的功能可以 反向。 田如第3圖所示，堆疊閘極2〇4形成於通道區域315上。 堆登閘極2G4包括’包含有相當薄的閘極介電層32〇之一 些層、電荷儲存層322、第二介電層324及控制閘極328。 介電層㈣可包括氧化物，例如氧化矽(例如以〇2)。 電何儲存層322可形成於閘極介電層320上並可包括 t電材料，例如氮化物（例如氮化石夕）。層322作為記憶體 早兀201的電荷儲存層。 電何儲存層3 2 2可用W冲产yfffl斗、$々 __ 」用以储存一個或更多個資訊位元。 Ϊ 一個例示實施例中’電荷儲存層322可藉由將該第一及 :-電％局限至電荷儲存層322之個別左右㈣而儲存代 表兩個分離的資料你； μ ^ ' 的电何。該記憶體單元201之該兩 個電何之各個電荷可兹 电仃τ糟由例如通道熱電子注入（化抓此i 93637 14 1337358 hotelectron injection)而單獨程式化，以儲存電荷在該 •電荷儲存層322之個別側。以此種方式，於電荷儲存屢322 '中之電荷變成有效地捕陷於電荷儲存層322之各個別側 上，並且該記憶體陣列之密度可較每單元僅儲存一個資料 位元的記憶體裝置有所增加。在其他的實施例中，電荷儲 /存層322可儲存代表各個記憶體單元2〇1之三個或更多個 資料位元的電荷。 第二介電層324可形成於層322上並可包括多層結 •構，例如第—氧化石夕層325及第二高介電常數㈤丄口)層 .326。High-Κ層326可包括例如氧化鋁，例如Ah〇3。介電 .層325及326可一起作為記憶體單元2〇1之層間閘極介電 層的功能。在其他實施例中，介電層324可包括單一層，

例如氧化矽或氧化鋁。 S 控制閘極328可形成於第二介電層324上方。控制閘 極328可由例如多晶矽形成並可連接至記憶體單元別1之 壽該字元線。 在操作中，記憶體裝置100之核心區域1〇2可藉由通 道熱電子注入製程將電子注入電荷儲存層322十而^行程 式化。該注入電子被捕陷（trapped)在電荷儲存層322申直 到執行抹除操作為止。 ”核心陣列1〇2中之記憶體單元2〇1可藉由施加相當高 電壓（例如7伏待）至其中一條該字元線WL(例如WLi)，有 效地施加該電壓至輕接至WL之該記憶體單元的控制問極 328而程式化。同時，電壓可施加跨於群組之其中一 15 93637 1337358 個該記憶體單元的汲極202和源極203 >例如，可施加約5 伏特至GBLi而GBLm可接地。而且，選擇電晶體s〇及幻 可藉由施加適當電壓至S1而導通。這些電壓在該啟動的記 憶體單元（例如第2圖中圈起的記憶體單元）中沿著從該源 極到該汲極之該通道長度產生垂直及橫向的電場。這些電 場導致電子被拉離該源極並開始加速朝向該汲極。當他們 沿忒通道長度移動時，他們便獲得能量。假使一些之電子 獲侍足夠能量時，他們便能跳過該介電層32〇之電位障進 入電何儲存層322之一側而被捕陷。該補陷之電子改變該 記憶體單元之電子特性。在讀取操作中，該及極與源極端〆 係互相交換。例如，可藉由施加約3伏特至虬！、將ML 接地並知加約1.5伏特至GBL⑴而執行該對應的讀取操作。 當兩個位元儲存在電荷儲存層322中時，該第二位元 ^相似於該第-位元的方式程式化，除了源極和及極端 =方向上為反向外。第4圖為說明第3圖之該例示記 >田\早7°的剖面圖。此外，第4圖說明當記憶體單元201 來儲存代表兩個單獨位元的電荷時的讀取及程式化方 向0記憶體單元2 01句括太蕾μ 士 ^括在電何儲存層322内的兩個分離 2何儲存區域432及434。各儲存區域似及434可定 義-：位元。為程式化該左邊區域432或讀取 作為汲極並接受相對於區域挪之高電虔， μ區域2 〇 2作為源極。為程式化

左邊「，右邊區域434或讀取該 及遭{^域432,區域202作為兮、、芬代# L 之高電厂堅，該區域2G3作為^ 受相對於區域2〇3 作為源極。第4圖之箭號係圖示電 93637 16 1337358 何流動方向。 置鋥^h 元201 = 14 ’根據本發明之原理，—列之多個記憶體單 :=(=己憶體單元2〇1具有共同的字元線)可藉由 线子謂及在不同群組225中成對的選擇電晶體s〇至 而同時或平行地程式化。平行程式化多個記憶體單元 =在，上能被視為^‘程式化窗’，内程式化多個記憶 m此所述之該例示實施例中，該程式化窗尺寸將 被“述為256個位元寬。也就是說，程式化以挪位元塊 =unks)中執仃。熟習該技術領域者將了解可使用其他的 程式化窗尺寸，例如512位元。 弟6圖為說明典型的N0R記憶體震置之例示程式化的 流程圖。如在該技術領域中已知，在習知的_記憶體陣 ，列中’ 8位元群組（例如八個8位謂⑴之第一組係初步 被辨識（步驟600)'然後各個8位元群組接著可被程式化 # (步驟602)。在程式化該第一組之各個8位元群組後，整 炒:第°且（例如64位元）則經過程式化驗證（步驟6〇4)。 ，後決定是否整個該字元線經過程式化（步驟6〇6)。如果 疋’則'該操作便終止；然而’如果該整個字元線未經過程 式化，則程序回到步驟602來程式化下一組。重複該程序 直到整個該字元線被程式化/驗證為止。 ^幸的是’該程式化/驗證操作之速度會由於該高程式 化電壓的間歇上下跳動及該感測放大器電路的週期性而降 低。 93637 17 1337358 ’相同實際的陣列，

而改善裝置效率。 根據本發明之原理， 一連_的程式化窗/子窗。 第5圖顯示一個程式化窗515。程式化窗515可包括 用以寫入核心區域102的256位元。基於該程式化窗515 _中各，該位元，記憶體裝置100可判定是否對應至該位元 之該實際的記憶體單元201或記憶體單元2〇1之部分需要 被程式化。程式化窗515可進一步細分為子窗52〇，例如 藉由將程式化窗520之該256位元細分為四個64位元窗。 就一個512位元程式化窗而言，可使用四個12 8位元子窗。 籲然後該四個64位元窗500可平行程式化至核心區域丨〇2。 藉由同時程式化使用64位元程式化子窗的記憶體裝置 10 0 ’可完成該裝置之程式化比習知的N〇r記憶體裝置快約 八倍。對128位元程式化子窗而言，速度可增加至十六倍。 在此將根據6 4位元子窗5 2 0進一步描述記憶體程式 化。熟習該技術領域者將了解到可使用其他的程式化子窗 尺寸。例如，如上簡述，128位元子窗可用在該程式化窗 為512位元時。而且，具有包含子窗之程式化窗之概念可 另外實行為沒有子窗的單一程式化窗或更多數量之子窗 18 93637 丄337358 • (例如八個或更多）。 ' 因為平行程式化需要同時施加程式化脈衝至許多記憶 -體單元，因此會有需要額外電源來完成該程式化的風險。 •例如，使用習知的程式化技術，就64位元程式化窗而言， 品要在單私式化操作期間程式化6 4個位元。這種需求會 超過現有電源供給的能力或程式化電麼產生器122的電源 官理能力。 _ 為有效地使用該電源，可使用在此稱為反程式化方法 pr〇gramming meth〇d)之程式化技術作為功耗狀 f官理架構以確保最多，在任何單—程式化操作期間只有 .廷些平行位元的-半量（亦即32個位元）實際上需要被程 式化至他們個別的記憶體單元。另外，與該實質資料無關 的記憶體組態位元亦需要和這些32個（最多量）位元程式 化二廷些組態位元可包括位元例如多餘位元、指示位元及 動態參考位元。在一個實施例中，五個組態位元之最大值 •需要針對各個子窗52〇作程式化，給最大總計37位元用以 針對各個64位元子窗520作程式化。 在操作中，該反程式化方法根據子窗52〇中之資料動 態地選擇如何_料化單元加。例如，假使未程式化 (η⑽-pr〇grammed)記憶體單元2〇1 (亦即沒有儲存電荷的 早凡）通常被解料邏輯1(1)，而子窗52G包 輯_，而沒有程式化子窗520中之所有的位元二 則子窗520中該未程式化記憶體單元2 為對應至邏輯。。以此方法，不程式化子窗52〇之:有二 93637 19 !337358 .位元，則子窗520中沒有位元需要被程式化，而能夠省下 -許多時間及電力。在此範例中，少如一個紕態位元（例如該 指示位元）經過程式化以指示該子窗之該記憶體單元以反 方式（inverse manner)被解譯，其中反程式化記憶體單元 '對應至邏輯0，而不是習知的邏輯1。 該反程式化技術能有利地致使程式化的每位元低於平 均的電力流失且每程式化窗較少的最大電流。依此範例， 考慮需要0. 1毫安培以程式化一個記憶體單元及使用64 •位元程式化窗的例示情況。沒有在此描述之該程式化技術 '時，該64位元程式化窗需要總電流64毫安培之多來進行 .程式化。假使程式化電壓產生器122被限制在供給例如4 笔安培的電流，則不能使用64位元窗。然而，以該上述的 程式化技術，64位元程式化窗所需之最大總電流能降至幾 乎一半（約3.3毫安培）來程式化32位元外加該組態位元 (例如該指示位元）。在此情況中，可使用64位元程式化窗 鲁而不超過該程式化電壓產生器122的能力。 第7圖為說明記憶體裝置（例如記憶體裝置丨〇 〇)之例 =程式化的流程圖。程式化窗（例如程式化窗515)係可獲 侍亚包括被寫入記憶體之該等位元（步驟700)。如前所 述，一個程式化窗可能的尺寸可以是256位元程式化窗。 該程式化窗可以被分為子窗52〇，例如四個以位元子窗（步 驟701)丄然後’對應至程式化窗515之該字元線可藉由施 j田阿的电壓（例如9v)至該字元線而啟動（步驟了⑽）。 然後’對應至各子窗520之資料可接著寫入記憶體單元 20 93637 1337358 2〇1在某些可能的實施例中，可同時寫入多個子窗。 就將寫入之選擇子窗520而一. •路緒由520而δ，έ己憶體裝置100中之 述輯’例如Υ解碼器電路丨〇8哎狀 定兮㈣工“电格飞狀怨控制120之邏輯可判 广擇子匈中哪個位元需要程式化(步驟7〇3)。該反程 量減到最小。 式化Μ憶體h2G1的所需數 口核心陣列102之物理特性係當以f知方式同時程式化 大量的位科會導致負脈衝訊號（Pu 1 se undersh。。t)。例 如’陣列1G2可配置以包括“高”組態及長位域。該電 位負脈衝讯可定義為該脈衝之峰值振幅與所期望之穩熊 脈衝位準之差。在程式化含有許多欲程式化之位元(例Ζ 3 2位元）之子窗後，此時負脈衝訊號最為劇烈。在此情況， 因為各個長位元線需要固定的電流供給，因此程式化電壓 產生器122會經歷大電流消耗。在習知操作中，這也許； 要時間延遲及大充電電流來使能夠程式化下一個子窗。 春根據符合本發明之一個實施例，可藉由在施加任何程 式化脈衝之前對與該程式化操作相關聯之該位元線預先充 電而避免或降低此負脈衝訊號情況（步驟7〇4)。在一個實 施例中，該位元線係預先充電至電壓供應（Vcc)位準（例如 攸約1. 8至約3. 3伏特）。藉由預先充電對應至欲程式化之 该單元201的該位元線，該位元線係能較快達到且穩定在 所期望的電壓位準。另外，由於該位元線已預先充電而能 降低使該位元線產生脈衝所需之該充電電流。再者，藉由 不對所有位元線預先充電’係能避免不必要的電力消耗。 21 93637 記憶體單元 而啟動（步驟 在位元線預先充電後，對應至欲程式化之該 201之該位元線可藉由使該位元線產生脈 705)。 如前所述，實際上所需要被程式化者可為該64位元程 式化窗520 0卜半或少於該64位元。該未程式化群組之該 選擇電晶體S0至S7可保持在“關閉，，狀態（亦及非啟 動）。也就是說，對於各個該未程式化群組不會有電壓施加 在該選擇電晶體so至S7之閘極。 第8圖為說明例示字元線（WL)及八個記憶體單元 術-1至80卜8之群組的圖示，其中各個記憶體單元藉由 對應的選擇電晶體S0至57控制位元線。64位元程式化窗 520可對應至此種記憶體單元2Q1群組之各個⑷立元内之 一個位元。作為範例，假定在記憶體單元801-2之該左邊 位兀將被程式化。在此情況令，記憶體單元8〇1_2之該左 側為沒極且記憶體單元8〇1 — 2之該右側為源極。因此，電 壓（例如約4. 5伏特）可施加至位元線⑼^，選擇電晶體邡 可啟動Μ立70線GBL1 + I可接地且選擇電晶體S1可啟動。施 力至WL GBL·及GBLm之電壓可由程式化電壓產生器122 產生。 在程式化該電流子窗後，在程式化窗515之其他子窗 重複步驟J03至705(㈣7〇6)。在程式化由該程式化窗 5或子囪520扣疋之該記憶體位元後，執行程式化驗證 γ驟以t保;^加至各記憶體單元之該程式化電壓適當地提 向將被程式化之各記憶體單元之臨限電壓至預定參考電壓 93637 22 考電壓以實際地程式化該適當的記憶體單元。 很據本發明之用抨， 斗 證該程式化窗中之各：牛步驟可包括同時或平行驗 個容二中之各位疋(步驟_。在符合本發明之- 個只％例中，可平行程式 ^ , π ± 靶也立70。错由同時驗證 王工二囪、中之所有256位元，記憶體裝置100之程式 化私也％成可較習知的_記憶體裝置快約十六至三十二 L就512位凡程式化窗而言，此速度優點係 四倍之多。 丁 鲁帛9圖為說明根據本發明原理之步驟7⑽至川之一 個例示驗證程序的流程圖。在第7圖之步驟Μ判定該程 式=窗之各個記憶體單元經過程式化後（或者是，多個程式 化向中之各個記憶體單元），施加讀取或驗證字元線電壓至 該程式化窗（步驟_。料，在與該程式化窗有關之各 位兀線上感測，其令該程式化窗係使用一些包含於y 解碼器/感測放大器電路⑽内之分離的感測放大器（步驟 鲁902)。例如，假使要平行驗證或讀取256位元，則需要 個感測放大器。 然後將該感測電壓與參考電壓作比較（步驟9〇4)。然 後將與該感測測量相關之資料讀入記憶體112(步驟 ' 9〇6)。因為使用了分離的感測放大器（各位元線一個），因 此隨著同步驗證的位元數量增加，執行平行驗證所需的電 力消耗係大致上增加。為減緩這種電力需求，符合本發明 原理之記憶體裝置100可包括在感測放大器電路1 〇8上之 低電力感測放大器以利於在該平行驗證操作期間降低電力 93637 23 丄 消耗。 接f，判定是否各程式化窗或子窗經過驗證。如上所 ;，：： =證多個程式化窗或子窗，因而改善程式化速 又饭使判疋需要驗證附加的程式化窗，則該程序移至下 -個程式化窗(步驟_且該程序回到步驟9〇2。 定所有程式化窗已經過驗證，接 :亥=壓達到或超過該參考電壓(步侧。假使判定 =_測電壓沒有相或超過該感測電壓’則該程序回 弟圖之二驟705 ’其係施加附加的程式化脈衝且該正 •在程式化位_再次經過程式化驗證。然而，假使判定各 達到或超過該參考電壓，則該程式化窗被視為經 =近且對該電流程式化窗或程式化窗群組結束該程序。 根據本發明之原理，可同時驗證多個程式化窗。另外，本 =明之該程式化及魏程序可操作在頁模式而連結各個操 作之多條字元線（例如四條字元線）。 眷。己It體裝置1〇〇中之程式化驗證及讀取操作大致上與 裝置&序1GG中需要辨識各記憶體單元抓之該程式化 卜之序者相似。該兩者操作間之差異在於施加在目 二正在#取/驗證之單元2Ql之閘極的電壓。第Μ圖為說 根據^明原理之—個例示讀取程序的流程圖。最初，

I%加喂取子凡線電壓至與欲讀取之該程式化窗有關之該 字元線（步驟1〇〇〇)。垃I h 、 ；接考’在與該程式化窗有關之各位元 線上感測電壓，苴Φ /、甲5亥心式化窗係使用一些包含於Y解碼 測放大器電路⑽内之分離的感測放大器（步驟 93637 24 1337358 •· ι〇02)。例如，假使要平行驗證或讀取256位元，則需要 .256個感測放大器。 -^然後將該感測電壓與參考電壓作比較（步驟1 004)。然 後將與該感測測量相關之資料讀入記憶體丨丨2 (步驟 H)06)。因為使用了分離的感測放大器（各位元線一個），隨 -·著同=讀取的位元數量增力口，執行平行讀*所需的電力消 耗係’、貝上增加。為了減緩這種電力需求，符合本發明原 理之β己隐體裝置1 〇 Q可包括在感測放大器電路1 〇 8上之低 春電力感測放大器以利於在該平行讀取操作期間降低電力消 耗。 接著，判定是否各程式化窗或子窗經過讀取。如上所 述，可平行讀取多個程式化窗或子窗，因而改善讀取速度。 假使判定需要讀取額外的程式化窗，則該程序移至下一個 程式化窗（步驟1010)且該程序回到步驟1〇〇2。假使判定已 經讀取所有的程式化窗，則該讀取操作終止。 .·結論 如上所述，可執行一些程式化技術（例如平行處理及電 源管理）以大致上增加N0R為基礎之記憶體裴置的程式化 速度及電力效能。由此產生的記憶體裝置仍能展現出N0R 為基礎之裝置的碼品質（c〇de-quality)效能，同時進一步 展現出可與習知的N A N D基礎快閃記憶體裝置相比 超越的程式化與頁讀取速度及有效的電源管理能力。一 前面本發明之例示實施例的敘述係提供說明與敘述， 但非意於已完全揭示或限制本發明於所揭露之特定形式。 25 93637 (· S ；ί 1337358 藉由貝作本發明或鑑於上述教 變。 ^係可能作各種的修飾及改 此外，關於第6圖所述之—車 在符合本發明之並㈣4串的步驟，該步驟順序 步驟可平行實行。 同。另外，非相依性 在本發明之敘述中，沒有任 視為本①件或‘不應被 天巾_或必要的，除非有明確描述者。而且， 於原文說明書中所用夕q叫“，，〆 窃〒所用之訄g a係包含一個或多個項 目二如指僅有—個時，係❹“。狀，，或相似表示法。再者， 土於（based on)”係指“至少部分基於” 描述其不是。 【圖式簡單說明】 本s兄明書提供附圖以供參考，其中各圖中具有相同參 考符號之元件係表示相似的元件。 第1圖為顯示例示高度實行的記憶體裝置的區塊圖； 第2圖為顯示第1圖之核心區域中所實行的記憶體單 元陣列之例示部份的圖示； 第3及4圖為第2圖之記憶體單元的其中一個例示的 剖面圖； 第5圖為顯示程式化窗概念的圖示； 第6圖為顯示典型的n〇r記憶體裝置之例示程式化的 流程圖； 第7圖為顯示例如第1圖之記憶體裝置之記憶體裝置 之例示程式化的流輕圖； 26 93637 圖示 7圖為,.、、員不例不字π線及對應的記憶體單元群組的

第9圖為顯示第7 以及 圖之驗證過程的一 個例示的流程 置 目為顯示例如第1圖之記憶體裝置 例示讀取的流程圖。 要元件符號說明】 記憶體裝置 核心陣列；陣列； 核心區域 位址線 Y解碼器/感測放大 106 器電路 位址定序器 X解碼器 輸出記憶體；輸出記憶體緩衝器 輸入/輸出（I/O)緩衝器 輸入/輸出（I/O)線 120 狀態控制元件 程式化電壓產生器 123 直流變換器 抹除電壓產生器 126 選擇開關 重設線（RESET) 134 寫入啟動線（WE) 位元組線（BYTE) 138 晶片啟動線（CE) 輸出啟動線（OE) 201 記憶體單元 汲極區域 203 源極區域 堆疊閘極 210 記憶體陣列；陣列 附加位元線 225 群組 基板 315 通道區域 27 【主 100 •102 104 108 110 112 114 116 魯122 124 132 136 140 202 204 215 310

93637 320 322 324 325 326 328 介電層；閘極介電層 電荷儲存層；電荷 介Φ a . A 了儲存7L件 電層，第二介電層 控制閘極 介電層；第一氧化矽層 "電層，第二高介電常數層 432 f荷儲存區域；左邊區域；程式化/讀取區域 434電荷儲存區域；右邊區域；程式化/讀取區域 515 %式化窗 52〇子窗 -600 、 602 、 604 、 606 、 700 、 701 、 702 、 703 、 704 、 .705 、 706 、 708 、 710 、 900 、 902 、 904 、 906 、 908 、 910、912、1〇〇〇、1〇〇2、1〇〇4、1006、1010 步驟 801_1 、 8〇1-2 、 810-3 、 801-4 、 801-5 、 801-6 、 801-7、801-8 記憶體單元 SO、SI、S2、S3、S4、S5、S6、S7 選擇電晶體 WL > WL.-WLn 字元線 GBLi-i、GBLi、GBL“丨、GBLw、GBLi+3、GBL“4位元線 28 93637

Claims (1)

1337358 十、申請專利範圍： ⑽正本! 第95133810號專利申請案 (99年1 0月！曰） 1. 一種程式化包含記憶體單元（201)之陣列（102)之非揮 發性記憶體的方法，各記憶體單元包含基板（31〇)、控 制閘極（328)、電荷儲存元件（322)、源極區域（203)及 沒極區域（202)’該方法包括下列步驟： 接收含有將在該陣列中被程式化之預定數量之位 元的程式化窗（700); 判定該預定數量之位元中哪幾個位元將於該記憶 •體陣列中被程式化（703); 同時程式化該被判定將被程式化之位元至該陣列 中之對應的記憶體單元（705);以及 同時驗證在該陣列中之該預定數量之位元的程式 化狀態（708)。 2_如申請專利範圍第丨項之方法，復包括：

4. 5. 在同時程式化該預定數量之位元之前預先充電與 該預定數量之位元相關聯之位元線（7〇4 )。 :申言:專利範圍第2項之方法，其中該預先充電與該預 定數量之位it相關聯之位元線（7⑷包括將位元線預先 充電至對應於電壓源（122)的電壓。 如申請專利範圍第1項之方法，其中該判定該預定數量 之^中哪幾㈣元將於該記憶體陣列中被程式化係 根據反程式化方法（7〇3)。 4項之方法，其中該反程式化方法 (703)包含： (修正本)93637 29 1337358 第95133810號專利_锖案 ' (9 9年1 〇月1日; 判定是否該預定數量之位元多於該程式化窗中之 位元數量的一半，其中不包含於該預定數量之位元之該 私式化窗中之位元為剩餘位元； 假使判定該預定數量之位元多於該程式化窗中之 該位7L數量的一半，則同時程式化對應於該程式化窗中 之該剩餘位元的該陣列中之該記憶體單元；以及 設定指示位元至預定邏輯狀態來指示是否該預定 數量之位元多於該程式化窗中之該位元數量的一半。 6.如申請專利範圍第丨項之方法，其中該同時驗證（7〇8) 包含： 判定在該陣列上之該預定數量之位元是否被程式 化（908);以及其中該方法復包括： 再転式化該預定數量之位元中之任何未程式化位 元（705)。 7·如申請專利範圍第丨項之方法，其十該電荷儲存元件 φ (322)包括介電電荷儲存元件（322)，配置以對各個記憶 體單元（201)儲存至少兩個單獨電荷（432, 434)。 8. 一種記憶體裝置（1〇〇)，包括： 至少一個非揮發性記憶體單元（2〇1)的陣列 (10 2 )，複數條位元線（215)’各連接至複數個該記憶體 單元（201)之源極（203)或汲極（202)區域； 電壓供應元件（12 2 )，配置以產生程式化電壓以用 於同時程式化複數個該記憶體單元（2〇1)，該電壓供應 元件（122)包含直流變換器（DC_t〇〜D(： c〇nvener) 30 (修正本)93637 1337358 . 第95133810號專利_請案 • ( 9 9年1 0月1日） (123)； 複數個感挪放大器（108 )，連接至該複數條位元線 • (215)，其中該複數個感測放大器U08)為低電力感測放 - 大器（108); 控制邏輯（12 0)’配置以同時程式化在該至少一個 非揮發性記憶體單元（201 )的陣列（1 〇2)内之記憶體單 元，其中該陣列（102)内之記憶體單元對應於包含將被 程式化之預定數量之位元的程式化窗（7〇5)，以及配置 镰以藉由以該複數個感測放大器中所對應之一個感測放 大器來監視各記憶體單元之臨限電壓而同時驗證程式 化記憶體單元中之一些位元（7〇8)。 9.如申請專利範圍第8項之記憶體裝置（1〇〇)，其中該至 J 一個非揮發性記憶體單元（2〇1)的陣列（1〇2)復包含： 複數條子元線（WL)，設置正交於該位元線（215)， 各字το線（WL)係連接至複數個該記憶體單元（2〇丨）之閘 • 極區域（204)。 (修正本)93637 31 1337358 第95133810號申請專利申請案 JJA-U/iL 中文圖式第6圖修正圖 1 1 99 年 10 月 1 日

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