KR20200058584A

KR20200058584A - 다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리

Info

Publication number: KR20200058584A
Application number: KR1020207014302A
Authority: KR
Inventors: 헨리 친; 젠밍 조우
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2018-05-08
Filing date: 2019-02-05
Publication date: 2020-05-27
Also published as: US20190348127A1; US11101001B2; EP3692534A1; CN111386571B; US11087849B2; WO2019216965A1; CN111386571A; EP3692534A4; US20190348129A1; KR102327121B1

Abstract

비휘발성 메모리 시스템은 비휘발성 메모리 셀들에 접속되는 제어 회로를 포함한다. 제어 회로는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성된다.

Description

다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리

반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 서버, 솔리드 스테이트 드라이브, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스와 같은 다양한 전자 디바이스들에서 널리 사용된다. 반도체 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 비휘발성 메모리가 전원(예컨대, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다. 비휘발성 메모리의 예들은 플래시 메모리(예컨대, NAND 타입 및 NOR 타입 플래시 메모리)를 포함한다.

메모리 시스템들은 호스트 디바이스(또는 다른 클라이언트)에 의해 제공되는 데이터를 저장하는 데 사용될 수 있다. 데이터를 메모리 시스템 내로 프로그래밍하기 위한 프로세스는 호스트 디바이스(또는 다른 클라이언트)가 메모리 시스템이 프로그래밍을 완료하는 데 아주 오래 기다릴 필요가 없도록 빨라야 한다는 것이 중요하다.

유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1은 메모리 시스템의 일 실시예를 도시한 블록도이다.
도 2는 메모리 다이의 일 실시예의 블록도이다.
도 3은 모놀리식 3차원 메모리 구조물의 일 실시예의 일부분의 사시도이다.
도 4a는 2개의 평면들을 갖는 메모리 구조물의 블록도이다.
도 4b는 메모리 셀들의 블록의 일부의 평면도를 도시한다.
도 4c는 메모리 셀들의 블록의 일부의 단면도를 도시한다.
도 4d는 선택 게이트 층들 및 워드 라인 층들의 도면을 도시한다.
도 4e는 메모리 셀들의 수직 컬럼(column)의 단면도이다.
도 4f는 복수의 NAND 스트링들의 개략도이다.
도 5는 임계 전압 분포들을 도시한다.
도 6은 데이터 상태들에 대한 데이터 값들의 할당의 일례를 기술한 표이다.
도 7은 비휘발성 메모리를 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 8은 메모리 셀들의 수직 컬럼을 도시한 블록도이다.
도 9는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하는 메모리 시스템의 부분들을 도시한 블록도이다.
도 10은 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 전압원들을 도시한 블록도이다.
도 11은 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 전압원들을 도시한 블록도이다.
도 12는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 전원들을 도시한 블록도이다.
도 13은 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 전압원들을 도시한 블록도이다.
도 14는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 15는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 16은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 17은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 18은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 19는 상이한 비트 라인 신호들을 상이한 비트 라인들에 인가하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 20은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 신호 다이어그램이다.
도 21은 상이한 비트 라인 신호들을 상이한 비트 라인들에 인가하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 22는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 신호 다이어그램이다.
도 23은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 신호 다이어그램이다.
도 24는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다.
도 25는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 신호 다이어그램이다.

일부 실시예들에서, 비휘발성 메모리 시스템은 메모리 구조물에 접속된 제어 회로를 포함한다. 메모리 구조물은 데이터를 영구적으로 저장하는 복수의(예컨대, 수백만 개의) 비휘발성 메모리 셀들을 포함한다. 프로그래밍 동안 성능을 증가시키기 위해, 복수의 메모리 셀들은, 메모리 시스템이 다수의 평면들에 대해 동시에 프로그래밍을 수행하여; 그에 따라, 주어진 기간 동안 더 많은 셀들이 프로그래밍될 수 있도록 다수의 평면들에 배열된다. 시스템의 효율을 증가시키기 위해, 다수의 평면들에서의 다양한 블록들은, (동일한 블록 또는 상이한 블록들의) 각각의 서브블록이 독립적으로 소거, 판독 및 프로그래밍될 수 있도록 서브블록들로 분할된다. 다수의 평면들의 이점들 및 서브블록들의 사용을 실현하기 위해, 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하는 메모리 시스템이 제안된다.

도 1은 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 제안된 기술을 구현하는 메모리 시스템(100)의 일 실시예의 블록도이다. 일 실시예에서, 저장 시스템(100)은 솔리드 스테이트 드라이브(Solid-State Drive, "SSD")이다. 메모리 시스템(100)은 또한 메모리 카드, USB 드라이브, 또는 다른 타입의 저장 시스템일 수 있다. 제안된 기술은 임의의 하나의 타입의 메모리 시스템으로 제한되지 않는다. 메모리 시스템(100)은 호스트(102)에 접속되는데, 이는 컴퓨터, 서버, 전자 디바이스(예컨대, 스마트폰, 태블릿 또는 다른 모바일 디바이스), 어플라이언스, 또는 메모리를 사용하고 데이터 프로세싱 능력들을 갖는 다른 장치일 수 있다. 일부 실시예들에서, 호스트(102)는 메모리 시스템(100)과는 별개이지만 그에 접속된다. 다른 실시예들에서, 메모리 시스템(100)은 호스트(102) 내에 임베드된다.

도 1에 도시된 메모리 시스템(100)의 컴포넌트들은 전기 회로들이다. 메모리 시스템(100)은 하나 이상의 메모리 다이(130) 및 국부적 고속 휘발성 메모리(140)(예컨대, DRAM)에 접속되는 제어기(120)를 포함한다. 하나 이상의 메모리 다이(130)는 각각 복수의 비휘발성 메모리 셀들을 포함한다. 각각의 메모리 다이(130)의 구조에 관한 더 많은 정보가 도 2와 관련하여 하기에 제공된다. 국부적 고속 휘발성 메모리(140)는 일정 기능들을 수행하도록 제어기(120)에 의해 사용된다. 예를 들어, 국부적 고속 휘발성 메모리(140)는 논리적-물리적 어드레스 변환 테이블들("L2P 테이블들")을 저장한다.

제어기(120)는 호스트(102)에 접속되어 그와 통신하는 호스트 인터페이스(152)를 포함한다. 일 실시예에서, 호스트 인터페이스(152)는 PCIe 인터페이스를 제공한다. SCSI, SATA 등과 같은 다른 인터페이스들이 또한 사용될 수 있다. 호스트 인터페이스(152)는 또한 NOC(network-on-chip)(154)에 접속된다. NOC는 집적회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 논리부를 사용할 수 있다. NOC 기술은 온-칩(on-chip) 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속부를 통한 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 SoC(system on a chip)들의 확장성(scalability) 및 복잡한 SoC들의 전력 효율을 개선한다. NOC의 배선들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 P2P 신호 배선, 공용 버스, 또는 브리지들을 갖는 구분된 버스)에 비해 향상된 성능(예컨대, 처리율) 및 확장성을 제공한다. 다른 실시예들에서, NOC(154)는 버스에 의해 대체될 수 있다. NOC(154)에 접속되고 그와 통신하는 것은 프로세서(156), ECC(error correction code) 엔진(158), 메모리 인터페이스(160), 및 DRAM 제어기(164)이다. DRAM 제어기(164)는 국부적 고속 휘발성 메모리(140)(예컨대, DRAM)를 동작시키고 그와 통신하는 데 사용된다. 다른 실시예들에서, 국부적 고속 휘발성 메모리(140)는 SRAM 또는 다른 타입의 휘발성 메모리일 수 있다.

ECC 엔진(158)은 에러 정정 서비스들을 수행한다. 예를 들어, ECC 엔진(158)은 구현된 ECC 기법에 따라 데이터 인코딩 및 디코딩을 수행한다. 일 실시예에서, ECC 엔진(158)은 소프트웨어에 의해 프로그래밍되는 전기 회로이다. 예를 들어, ECC 엔진(158)은 프로그래밍될 수 있는 프로세서일 수 있다. 다른 실시예들에서, ECC 엔진(158)은 어떠한 소프트웨어도 없는 주문제작 전용 하드웨어 회로이다. 다른 실시예에서, ECC 엔진(158)의 기능은 프로세서(156)에 의해 구현된다.

프로세서(156)는 프로그래밍, 소거, 판독뿐만 아니라 메모리 관리 프로세스들과 같은 다양한 제어기 메모리 동작들을 수행한다. 일 실시예에서, 프로세서(156)는 펌웨어에 의해 프로그래밍된다. 다른 실시예들에서, 프로세서(156)는 어떠한 소프트웨어도 없는 주문제작 전용 하드웨어 회로이다. 프로세서(156)는 또한 소프트웨어/펌웨어 프로세스로서 또는 전용 하드웨어 회로로서 변환 모듈을 구현한다. 많은 시스템들에 있어서, 비휘발성 메모리는 하나 이상의 메모리 다이와 연관된 물리적 어드레스들을 사용하여 저장 시스템에 내부적으로 어드레싱된다. 그러나, 호스트 시스템은 다양한 메모리 위치들을 어드레싱하는 데 논리적 어드레스들을 사용할 것이다. 이것은 호스트가 데이터를 연속적인 논리적 어드레스들에 할당하는 것을 가능하게 하는 한편, 저장 시스템은 하나 이상의 메모리 다이의 위치들 사이에 그것이 원하는 데이터를 자유롭게 저장한다. 이러한 시스템을 가능하게 하기 위해, 제어기(예컨대, 변환 모듈)는 호스트에 의해 사용되는 논리적 어드레스와 메모리 다이들에 의해 사용되는 물리적 어드레스 사이의 어드레스 변환을 수행한다. 하나의 예시적인 구현예는 논리적 어드레스들과 물리적 어드레스들 사이의 현재 변환을 식별하는 테이블들(즉, 위에서 언급된 L2P 테이블들)을 유지하는 것이다. L2P 테이블 내의 엔트리는 논리적 어드레스 및 대응하는 물리적 어드레스의 식별을 포함할 수 있다. 논리적 어드레스-물리적 어드레스 테이블들(또는 L2P 테이블들)이 단어 "테이블들"을 포함하지만, 그들은 문자대로 테이블들일 필요는 없다. 오히려, 논리적 어드레스-물리적 어드레스 테이블들(또는 L2P 테이블들)은 임의의 타입의 데이터 구조일 수 있다. 일부 예들에서, 저장 시스템의 메모리 공간은 국부적 메모리(140)가 모든 L2P 테이블들을 보유할 수 없을 정도로 크다. 그러한 경우에 있어서, 전체 세트의 L2P 테이블들은 메모리 다이(130)에 저장되고, 일정 서브세트의 L2P 테이블들은 국부적 고속 휘발성 메모리(140)에 캐싱(L2P 캐싱)된다.

메모리 디바이스(160)는 하나 이상의 메모리 다이(130)와 통신한다. 일 실시예에서, 메모리 인터페이스는 토글 모드 인터페이스를 제공한다. 다른 인터페이스들이 또한 사용될 수 있다. 일부 예시적인 구현예들에서, 메모리 인터페이스(160)(또는 제어기(120)의 다른 부분)는 데이터를 하나 이상의 메모리 다이로 송신하고 데이터를 하나 이상의 메모리 다이로부터 수신하기 위한 스케줄러 및 버퍼를 구현한다.

도 2는 메모리 다이(300)의 일 실시예의 기능 블록도이다. 도 1의 하나 이상의 메모리 다이(130) 각각은 도 2의 메모리 다이(300)로서 구현될 수 있다. 도 2에 도시된 컴포넌트들은 전기 회로들이다. 일 실시예에서, 각각의 메모리 다이(300)는 메모리 구조물(326), 제어 회로부(310), 및 판독/기록 회로들(328)을 포함한다. 메모리 구조물(326)은 로우(row) 디코더(324)를 통해 워드 라인들에 의해 그리고 컬럼 디코더(332)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(328)은 SB1, SB2,...,SBp(감지 회로부)를 포함한 다수의 감지 블록들(350)을 포함하고, 다수의 메모리 셀들 내의 일정 페이지(또는 다수의 페이지들)의 데이터가 동시에 판독 또는 프로그래밍(기록)되는 것을 허용한다. 일 실시예에서, 각각의 감지 블록은 감지 증폭기, 및 비트 라인에 접속된 래치들의 세트를 포함한다. 래치들은 기록될 데이터 및/또는 판독된 데이터를 저장한다. 감지 증폭기들은 비트 라인 드라이버들을 포함한다. 커맨드들 및 데이터는 라인들(319)을 통해 제어기와 메모리 다이(300) 사이에서 전달된다. 일 실시예에서, 메모리 다이(300)는 라인들(118)에 접속된 한 세트의 입력 및/또는 출력(I/O) 핀들을 포함한다.

제어 회로부(310)는 메모리 구조물(326) 상에서 메모리 동작들(예컨대, 기록, 판독, 소거, 및 다른 것들)을 수행하기 위해 판독/기록 회로들(328)과 협력한다. 일 실시예에서, 제어 회로부(310)는 상태 머신(312), 온-칩 어드레스 디코더(314), 전력 제어 회로(316) 및 온도 센서 회로(318)를 포함한다. 상태 머신(312)은 메모리 동작들의 다이-레벨 제어를 제공한다. 일 실시예에서, 상태 머신(312)은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신(312)은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 일부 실시예들에서, 상태 머신(312)은 마이크로제어기 또는 마이크로프로세서에 의해 대체될 수 있다. 일 실시예에서, 제어 회로부(310)는 버퍼들, 예컨대 레지스터들, ROM 퓨즈(fuse)들, 및 디폴트 값들, 예컨대, 베이스 전압들 및 다른 파라미터들을 저장하기 위한 다른 저장 디바이스들을 포함한다. 온도 센서 회로(318)는 메모리 다이(300)에서의 현재 온도를 검출한다.

온-칩 어드레스 디코더(314)는 제어기(120)에 의해 사용되는 어드레스들 사이의 어드레스 인터페이스를 디코더들(324, 332)에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어 모듈(316)은 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어 모듈(316)은 전압들을 생성하기 위한 전하 펌프들을 포함할 수 있다.

본 문헌의 목적들을 위해, 제어 회로부(310), 판독/기록 회로들(328) 및 디코더들(324/332)은 메모리 구조물(326)을 위한 제어 회로를 포함한다. 다른 실시예들에서, 메모리 구조물(326)을 지지하고 그 상에서 동작하는 다른 회로들이 제어 회로로 지칭될 수 있다. 예를 들어, 일부 실시예들에서, 제어기는 제어 회로로서 동작할 수 있거나 또는 제어 회로의 일부일 수 있다. 제어 회로는, 또한, 본 명세서에서 기술되는 기능들을 수행하도록 하드와이어되거나 프로그래밍되는 마이크로프로세서 또는 다른 타입의 프로세서로서 구현될 수 있다.

본 문헌의 목적들을 위해, 제어 회로부(310), 판독/기록 회로들(328), 및 디코더들(324/332)은 메모리 구조물(326)을 위한 주변기기 회로들을 포함하는데, 이는 그들이 메모리 구조물(326)의 일부가 아니라 메모리 구조물(326)과 동일한 다이 상에 있고 메모리 구조물(326)을 동작시키는 데 사용되기 때문이다.

일 실시예에서, 메모리 구조물(326)은 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 타입의) 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에서 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 일례에서, 메모리 구조물(326)의 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,721,662호에서 설명된 것과 같은 전하-트래핑(charge-trapping) 재료를 갖는 수직 NAND 스트링들을 포함한다. NAND 스트링은 채널에 의해 접속되는 메모리 셀들을 포함한다.

다른 실시예에서, 메모리 구조물(326)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,082,502호에서 설명된 것과 같은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 타입들의 메모리 셀들(예컨대, NOR-타입 플래시 메모리)이 또한 사용될 수 있다.

메모리 구조물(326)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 타입은 상기의 예들로 제한되지 않는다. 많은 상이한 타입들의 메모리 어레이 아키텍처들 또는 메모리 셀 기술들이 메모리 구조물(326)을 형성하는 데 이용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조물(326)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리, 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크(Spin Transfer Torque) MRAM, 스핀 궤도 토크(Spin Orbit Torque) MRAM), 상변화(phase change) 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조물(126)의 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이, 3차원 어레이, 교차점 어레이(cross-point array), 적층형 2차원 어레이, 수직 비트 라인 어레이 등을 포함한다.

ReRAM, PCMRAM, 또는 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이에 배열되는 가역적 저항-스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.

자기저항 메모리(MRAM)는 자기 저장 요소들에 의해 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화(magnetization)를 보유할 수 있다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 외부 자기장의 것을 저장 메모리에 매칭시키도록 변경될 수 있다. 메모리 디바이스가 그러한 메모리 셀들의 그리드로부터 구성된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기록 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 그들을 통과할 때, 유도 자기장이 생성된다.

상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 광원으로부터의 광 펄스)로 게르마늄 원자의 배위(co-ordination) 상태를 간단히 변화시킴으로써 비-열적 상변화들을 달성한다. 따라서, 프로그래밍의 도즈(dose)들은 레이저 펄스들이다. 메모리 셀들은 메모리 셀들이 광을 수신하는 것을 차단함으로써 억제될 수 있다. 본 명세서에서 "펄스"의 사용은 사각 펄스를 필요로 하는 것이 아니라 사운드, 전류, 전압, 광, 또는 기타 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다.

당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물에 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조물들을 커버함을 인식할 것이다.

도 3은 복수의 비휘발성 메모리 셀들을 포함하는 메모리 구조물(326)을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다. 예를 들어, 도 3은 메모리의 하나의 블록의 일부를 도시한다. 도시된 구조물은 교번하는 유전체 층들 및 전도성 층들의 적층물 위에 위치된 한 세트의 비트 라인들(BL)을 포함한다. 예시적인 목적을 위해, 유전체 층들 중 하나의 유전체 층은 D로 마킹되고 전도성 층들(워드 라인 층들로도 지칭됨) 중 하나의 전도성 층은 W로 마킹된다. 교번하는 유전체 층들 및 전도성 층들의 수는 특정 구현 요건들에 기초하여 달라질 수 있다. 일 세트의 실시예들은 108 내지 300개의 교번하는 유전체 층들 및 전도성 층들을 포함한다. 하나의 예시적인 실시예는 96개의 데이터 워드 라인 층들, 8개의 선택 층들, 6개의 더미 워드 라인 층들 및 110개의 유전체 층들을 포함한다. 108 내지 300개 초과 또는 그 미만의 층들이 또한 사용될 수 있다. 아래에서 설명되는 바와 같이, 교번하는 유전체 층들 및 전도성 층들은 국부적 상호접속부들(LI)에 의해 4개의 "핑거(finger)들"로 분할된다. 도 3은 2개의 핑거들 및 2개의 국부적 상호접속부들(LI)을 도시한다. 교번하는 유전체 층들 및 워드 라인 층들 아래에는 소스 라인 층(SL)이 있다. 메모리 홀들이 교번하는 유전체 층들 및 전도성 층들의 적층물 내에 형성된다. 예를 들어, 메모리 홀들 중 하나가 MH로 마킹되어 있다. 도 3에서, 유전체 층들은 판독기가 교번하는 유전체 층들 및 전도성 층들의 적층물 내에 위치된 메모리 홀들을 볼 수 있도록 시스루(see-through)로 도시되어 있다는 것에 유의한다. 일 실시예에서, NAND 스트링들은 메모리 홀을, 전하 트래핑 재료를 포함하는 재료들로 충전함으로써 형성되어, 메모리 셀들의 수직 컬럼(메모리 컬럼으로도 지칭됨)을 생성한다. 각각의 메모리 셀은 데이터의 하나 이상의 비트들을 저장할 수 있다. 메모리 구조물(126)을 포함하는 3차원 모놀리식 메모리 어레이의 더 상세한 사항들이 도 4a 내지 도 4f와 관련하여 하기에서 제공된다.

도 4a는 2개의 평면들(302, 304)로 분할된 메모리 구조물(326)의 하나의 예시적인 구성을 설명하는 블록도이다. 두 평면들 모두는 동일한 다이(300) 상에 있다(도 2 참조). 이어서, 각각의 평면은 M개의 블록들로 분할된다. 일례에서, 각각의 평면은 약 2000개의 블록들을 갖는다. 그러나, 상이한 개수의 블록들 및 평면들이 또한 사용될 수 있다. 일 실시예에서, 메모리 셀들의 블록은 소거의 단위이다. 즉, 블록의 모든 메모리 셀들은 함께 소거된다. 다른 실시예들에서, 메모리 셀들은 다른 이유들로, 예컨대, 신호전달(signaling) 및 선택 회로들을 인에이블시키도록 메모리 구조물(126)을 구성하기 위해 블록들로 그룹화될 수 있다. 일부 실시예들에서, 블록은 접속된 메모리 셀들의 그룹을 표현하는데, 이는 블록의 메모리 셀들이 워드 라인들의 공통 세트를 공유하기 때문이다.

도 4a가 동일한 다이 상의 2개의 평면들을 도시하지만, 다른 실시예들에서는, 2개 초과의 평면들이 구현될 수 있다. 예를 들어, 메모리 구조물(326)은 2 내지 8개(또는 그 이상)의 평면들을 포함할 수 있다.

도 4b 내지 도 4f는 도 3의 구조물에 대응하는 예시하는 3차원("3D") NAND 구조물을 도시한다. 도 4b는 메모리 구조물(326)로부터의 하나의 블록의 일부분의 평면도를 도시하는 블록도이다. 도 4b에 도시된 블록의 일부는 도 4a의 블록 2의 부분(306)에 대응한다. 도 4b에서 알 수 있는 바와 같이, 도 4b에 도시된 블록은 332의 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 많은 층들을 갖지만; 도 4b는 상단 층만을 도시한다.

도 4b는 메모리 컬럼들로도 지칭되는 수직 컬럼들을 표현하는 복수의 원들을 도시한다. 수직 컬럼들 각각은 다수의 선택 트랜지스터들(선택 게이트 또는 셀렉트 게이트로도 지칭됨) 및 다수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 수직 컬럼은 NAND 스트링을 구현한다. 예를 들어, 도 4b는 수직 컬럼들(422, 432, 442 452)을 도시한다. 수직 컬럼(422)은 NAND 스트링(482)을 구현한다. 수직 컬럼(432)은 NAND 스트링(484)을 구현한다. 수직 컬럼(442)은 NAND 스트링(486)을 구현한다. 수직 컬럼(452)은 NAND 스트링(488)을 구현한다. 수직 컬럼들의 더 상세한 사항들은 아래에서 제공된다. 도 4b에 도시된 블록이 화살표(330)의 방향으로 그리고 화살표(332)의 방향으로 연장되기 때문에, 블록은 도 4b에 도시된 것보다 더 많은 수직 컬럼들을 포함한다.

도 4b는, 또한, 비트 라인들(411, 412, 413, 414, … 419)을 포함하는 비트 라인들의 세트(415)를 도시한다. 도 4b는 블록의 단지 일부만이 도시되어 있기 때문에 24개의 비트 라인들을 도시한다. 24개 초과의 비트 라인들이 블록의 수직 컬럼들에 접속된 것이 고려된다. 수직 컬럼들을 표현하는 원들 각각은 하나의 비트 라인에 대한 그의 접속부를 나타내도록 "x"를 갖는다. 예를 들어, 비트 라인(414)은 수직 컬럼들(422, 432, 442, 452)에 접속된다.

도 4b에 도시된 블록은 다양한 층들을 수직 컬럼들 아래의 소스 라인에 접속시키는 한 세트의 국부적 상호접속부들(402, 404, 406, 408, 410)을 포함한다. 국부적 상호접속부들(402, 404, 406, 408, 410)은, 또한, 블록의 각각의 층을 4개의 영역들로 분할하는 역할을 하는데; 예를 들어, 도 4b에 도시된 상단 층은 핑거들로 지칭되는 영역들(420, 430, 440, 450)로 분할된다. 메모리 셀들을 구현하는 블록의 층들에서, 4개의 영역들은 국부적 상호접속부들에 의해 분리되는 워드 라인 핑거들로 지칭된다. 일 실시예에서, 블록의 공통 레벨 상의 워드 라인 핑거들은 함께 접속되어 단일 워드 라인을 형성한다. 다른 실시예에서, 동일한 레벨 상의 워드 라인 핑거들은 서로 접속되지 않는다. 하나의 예시적인 구현예에서, 비트 라인은 영역들(420, 430, 440, 450) 각각 내의 하나의 수직 컬럼에만 접속된다. 그러한 구현예에서, 각각의 블록은 활성 컬럼들의 16개의 로우들을 갖고, 각각의 비트 라인은 각각의 블록 내의 4개의 로우들에 접속된다. 일 실시예에서, 공통 비트 라인에 접속된 4개의 로우들의 모두는 (서로 접속된 동일한 레벨 상의 상이한 워드 라인 핑거들을 통하여) 동일한 워드 라인에 접속되고; 그러므로, 시스템은 소스측 선택 라인들 및 드레인측 선택 라인들을 사용하여 메모리 동작(프로그래밍, 검증, 판독, 및/또는 소거)을 거치는 4개 중 하나(또는 다른 하나의 서브세트)를 선택한다.

도 4b가 블록 내에 수직 컬럼들의 4개의 로우들, 4개의 영역들 및 수직 컬럼들의 16개의 로우들을 갖는 각각의 영역을 도시하지만, 그러한 정확한 수들은 하나의 예시적인 구현예이다. 다른 실시예들은 블록당 더 많거나 더 적은 영역들, 영역당 수직 컬럼들의 더 많거나 더 적은 로우들, 및 블록당 수직 컬럼들의 더 많거나 더 적은 로우들을 포함할 수 있다.

도 4b는 또한 스태거링(staggering)된 수직 컬럼들을 도시한다. 다른 실시예들에서, 스태거링의 상이한 패턴들이 사용될 수 있다. 일부 실시예들에서, 수직 컬럼들은 스태거링되지 않는다.

도 4c는 도 4b의 라인(AA)을 따르는 단면도를 보여주는 3차원 메모리 구조물(326)의 일 실시예의 일부분을 도시한다. 이러한 단면도는 수직 컬럼들(432, 434) 및 영역(430)을 통하여 절단된다(도 4b 참조). 도 4c의 구조물은 4개의 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 4개의 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 6개의 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU); 및 데이터 메모리 셀들에 접속시키기 위한 128개의 데이터 워드 라인 층들(WLL0 내지 WLL127)을 포함한다. 다른 실시예들은 4개 초과 또는 미만의 드레인측 선택 층들, 4개 초과 또는 미만의 소스측 선택 층들, 6개 초과 또는 미만의 더미 워드 라인 층들, 및 128개 초과 또는 미만의 워드 라인들을 구현할 수 있다. 수직 컬럼들(432, 434)은 드레인측 선택 층들, 소스측 선택 층들, 더미 워드 라인 층들 및 워드 라인 층들을 통하여 돌출된 것으로 도시되어 있다. 일 실시예에서, 각각의 수직 컬럼은 수직 NAND 스트링을 포함한다. 예를 들어, 수직 컬럼(432)은 NAND 스트링(484)을 포함한다. 아래에 나열된 층들 및 수직 컬럼들 아래에는 기판(101), 기판 상의 절연 필름(454), 및 소스 라인(SL)이 있다. 수직 컬럼(432)의 NAND 스트링은 적층물의 하단에 소스 단부를 갖고 적층물의 상단에 드레인 단부를 갖는다. 도 4b와 일치하는 바와 같이, 도 4c는 커넥터(415)를 통하여 비트 라인(414)에 접속된 수직 컬럼(432)을 도시한다. 국부적 상호접속부들(404, 406)이 또한 도시되어 있다.

참조하기 용이하도록, 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU); 및 워드 라인 층들(WLL0 내지 WLL127)은 전도성 층들로 총칭된다. 일 실시예에서, 전도성 층들은 TiN과 텅스텐의 조합으로 제조된다. 다른 실시예들에서, 다른 재료들, 예컨대, 도핑된 폴리실리콘, 금속, 예컨대, 텅스텐 또는 금속 규화물이 전도성 층들을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 상이한 전도성 층들이 상이한 재료들로 형성될 수 있다. 전도성 층들 사이에는 유전체 층들(DL0 내지 DL143)이 있다. 예를 들어, 유전체 층(DL136)은 워드 라인 층(WLL126) 위에 그리고 워드 라인 층(WLL127) 아래에 있다. 일 실시예에서, 유전체 층들은 SiO₂로 제조된다. 다른 실시예들에서, 다른 유전체 재료들이 유전체 층들을 형성하는 데 사용될 수 있다.

비휘발성 메모리 셀들은 적층물 내의 교번하는 전도성 및 유전체 층들을 통하여 연장되는 수직 컬럼들을 따라서 형성된다. 일 실시예에서, 메모리 셀들은 NAND 스트링들로 배열된다. 워드 라인 층들(WLL0 내지 WLL127)은 메모리 셀들(데이터 메모리 셀들로도 지칭됨)에 접속된다. 더미 워드 라인 층들(DD0, DD1, DS0, DS1, WLDL, WLDU)은 더미 메모리 셀들에 접속된다. 더미 메모리 셀은 호스트 데이터(호스트로부터 제공되는 데이터, 예컨대 호스트의 사용자로부터의 데이터)를 저장하지 않고 그를 저장하는 데 적격하지 않는 반면, 데이터 메모리 셀은 호스트 데이터를 저장하는 데 적격하다. 일부 실시예들에서, 데이터 메모리 셀들 및 더미 메모리 셀들은 동일한 구조물을 가질 수 있다. 더미 워드 라인이 더미 메모리 셀들에 접속된다. 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3)은 NAND 스트링들과 비트 라인들을 전기적으로 접속 및 접속해제시키는 데 사용된다. 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3)은 NAND 스트링들과 소스 라인(SL)을 전기적으로 접속 및 접속해제시키는 데 사용된다.

도 4c는 또한 공동 영역(joint area)을 도시한다. 일 실시예에서, 유전체 층들과 상호혼합(intermix)된 128개의 워드 라인 층들을 에칭하는 것은 고가이고/이거나 난제이다. 이러한 부담을 낮추기 위해, 일 실시예는 유전체 층들과 교번하는 64개의 워드 라인 층들의 제1 스택을 레이다운(lay down)하는 것, 공동 영역을 레이다운하는 것, 및 유전체 층들과 교번하는 64개의 워드 라인 층들의 제2 스택을 레이다운하는 것을 포함한다. 공동 영역은 제1 스택과 제2 스택 사이에 위치된다. 공동 영역은 제1 스택을 제2 스택에 접속시키는 데 사용된다. 도 4c에서, 제1 스택은 "워드 라인들의 하부 세트"로 라벨링되고, 제2 스택은 "워드 라인들의 상부 세트"로 라벨링된다. 일 실시예에서, 공동 영역은 워드 라인 층들과 동일한 재료들로 제조된다. 구현예들의 하나의 예시적인 세트에서, 복수의 워드 라인들(제어 라인들)은, 도 4c에 도시된 바와 같이, 교번하는 워드 라인 층들 및 유전체 층들의 제1 스택, 교번하는 워드 라인 층들 및 유전체 층들의 제2 스택, 및 제1 스택과 제2 스택 사이의 공동 영역을 포함한다.

도 4d는 도 4c에 부분적으로 도시된 블록에 대한 전도성 층들(SGD0, SGD1, SGD2, SGD3, SGS0, SGS1, SGS2, SGS3, DD0, DD1, DS0, DS1, 및 WLL0 내지 WLL127)의 논리적 표현을 도시한다. 도 4b와 관련하여 앞서 언급된 바와 같이, 일 실시예에서, 국부적 상호접속부들(402, 404, 406, 408, 410)은 전도성 층들을 4개의 영역들/핑거들로 분해한다. 예를 들어, 워드 라인 층(WLL126)은 영역들(460, 462, 464, 466)로 분할된다. 일 실시예에서, 동일한 레벨 상의 4개의 워드 라인 핑거들은 서로 접속된다. 다른 실시예에서, 각각의 워드 라인 핑거는 개별 워드 라인으로서 동작한다.

드레인측 선택 게이트 층(SGD0)(상단 층)은 또한 영역들(420, 430, 440, 450) - 또한 핑거들 또는 선택 라인 핑거들로 알려짐 - 로 분할된다. 일 실시예에서, 동일한 레벨 상의 4개의 선택 라인 핑거들은 서로 접속된다. 다른 실시예에서, 각각의 선택 라인 핑거는 개별 워드 라인으로서 동작한다.

도 4e는 수직 컬럼(432)(메모리 홀)의 일부분을 포함하는 도 4c의 영역(429)의 단면도를 도시한다. 일 실시예에서, 수직 컬럼들은 원통들로서 형상화되지만; 다른 실시예에서는, 다른 형상들이 사용될 수 있다. 일 실시예에서, 수직 컬럼(432)은 SiO₂와 같은 유전체로 제조된 내부 코어 층(470)을 포함한다. 다른 재료들이 또한 사용될 수 있다. 내부 코어(470)를 둘러싼 것이 폴리실리콘 채널(471)이다. 폴리실리콘 이외의 재료들이 또한 사용될 수 있다. 이것이 비트 라인 및 소스 라인에 접속된 채널(471)이라는 것에 유의해야 한다. 채널(471)을 둘러싼 것이 터널링 유전체(tunneling dielectric)(472)이다. 일 실시예에서, 터널링 유전체(472)는 ONO 구조를 갖는다. 터널링 유전체(472)를 둘러싼 것이 (예를 들어) 실리콘 질화물과 같은 전하 트래핑 층(473)이다. 다른 메모리 재료들 및 구조들이 또한 사용될 수 있다. 본 명세서에서 설명되는 기술은 임의의 특정 재료 또는 구조에 제한되지 않는다.

도 4e는 유전체 층들(DLL137, DLL136, DLL135, DLL134, DLL133), 및 워드 라인 층들(WLL127, WLL126, WLL125, WLL124, WLL123)을 도시한다. 워드 라인 층들 각각은 알루미늄 산화물 층(477)에 의해 둘러싸인 워드 라인 영역(476)을 포함하며, 이는 차단 산화물(SiO₂) 층(478)에 의해 둘러싸인다. 워드 라인 층들의 수직 컬럼과의 물리적 상호작용은 메모리 셀들을 형성한다. 따라서, 메모리 셀은, 일 실시예에서, 채널(471), 터널링 유전체(472), 전하 트래핑 층(473), 차단 산화물 층(478), 산화알루미늄 층(477) 및 워드 라인 영역(476)을 포함한다. 예를 들어, 워드 라인 층(WLL127), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC1)을 포함한다. 워드 라인 층(WLL126), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC2)을 포함한다. 워드 라인 층(WLL125), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC3)을 포함한다. 워드 라인 층(WLL124), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC4)을 포함한다. 워드 라인 층(WLL123), 및 수직 컬럼(432)의 일부분은 메모리 셀(MC5)을 포함한다. 다른 아키텍처들에서, 메모리 셀이 상이한 구조를 가질 수 있지만; 메모리 셀은 여전히 저장 유닛일 것이다.

메모리 셀이 프로그래밍된 경우, 전자들은 메모리 셀과 연관된 전하 트래핑 층(473)의 일부에 저장된다. 이들 전자는, 워드 라인 영역(476) 상의 적절한 전압에 응답하여, 채널(471)로부터, 터널링 유전체(472)를 통하여, 전하 트래핑 층(473) 내로 인출된다. 메모리 셀의 임계 전압(Vth)은 저장된 전하의 양에 비례하여 증가된다. 일 실시예에서, 프로그래밍은 전하 트래핑 층 내로의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통하여 달성된다. 소거 동작 동안, 전자들이 채널로 복귀되거나 정공들이 전하 트래핑 층 내로 주입되어 전자들과 재결합한다. 일 실시예에서, GIDL(Gate Induced Drain Leakage)과 같은 물리적 메커니즘을 통하여 전하 트래핑 층 내로의 정공 주입을 사용하여 소거가 달성된다.

도 4f는 도 3 내지 도 4e에 도시된 메모리의 일부분의 개략도이다. 도 4f는 전체 블록을 가로질러 이어지는 물리적 워드 라인들(WLL0 내지 WLL127)을 도시한다. 도 4f의 구조물은 비트 라인들(411, 412, 413, 414, … 419)을 포함하는 도 4a 내지 도 4e의 블록 2의 부분(306)에 대응한다. 블록 내에서, 각각의 비트 라인이 4개의 NAND 스트링들에 접속된다. 드레인측 선택 라인들(SGD0, SGD1, SGD2, SGD3)은 4개의 NAND 스트링들 중 어느 것이 연관된 비트 라인(들)에 접속되어 있는지 결정하는 데 사용된다. 소스측 선택 라인들(SGS0, SGS1, SGS2, SGS3)은 4개의 NAND 스트링들 중 어느 것이 공통 소스 라인에 접속되어 있는지 결정하는 데 사용된다.

임의의 주어진 메모리 동작 동안, 메모리 셀들의 서브세트가 메모리 동작의 하나 이상의 부분들에 적용되도록 식별될 것이다. 메모리 동작에 적용되도록 식별된 이들 메모리 셀들은 선택된 메모리 셀들로 지칭된다. 메모리 동작에 적용되도록 식별되지 않은 메모리 셀들은 비선택된 메모리 셀들로 지칭된다. 메모리 아키텍처, 메모리 타입, 및 메모리 동작에 따라, 비선택된 메모리 셀들은 메모리 동작에 적용되는 것으로부터 능동적으로 또는 수동적으로 배제될 수 있다.

메모리 동작 동안, 일부 워드 라인들은 선택된 워드 라인들로 지칭되는데, 그 이유는 이들이 선택된 메모리 셀들에 접속되기 때문이다. 비선택된 워드 라인들은 선택된 메모리 셀들에 접속되지 않는다. 유사하게, 선택된 비트 라인들은 선택된 메모리 셀들에 접속되고, 비선택된 비트 라인들은 선택된 메모리 셀들에 접속되지 않는다.

도 3 내지 도 4f의 예시적인 메모리 시스템이 전하 트래핑 재료를 갖는 수직 NAND 스트링들을 포함하는 3차원 메모리 구조물이지만, 다른(2D 및 3D) 메모리 구조물들이 또한 본 명세서에서 설명되는 기술과 함께 사용될 수 있다.

상기에서 논의된 메모리 시스템들은 소거, 프로그래밍, 및 판독될 수 있다. (검증에 의한) 성공적인 프로그래밍 프로세스의 종료 시, 메모리 셀들의 임계 전압들은, 적절하게, 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 도 5는 각각의 메모리 셀이 3 비트의 데이터를 저장할 때 메모리 어레이에 대한 예시적인 임계 전압 분포들을 도시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀당 1 비트, 2 비트, 4 비트, 또는 5 비트의 데이터와 같이) 메모리 셀당 다른 데이터 용량들을 사용할 수 있다. 도 5는 8개의 데이터 상태들에 대응하는 8개의 임계 전압 분포들을 도시한다. 제1 임계 전압 분포(데이터 상태)(S0)는 소거되는 메모리 셀들을 표현한다. 다른 7개의 임계 전압 분포들(데이터 상태들)(S1 내지 S17)은, 프로그래밍되고, 그에 따라, 프로그래밍된 상태들로도 지칭되는 메모리 셀들을 표현한다. 각각의 임계 전압 분포(데이터 상태)는 그 세트의 데이터 비트들에 대한 사전결정된 값들에 대응한다. 메모리 셀에 프로그래밍된 데이터와 셀의 임계 전압 레벨들 사이의 특정 관계는 셀들에 대해 채택된 데이터 인코딩 스킴(scheme)에 의존한다. 일 실시예에서, 데이터 값들은 그레이(Gray) 코드 할당을 이용하여 임계 전압 범위들에 할당되어, 메모리의 임계 전압이 그의 이웃하는 물리적 상태로 잘못 변이하는 경우, 단 하나의 비트만이 영향받게 할 것이다.

도 5는 메모리 셀들로부터의 데이터를 판독하기 위한 7개의 판독 기준 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)을 도시한다. 주어진 메모리 셀의 임계 전압이 7개의 판독 기준 전압들 초과인지 또는 미만인지의 여부를 테스트함으로써(예를 들어, 감지 동작들을 수행함으로써), 시스템은 메모리 셀이 어떤 데이터 상태(즉, S0, S1, S2, S3,...)에 있는지를 결정할 수 있다.

도 5는 또한 7개의 검증 기준 전압들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7)을 도시한다. 메모리 셀들을 데이터 상태(S1)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv1이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S2)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv2 이상의 임계 전압들을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S3)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv3 이상의 임계 전압을 갖고 있는지의 여부를 결정할 것이다. 메모리 셀들을 데이터 상태(S4)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv4 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S5)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv5 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S6)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv6 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S7)로 프로그래밍할 때, 시스템은 그들 메모리 셀들이 Vv7 이상의 임계 전압을 갖고 있는지의 여부를 테스트할 것이다.

전체 시퀀스 프로그래밍으로 알려진 일 실시예에서, 메모리 셀들은 소거된 데이터 상태(S0)로부터 직접적으로 프로그래밍된 데이터 상태들(S1 내지 S7) 중 임의의 프로그래밍된 데이터 상태로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 메모리 셀들의 집단(population)은 그 집단 내의 모든 메모리 셀들이 소거된 데이터 상태(S0)에 있도록 먼저 소거될 수 있다. 이어서, 메모리 셀들을 직접적으로 데이터 상태들(S1, S2, S3, S4, S5, S6, 및/또는 S7)로 프로그래밍하는 데 프로그래밍 프로세스가 사용된다. 예를 들어, 일부 메모리 셀들이 데이터 상태(S0)로부터 데이터 상태(S1)로 프로그래밍되고 있는 동안, 다른 메모리 셀들은 데이터 상태(S0)로부터 데이터 상태(S2)로 그리고/또는 데이터 상태(S0)로부터 데이터 상태(S3)로, 등등으로 프로그래밍되고 있다. 도 5의 화살표들은 전체 시퀀스 프로그래밍을 표현한다. 본 명세서에 설명되는 기술은 또한 (다수의 스테이지/단계 프로그래밍을 포함하지만 이들로 제한되지 않는) 전체 시퀀스 프로그래밍뿐 아니라 다른 타입들의 프로그래밍과 함께 사용될 수 있다. 일부 실시예들에서, 데이터 상태들(S1 내지 S7)은 중첩될 수 있고, 이때 제어기(122)는 저장되고 있는 정확한 데이터를 식별하도록 에러 정정에 의존한다.

도 6은 데이터 상태들에 대한 데이터 값들의 할당의 일례를 기술한 표이다. 도 6의 표에서, S0 = 111, S1=110, S2=100, S3=000, S4=010, S5=011, S6=001, 및 S7=101이다. 데이터의 다른 인코딩이 또한 사용될 수 있다. 어떠한 특정 데이터 인코딩도 본 명세서에 개시되는 기술에 의해 요구되지는 않는다. 일 실시예에서, 블록이 소거 동작에 대한 대상이 될 때, 모든 메모리 셀들이 데이터 상태(S0), 즉 소거 상태로 변화된다. 도 6의 실시예에서, 메모리 셀이 소거될 때(예컨대, 데이터 상태(S0)에 있을 때), 메모리 셀에 저장되는 모든 비트들은 1이다.

도 7은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다. 하나의 예시적인 실시예에서, 도 7의 프로세스는 위에서 논의된 제어 회로를 사용하여 메모리 다이(300) 상에서 수행된다. 예를 들어, 도 7의 프로세스는 상태 머신(312)의 지시로 수행될 수 있다. 도 7의 프로세스는, 또한, 위에서 논의된 전체 시퀀스 프로그래밍을 구현하는 데 사용될 수 있다. 추가로, 프로세스는 다중단계 프로그래밍 프로세스의 각각의 단계를 구현하는 데 사용될 수 있다.

전형적으로, 프로그램 동작 동안 (선택된 워드 라인을 통해) 제어 게이트들에 인가되는 프로그램 전압은 일련의 프로그램 펄스들로서 인가된다. 프로그래밍 펄스들 사이에는 검증을 수행하기 위한 검증 펄스들의 세트가 있다. 많은 구현예들에서, 프로그램 펄스들의 크기는 각각의 연속적인 펄스로 사전결정된 스텝 크기만큼 증가된다. 도 7의 단계(540)에서, 프로그래밍 전압(Vpgm)은 시작 크기(예컨대, ~12 내지 16 V 또는 다른 적합한 레벨)로 초기화되고, 상태 머신(312)에 의해 유지되는 프로그램 카운터(PC)가 1에서 초기화된다.

일 실시예에서, 프로그래밍되도록 선택된 동일한 블록 내의 메모리 셀들(본 명세서에서, 선택된 메모리 셀들로 지칭됨)의 그룹은 동시에 프로그래밍되고, 동일한 워드 라인(선택된 워드 라인)에 모두 접속된다. 선택된 워드 라인에 또한 접속되는, 프로그래밍을 위해 선택되지 않은 다른 메모리 셀들(비선택된 메모리 셀들)이 어쩌면 있을 것이다. 즉, 선택된 워드 라인은 또한 프로그래밍되는 것이 금지되기로 되어 있는 메모리 셀들에 접속될 것이다. 예를 들어, 데이터가 메모리 셀들의 세트에 기록될 때, 메모리 셀들 중 일부는 상태(S0)와 연관된 데이터를 저장할 필요가 있을 것이며, 따라서 그들은 프로그래밍되지 않을 것이다. 추가로, 메모리 셀들이 그들의 의도된 타깃 데이터 상태에 도달함에 따라, 그들은 추가로 프로그래밍하는 것이 금지될 것이다. 프로그래밍하는 것이 금지되어야 하는 선택된 워드 라인에 접속된 메모리 셀들을 포함하는 그들 NAND 스트링들은 그들의 채널들이 프로그래밍을 금지하도록 부스팅되게 한다. 채널이 부스팅된 전압을 가질 때, 채널과 워드 라인 사이의 전압 차이는 프로그래밍을 야기하기에 충분히 크지 않다. 부스팅을 돕기 위해, 단계(542)에서, 메모리 시스템은 프로그래밍하는 것이 금지되어야 하는 선택된 워드 라인에 접속된 메모리 셀들을 포함하는 NAND 스트링들의 채널들을 사전충전할 것이다. 일부 실시예들에서, 채널의 드레인측만이 사전 충전된다. "드레인측"은, 선택된 워드 라인의, 비트 라인 접속부와 동일한 측 상의 NAND 스트링의 부분을 의미한다.

단계(544)에서, 프로그래밍하는 것이 금지되어야 하는 선택된 워드 라인에 접속된 메모리 셀들을 포함하는 NAND 스트링들은 그들의 채널들이 프로그래밍을 금지하도록 부스팅되게 한다. 일 실시예에서, 비선택된 워드 라인들은 당업계에 알려져 있는 부스팅 스킴들을 수행하기 위해 하나 이상의 부스팅 전압들(예컨대, ~7 내지 11 볼트)을 수신한다.

단계(546)에서, 프로그램 신호(Vpgm)의 프로그램 펄스가 선택된 워드 라인(프로그래밍을 위해 선택된 워드 라인)에 인가된다. 메모리 셀이 프로그래밍되어야 하는 경우, 대응하는 비트 라인이 접지된다. 한편, 메모리 셀이 그의 현재 임계 전압에서 유지되어야 하는 경우, 대응하는 비트 라인은 프로그래밍을 금지하기 위해 Vdd에 접속된다. 단계(546)에서, 프로그램 펄스는 선택된 워드 라인에 접속된 모든 메모리 셀들에 동시에 인가되어, 선택된 워드 라인에 접속된 모든 메모리 셀들이 동시에 프로그래밍되도록 한다. 즉, 이들은 동시에 또는 중복되는 시간들 동안(이들 양측 모두는 동시에 발생하는 것으로 간주됨) 프로그래밍된다. 이러한 방식으로, 선택된 워드 라인에 접속된 모든 메모리 셀들은, 그들이 프로그래밍되는 것이 록아웃되지 않았다면, 그들의 임계 전압이 동시에 변화하게 할 것이다.

단계(546)에서, 적절한 메모리 셀들은 하나 이상의 검증 동작들을 수행하기 위해 적절한 세트의 검증 기준 전압들을 사용하여 검증된다. 일 실시예에서, 검증 프로세스는, 프로그래밍을 위해 선택된 메모리 셀들의 임계 전압들이 적절한 검증 기준 전압에 도달했는지의 여부를 테스트함으로써 수행된다.

단계(548)에서, 모든 메모리 셀들이 그들의 타깃 임계 전압들에 도달했는지(통과)의 여부가 결정된다. 그러한 경우, 프로그래밍 프로세스는 완전하고 성공적인데, 그 이유는 모든 선택된 메모리 셀들이 그들의 타깃 상태들로 프로그래밍 및 검증되었기 때문이다. 단계(552)에서 "통과"의 상태가 보고된다. 550에서, 모든 메모리 셀들이 그들의 타깃 임계 전압들에 도달하지 않았다고(실패) 결정되는 경우, 프로그래밍 프로세스는 단계(554)로 계속된다.

단계(554)에서, 메모리 시스템은 그들의 각자의 타깃 임계 전압 분포에 아직 도달하지 않은 메모리 셀들의 수를 카운트한다. 즉, 시스템은, 지금까지 검증 프로세스를 실패한 메모리 셀들의 수를 카운트한다. 이러한 카운팅은 상태 머신, 제어기, 또는 다른 로직에 의해 행해질 수 있다. 일 구현예에서, 감지 블록들 각각은 그들의 각자의 셀들의 상태(통과/실패)를 저장할 것이다. 일 실시예에서, 최종 검증 단계를 실패한, 현재 프로그래밍되고 있는 메모리 셀들의 총 수를 반영하는 하나의 총 카운트가 있다. 다른 실시예에서, 각각의 데이터 상태에 대해 별개의 카운트들이 계속된다.

단계(556)에서, 단계(554)로부터의 카운트가 사전결정된 한도 이하인지의 여부가 결정된다. 일 실시예에서, 사전결정된 한도는 메모리 셀들의 페이지에 대한 판독 프로세스 동안 에러 정정 코드(ECC)들에 의해 정정될 수 있는 비트들의 수이다. 실패한 셀들의 수가 사전결정된 한도 이하인 경우, 프로그래밍 프로세스는 중지될 수 있고 단계(552)에서 "통과"의 상태가 보고된다. 이러한 상황에서, 완전히 프로그래밍되지 않았던 몇몇의 나머지 메모리 셀들이 판독 프로세스 동안 ECC를 사용하여 정정될 수 있도록 충분한 메모리 셀들이 정확하게 프로그래밍되었다. 일부 실시예들에서, 단계(556)에서 사용되는 사전결정된 한도는 향후/추가 에러들을 허용하도록 판독 프로세스 동안 에러 정정 코드(ECC)들에 의해 정정될 수 있는 비트들의 수 미만이다. 페이지에 대해 메모리 셀들의 전체보다 적은 메모리 셀들을 프로그래밍하는 경우, 또는 단지 하나의 데이터 상태(또는 전체보다 적은 상태들)에 대한 카운트를 비교하는 경우, 사전결정된 한도는 메모리 셀들의 페이지에 대한 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트들의 수의 (비례하는 또는 비례하지 않는) 일부분일 수 있다. 일부 실시예들에서, 한도는 사전결정되지 않는다. 대신에, 그것은 페이지에 대해 이미 카운트된 에러들의 수, 수행되는 프로그래밍-소거 사이클들의 수 또는 다른 기준들에 기초하여 변화한다.

실패한 메모리 셀들의 수가 사전결정된 한도 이상인 경우, 프로그래밍 프로세스는 단계(558)에서 계속되고, 프로그램 카운터(PC)가 프로그램 한도 값(PL)에 대해 체크된다. 프로그램 한도 값들의 예들은 6, 12, 16, 20 및 30을 포함하지만; 다른 값들이 사용될 수 있다. 프로그램 카운터(PC)가 프로그램 한도 값(PL) 이상이면, 프로그램 프로세스는 실패한 것으로 간주되고 단계(562)에서 실패의 상태가 보고된다. 프로그램 카운터(PC)가 프로그램 한도 값(PL) 미만이면, 프로세스는 단계(560)에서 계속되고, 그 시간 동안 프로그램 카운터(PC)는 1만큼 증분되고 프로그램 전압(Vpgm)은 다음 크기로 스텝업(step up)된다. 예를 들어, 다음 펄스는 이전 펄스보다 스텝 크기(예컨대, 0.1 내지 0.4 볼트의 스텝 크기)만큼 큰 크기를 가질 것이다. 단계(560) 후에, 프로세스는 단계(542)로 루프 백(loop back)되고, 다른 프로그램 펄스가 선택된 워드 라인에 인가되어, 도 7의 프로그래밍 프로세스의 다른 반복(단계들(542 내지 560))이 수행되게 한다.

대체로, 검증 동작들 및 판독 동작들 동안, 선택된 워드 라인은 일정 전압(기준 신호의 일례)에 접속되는데, 그의 레벨은, 관심 메모리 셀의 임계 전압이 그러한 레벨에 도달했는지의 여부를 결정하기 위해, 각각의 판독 동작(예컨대, 도 5의 판독 비교 레벨들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7) 참조) 또는 검증 동작(예컨대, 도 5의 검증 타깃 레벨들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7) 참조)에 대해 특정된다. 워드 라인 전압을 인가한 후에, 워드 라인에 인가되는 전압에 응답하여 메모리 셀이 턴온되었는지(전류를 도통시켰는지)의 여부를 결정하기 위해 메모리 셀의 전도 전류가 측정된다. 전도 전류가 소정 값보다 큰 것으로 측정되는 경우, 메모리 셀이 턴온되었고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크다고 가정된다. 전도 전류가 소정 값보다 큰 것으로 측정되지 않은 경우, 메모리 셀이 턴온되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크지 않다고 가정된다. 판독 또는 검증 프로세스 동안, 비선택된 메모리 셀들에는 그들의 제어 게이트들에서 하나 이상의 판독 통과 전압들(바이패스 전압들로도 지칭됨)이 제공되어, 이들 메모리 셀들이 통과 게이트들로서 동작하게 할 것이다(예컨대, 그들이 프로그래밍되는지 또는 소거되는지의 여부와 관계없이 전류를 도통시킴).

판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 많은 방법들이 있다. 일례에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기에서 전용 커패시터를 방전시키거나 충전하는 속도에 의해 측정된다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 NAND 스트링이 대응하는 비트 라인을 방전시키는 것을 허용한다(또는 방전시키는 것을 허용하지 않는다). 비트 라인 상의 전압은, 그것이 방전되었는지 또는 방전되지 않았는지의 여부를 알기 위해 일정 기간 후에 측정된다. 본 명세서에 설명된 기술은 검증/판독을 위해 당업계에 공지된 상이한 방법들과 함께 사용될 수 있음에 유의한다. 즉, 당업계에 공지된 다른 판독 및 검증 기법들이 또한 사용될 수 있다.

전술된 바와 같이, 메모리 구조물의 일 실시예는 메모리 셀들의 수직 컬럼들(메모리 컬럼으로도 지칭됨)을 생성하기 위해 전하 트래핑 재료를 포함하는 재료들로 메모리 홀들을 충전함으로써 형성되는 NAND 스트링들을 포함한다. 예를 들어, 도 4c 및 도 4e는 수직 컬럼(432)의 단면들을 도시한다. 도 4c 및 도 4e는 완벽하게 수직인 면들을 갖는 원통 형상의 수직 컬럼을 도시한다. 그러나, 일부 구현예들에서, 수직 컬럼은 기울어져 있는 면들을 갖는다. 즉, 수직 컬럼들은 하단으로부터 상단까지 수직축을 따라서 직경이 증가한다. 이어서, 공동 영역 아래의 수직 컬럼들의 하부 세트들 및 공동 영역 위의 수직 컬럼들의 상부 세트들을 갖는 실시예들의 경우(도 4c 참조), 복수의 하부 수직 (메모리) 컬럼들 및 복수의 상부 수직 (메모리) 컬럼들은 하단으로부터 상단까지 수직축을 따라서 직경이 증가한다. 이러한 상황은 도 8에 그래프로 도시되는데, 이는 하부 메모리 컬럼(LMC) 및 상부 메모리 컬럼(UMC)으로 분할되는 수직 (메모리) 컬럼(432)을 도시하며, 이들 양측 모두는 컬럼이 하단으로부터 상단까지 수직축을 따라서 직경이 증가하도록 기울어져 있는 면들을 갖는다. 하부 메모리 컬럼(LMC)의 직경은 하단에 비해 상단에서 더 크다. 상부 메모리 컬럼(UMC)의 직경은 하단에 비해 상단에서 더 크다.

메모리를 제조하기 위한 프로세스 흐름에서의 하나의 단계는 메모리 셀의 측방향 형상을 한정하는 메모리 홀 에치이다. 이상적으로, 에치는 완벽하게 수직일 것이다. 그러나, 실제로는, 일부 실시예들의 경우, 에치는 기울어져 있다. 이는 하부 층들이 더 작은 직경들을 갖는 메모리 셀들을 갖는 경향이 있다는 것을 의미한다. 더 작은 직경들을 갖는 메모리 셀들은 더 큰 직경들을 갖는 메모리 셀들보다 더 빠르게 프로그래밍된다는 것이 관찰되었다. 따라서, 프로그래밍이 하부 컬럼의 최저 물리적 워드 라인(WL0)으로부터 최고 물리적 워드 라인(WL63)으로 진행됨에 따라, 프로그래밍 속도는 느려진다. 빠른 것으로부터 느린 것으로의 이러한 패턴은 워드 라인들(WL64 내지 WL127)에 접속된 메모리 셀들을 프로그래밍할 때 반복된다. 더 높은 워드 라인들 상에서 더 느린 메모리 셀들을 가속화하기 위해, 더 높은 초기 Vpgm을 갖는 프로그래밍 전압(단계(540) 참조)이 사용될 수 있다. 그러나, 더 낮은 워드 라인들 상에서 더 빠른 메모리 셀들의 프로그래밍의 신뢰성을 유지하기 위해, 더 낮은 초기 Vpgm을 갖는 프로그래밍 전압(단계(540) 참조)이 사용되어야 한다. 이러한 시스템 변동을 수용하기 위해, 메모리 시스템은 상이한 워드 라인들에 대해 상이한 초기 Vpgm을 설정할 수 있다. 이는 성능 및 신뢰성을 최적화하는 데 도움을 준다.

과거에, 메모리 시스템들은, 전형적으로, 블록이 프로그래밍될 수 있기 전에 전체 블록을 소거한다. 더 효율적인 사용을 위해, 메모리 시스템은 2개 이상의 서브블록들로 논리적으로 분할된다. 이어서, 각각의 서브블록은 독립적으로 소거, 판독 및 프로그래밍될 수 있다. 일 실시예에서, 블록들은 2개의 서브블록들, 즉 하부 서브블록(SB0) 및 상부 서브블록(SB1)으로 분할된다. 일 실시예에서, 하부 서브블록(SB0)은 공동 영역 아래의 워드 라인들 모두 및 그들 워드 라인들에 접속된 메모리 셀들 모두를 포함한다. 일 실시예에서, 상부 서브블록(SB1)은 공동 영역 위의 워드 라인들 모두 및 그들 워드 라인들에 접속된 메모리 셀들 모두를 포함한다. 도 8은 물리적 워드 라인들(WL0 내지 WL127)이 하부 서브블록(SB0)(WL0 내지 WL63을 포함함) 및 상부 서브블록(SB1)(WL64 내지 WL127을 포함함)으로 분할된 수직 컬럼(432)을 도시한다. 일 실시예에서, 블록의 각각의 서브블록은 블록의 다른 서브블록들에 비해 워드 라인들의 비-교차 세트를 갖는다. 즉, 하나의 서브블록 내의 워드 라인들은 또한 동일한 블록의 다른 서브블록 내에 있지 않다. 일부 실시예들에서, 각각의 NAND 스트링은 동일한 블록의 다수의 서브블록들에 위치된다.

더 양호한 신뢰성을 달성하기 위해, 서브블록들을 프로그래밍하기 위한 프로그래밍 순서는 중간에서 시작하여 바깥쪽으로 연장된다. 예를 들어, 도 8의 좌측은 하단에서의 WL0으로부터 상단에서의 WL127까지의 워드 라인 위치를 나타내는 물리적 순서로 워드 라인들을 라벨링하는 반면, 도 8의 우측은 각각의 서브블록(SB0/SB1)에 대해 LWL0에서의 중간에서 시작하여 각각의 서브블록에 대해 LWL63까지 바깥으로 연장되는 각각의 블록에 대한 논리적 순서로 워드 라인들을 라벨링한다. 따라서, 도 8의 예에서, 논리적 워드 라인(LWL63)은 최하단 및 최상단 워드 라인들을 구성한다.

도 8의 서브블록 배열은 블록의 워드 라인들의 절반의 소거를 허용하면서, 블록의 워드 라인들의 다른 절반에 접속된 메모리 셀들 내에 데이터를 유지한다.

다중 평면 프로그래밍에서, 2개 이상의 평면들이 동시에 프로그래밍된다. 예를 들어, 제1 평면으로부터의 하나의 블록은 제2 평면으로부터의 블록의 프로그래밍과 동시에 프로그래밍된다. 하나의 상황에서, 프로그래밍은 두 평면들 모두에서 동일한 워드 라인 상에서 그리고 동일한 서브블록 내에서 수행된다. 예를 들어, 두 평면들 모두는 하부 서브블록(SB0)의 논리적 워드 라인(LWL2)을 프로그래밍하고 있을 수 있다.

다른 실시예에서, 시스템은 상이한 평면들의 상이한 블록들 내의 상이한 서브블록들에 상이한 워드 라인들을 프로그래밍할 수 있다. 예를 들어, 제1 평면은 선택된 블록의 하부 서브블록(SB0)의 논리적 워드 라인(LWL2)에 접속된 메모리 셀들에 대한 프로그래밍을 수신할 수 있는 반면, 제2 평면은 제2 평면에서의 선택된 블록의 상부 서브블록(SB1)의 논리적 워드 라인(LWL2)에 접속된 메모리 셀들에 대한 프로그래밍을 수신할 수 있다. 2개의 논리적 워드 라인들은 상이한 워드 라인들인데, 그 이유는 이들이 상이한 물리적 워드 라인들이기 때문이다.

도 9는 2개의 평면들, 즉 평면(A) 및 평면(B)을 포함하는 메모리 구조물(582)에 접속된 제어 회로(580)를 도시한다. 일 실시예에서, 메모리 구조물(582)은 도 1의 메모리 구조물(326)이다. 평면들(A, B)이 많은 블록들을 갖지만, 평면(A)의 블록(X) 및 평면(B)의 블록(Y)만이 도면이 더 쉽게 읽히게 하는 것으로 도시되어 있다. 블록(X) 및 블록(Y) 각각은 2개의 서브블록들, 즉 SB0 및 SB1을 갖는다. 워드 라인들(584)은 제어 회로(580)로부터 평면(A)의 블록(X)까지 접속된다. 워드 라인들(586)은 제어 회로(580)로부터 평면(B)의 블록(Y)까지 접속된다. 비트 라인들(588)은 제어 회로(580)로부터 평면(A)의 블록(X)까지 접속된다. 비트 라인들(590)은 제어 회로(580)로부터 평면(B)의 블록(Y)까지 접속된다. 일 실시예에서, 제어 회로(580)는 도 2와 관련하여 전술된 제어 회로부(310), 판독/기록 회로들(328) 및 디코더들(324/332)을 포함한다. 다른 실시예들에서, 메모리 구조물(326)을 지지하고 그 상에서 동작하는 다른 회로들이 제어 회로로서 사용될 수 있다. 예를 들어, 일부 실시예들에서, 제어기는 제어 회로(580)로서 동작할 수 있거나 또는 제어 회로(580)의 일부일 수 있다. 제어 회로(580)는, 또한, 본 명세서에서 기술되는 기능들을 수행하도록 하드와이어되거나 프로그래밍되는 마이크로프로세서, 마이크로제어기, 또는 다른 타입의 프로세서로서 구현될 수 있다.

도 9의 예에서, 제어 회로(580)는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성된다. 예를 들어, 도 9는 평면(A)의 블록(X)의 서브블록(SB0)의 LWL5(WL58)에 접속된 메모리 셀들, 및 평면(B)의 블록(Y)의 서브블록(SB1)의 LWL5(WL69)에 접속된 메모리 셀들의 동시 프로그래밍을 도시한다. 서브블록들을 독립적으로 소거, 판독, 및 프로그래밍하는 능력은 메모리 시스템의 저장 용량의 더 효율적인 사용을 허용한다.

다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들로 메모리 셀들을 프로그래밍할 때, 워드 라인들 각각은 프로그래밍 전압(Vpgm)(도 7 참조)을 수신할 필요가 있다. 워드 라인들은 상이한 블록들의 상이한 서브블록들 내에 있기 (그리고 상이한 워드 라인 위치들에 있을 가능성이 있기) 때문에, 워드 라인들 중 하나가 상이한 워드 라인 위치로 인해 다른 워드 라인보다 더 빨리 프로그래밍될 가능성이 있다. 도 8을 다시 보면, 상이한 워드 라인 위치들에 있는 워드 라인들은 상이한 직경들을 갖는 수직 컬럼들의 부분들에서 수직 컬럼들에 접속되어, 이에 의해, 상이한 속도들로 프로그래밍되는 메모리 셀들에 접속할 수 있다. 따라서, 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들은 초기 Vpgm의 상이한 시작 크기들을 갖는 상이한 프로그래밍 전압들(Vpgm)을 수신해야 한다. 더 빠른 메모리 셀들에 접속된 워드 라인은 더 낮은 초기 전압(초기 전압 펄스의 크기)에서 시작하는 Vpgm을 수신해야 하고, 더 느린 메모리 셀들에 접속된 워드 라인은 더 높은 초기 전압에서 시작하는 Vpgm을 수신해야 한다.

도 10 내지 도 13은 다이의 상이한 평면들에서 상이한 블록들 또는 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 전압원들의 다양한 실시예들을 도시한 블록도이다. 도 10 내지 도 13의 컴포넌트들 각각은 도 9의 제어 회로(580)의 일부이다. 도 10은 스위치 네트워크(604) 및 스위치 네트워크(606)에 접속된 전압 발생기(602)를 도시한다. 전압 발생기(602)는 전압을 생성하는 전기 회로이다. 일 실시예에서, 전압 발생기(602)는 전하 펌프를 포함한다. 스위치 네트워크(604)의 출력은 도 9의 메모리 구조물(582)의 평면(A)에서의 블록(X)의 워드 라인들(WL0 내지 WL127) 각각에 접속한다. 일 실시예에서, 도 9의 메모리 구조물(582)은 도 2의 메모리 구조물(326)의 예시적인 구현예이다. 스위치 네트워크(606)의 출력은 도 9의 메모리 구조물(582)의 평면(B)의 블록(Y)의 워드 라인들(WL0 내지 WL127) 각각에 접속된다. 스위치 네트워크(604)는 그의 입력부 상에서 전압을 수신하고, 블록(X)의 WL0 내지 WL127 중 임의의 하나 상에 그 전압을 선택적으로 제공하기 위한 일련의 스위치들을 포함한다. 스위치 네트워크(606)는 스위치 네트워크(604)가 전압 발생기(602)로부터 수신하는 동일한 전압을 수신하고, 일련의 내부 스위치들을 사용하여 블록(Y)의 WL0 내지 WL127 중 하나에 그 수신된 전압을 제공한다. 따라서, 도 10의 실시예에서, 블록(X)에서 프로그래밍하기 위한 선택된 워드 라인(예컨대, WL58) 및 블록(Y)에서의 선택된 워드 라인(예컨대, WL69)은 단일 전압 발생기(602)로부터 동일한 전압을 수신할 것이다. 따라서, 이 실시예에서, 동시에 프로그래밍되고 있는 2개의 별개의 평면들에서의 2개의 워드 라인들은 동일한 프로그래밍 전압(Vpgm)을 수신할 것이다. 그러나, 위에서 논의된 바와 같이, 최적의 성능 및 신뢰성을 위해, 2개의 워드 라인들은 그들 워드 라인들에 접속된 메모리 셀들의 프로그래밍의 상이한 속도들을 처리하기 위한 상이한 프로그래밍 전압들을 요구할 것이라는 가능성이 있다. 따라서, 도 11은 동시에 프로그래밍되고 있는 2개의 블록들의 각각의 블록이 그 자신의 전압 발생기를 가질 실시예를 제공한다.

도 11은 전압 발생기(620) 및 전압 발생기(622)를 도시한다. 전압 발생기(620)는 스위치 네트워크(626)에 접속된다. 전압 발생기(622)는 스위치 네트워크(628)에 접속된다. 일 실시예에서, 스위치 네트워크(626)는, 전압 발생기(620)로부터 수신된 전압을 취하고 그 수신된 전압을 블록(X)의 WL0 내지 WL127 중 하나에 제시하는 일련의 내부 스위치들을 포함하는 회로이다. 스위치 네트워크(628)]는, 전압 발생기(622)로부터 수신된 입력 전압을 취하고 그 입력 전압을 블록(Y)의 WL0 내지WL127 중 하나에 제시하는 일련의 내부 스위치들을 포함하는 회로이다. 전압 발생기(620), 전압 발생기(622), 스위치 네트워크(626), 및 스위치 네트워크(628)는 모두 도 9의 제어 회로(580)의 부품이다. 도 11의 실시예에서, 블록들(블록(X) 및 블록(Y)) 각각은, 그들이 상이한 초기 크기들에서 시작하는 개별적이고 상이한 프로그래밍 전압들을 수신할 수 있도록 그 자신의 전압 발생기를 갖는다. 도 9의 예에서, 전압 발생기(620)는 블록(X)의 WL58에 제1 프로그래밍 전압을 제공하고, 전압 발생기(622)는 블록(Y)의 워드 라인(WL69)에 제2 초기 크기를 갖는 제2 프로그래밍 전압을 제공한다.

도 11의 실시예는, 프로그래밍을 위한 제1 워드 라인 전압 신호를 생성하는 제1 전압원(전압 발생기(620)), 및 제1 워드 라인 전압 신호와 동일한 순간에 크기가 상이한, 프로그래밍을 위한 제2 워드 라인 전압 신호를 생성하는 제2 전압원(전압 발생기(622))을 포함하여, 제1 세트의 워드 라인들 중의 워드 라인에 접속된 메모리 셀이 제1 워드 라인 전압 신호로 프로그래밍될 수 있고, 이와 동시에, 제2 세트의 워드 라인들 중의 워드 라인에 접속된 메모리 셀이 제2 워드 라인 전압 신호로 프로그래밍될 수 있도록 한다.

도 12는 동시에 프로그래밍되고 있는 2개의 상이한 블록들에 대해 2개의 상이한 시작 초기 크기들을 갖는 2개의 상이한 프로그래밍 전압들을 제공하기 위한 다른 실시예를 제공한다. 도 12의 실시예에서, 하나의 전압 발생기(650)가 사용된다. 전압 발생기(650)의 출력은 전압 조정기(654) 및 전압 조정기(658)에 제공된다. 본 문헌의 목적들을 위해, 전압 조정기는, 그의 입력부에서 고전압을 수신하고 더 낮은 전압을 안정적인 방식으로 출력할 수 있는 회로이다. 전압 조정기는 전압원으로서 간주될 수 있다. 전압 조정기(654)의 출력은 스위치 네트워크(656)에 제공된다. 전압 조정기(658)의 출력은 스위치 네트워크(660)에 제공된다. 스위치 네트워크(656)는 전압 조정기(654)의 출력을 블록(X)의 워드 라인들(WL0 내지 WL127) 중 하나에 제공할 것이다. 스위치 네트워크(660)는 블록(Y)의 워드 라인들(WL0 내지 WL127) 중 하나에 전압 조정기(658)의 출력을 제공할 것이다. 이러한 방식으로, 전압 발생기(650)는 단일 전압을 생성한다. 이어서, 2개의 전압 조정기들은 그 전압을 2개의 상이한 블록들에 제공되는 2개의 상이한 전압 신호들에 대해 2개의 상이한 시작 크기들로 낮추는 데 사용된다. 일 실시예에서, 전압 조정기들 중 하나는 수신된 전압을 낮추지 않고서 전압을 단순히 통과시킬 수 있어서, 블록들 중 하나가 전압 발생기(650)로부터 생성된 실제 전압을 수신하고 다른 블록이 스텝다운(step-down) 버전을 수신하도록 할 것이라는 것이 가능하다. 일 실시예에서, 전압 발생기(650), 전압 조정기(654), 스위치 네트워크(656), 전압 조정기(658), 및 스위치 네트워크(680)는 모두 도 9의 제어 회로(580)의 부품이다.

도 13은 프로그래밍 동안 선택된 워드 라인들에 대한 전압들을 제공하는 컴포넌트들의 다른 실시예를 제공한다. 도 13은 단일 전압 발생기(680)를 도시한다. 전압 발생기(680)의 출력은 스위치 네트워크(682)에 제공되고, 이는 그의 수신된 전압을 취하고 이를 블록(X)의 WL0 내지 WL127 중 하나에 제시한다. 전압 발생기(680)의 출력은 또한 전압 조정기(684)에 제공되고, 이는 수신된 전압을 스텝다운 버전으로 낮춘다. 전압 조정기(684)의 출력은 스위치 네트워크(686)에 제공되고, 이는 전압 조정기(684)로부터의 그의 수신된 전압을 블록(Y)의 WL0 내지 WL127 중 하나에 제공한다. 이러한 방식으로, 블록(X)의 선택된 워드 라인은 전압 발생기(680)의 출력을 수신할 것이고, 블록(Y)의 선택된 워드 라인은 더 낮은 전압을 수신할 것이다. 일 실시예에서, 전압 발생기(680), 스위치 네트워크(682), 전압 조정기(684), 및 스위치 네트워크(686)는 모두 제어 회로(580)의 부품이다.

위에서 논의된 바와 같이, 하나의 예시적인 실시예에서, 프로그래밍 전압은 일련의 전압 펄스들이다. 도 11, 도 12 및 도 13의 실시예들은 2개의 프로그래밍 신호들의 생성을 허용한다. 따라서, 시스템은 하나 이상의 전압 펄스들의 2개의 세트들을 생성하며, 이때 제1 세트의 하나 이상의 전압 펄스들은 제1 전압 펄스에 대해 제1 크기를 갖고, 제2 세트의 하나 이상의 전압 펄스들은 그의 제1 전압 펄스에 대해 제2 크기를 가지며, 그 2개의 제1 크기들은 상이하다.

도 14는 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다. 도 14의 프로세스는 도 1 및/또는 도 2의 컴포넌트들의 논리적 표현인 도 9의 회로를 동작시키는 데 사용될 수 있다. 일 실시예에서, 도 14의 프로세스는 제어 회로(580)에 의해 수행된다. 예를 들어, 단계(702)에서, 제어 회로(580)는, 동일한 메모리 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍한다. 제어 회로(580)는 단계(702)를 달성하기 위해 도 10 내지 도 13의 실시예들 중 임의의 것을 포함할 수 있다.

도 15는 프로그래밍하는 프로세스의 일 실시예를 기술한 흐름도이다. 도 15의 프로세스는 도 9의 회로의 예시적인 동작이다. 도 15의 흐름도는 또한 도 14의 프로세스의 하나의 예시적인 실시예를 나타낸다. 도 15의 예에서, 제어 회로(580)는 도 10 내지 도 14의 구조물들을 구현할 수 있다.

단계(720)에서, 제어 회로(580)(또는 다른 컴포넌트들)는 다이 상의 제1 평면에서 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍한다. 단계(772)에서, 단계(720)와 동시에(제1 비휘발성 메모리 셀들을 프로그래밍하는 것과 동시에), 제어 회로(또는 다른 컴포넌트들)는 다이 상의 제2 평면에서 블록의 상부 서브블록 내의 제2 워드 라인에 접속되는 비휘발성 메모리 셀들의 제2 세트를 프로그래밍한다. 예를 들어, 단계(720)는 도 9의 WL58에 접속된 메모리 셀들을 프로그래밍하는 것을 포함할 수 있는 반면, 단계(722)는 도 9의 WL69에 접속된 메모리 셀들을 동시에 프로그래밍하는 것을 포함할 수 있다. WL58은 평면(A)의 블록(X)의 하부 서브블록(SB0) 내에 있는 반면, WL69는 평면(B)의 블록(Y)의 상부 서브블록(SB1) 내에 있다는 것에 유의한다. 평면(A) 및 평면(B) 둘 모두는 동일한 메모리 다이(300) 상의 동일한 메모리 구조물(582) 내에 있다(도 2 참조).

도 16은 프로그래밍하기 위한 프로세스의 일 실시예를 기술한 흐름도이다. 예를 들어, 도 15의 프로세스는 도 9의 컴포넌트들의 예시적인 동작이고, 도 14 및/또는 도 15의 하나의 예시적인 구현예의 더 많은 상세들을 표현한다. 일 실시예에서, 도 16의 프로세스는 제어 회로(580)에 의해 수행된다. 단계(750)에서, 제어 회로(580)는 두 평면들 모두에서 선택된 블록들 내의 선택된 비트 라인들에 동일한 선택된 비트 라인 전압을, 그리고 두 평면들 모두에서 선택된 블록들 내의 비선택된 비트 라인들에 동일한 금지 전압을 인가한다. 본 명세서에서 논의되는 바와 같이, 블록 또는 서브블록 내의 모든 NAND 스트링이 프로그래밍을 위해 선택되는 것은 아닐 것이다. 프로그래밍을 위해 선택되지 않은 그들 NAND 스트링들에 대해, 그들 NAND 스트링들에 접속된 비트 라인들은 비선택된 비트 라인들이고, 그들 NAND 스트링들에 대한 프로그래밍을 방지하기 위해 사용되는 금지 전압을 수신할 것이다. 프로그래밍될 예정인 그들 NAND 스트링들(선택된 NAND 스트링들)은 선택된 비트 라인들로 지칭되는 비트 라인들에 접속되고, 접속된 NAND 스트링이 프로그래밍되게 하는 데 적절한 선택된 비트 라인 전압을 수신할 것이다. 따라서, 도 16의 실시예에서, 동시에 프로그래밍되고 있는 상이한 평면들에서의 2개의 블록들은 금지를 위한 동일한 비트 라인 전압들 및 프로그래밍을 위한 동일한 비트 라인 전압들을 수신할 것이다. 예를 들어, 비트 라인들(590, 588)은 동일한 금지 전압들 및 동일한 선택된 비트 라인 전압들을 포함할 것이다.

도 16의 단계(752)에서, 제어 회로(580)는 제1 워드 라인에 하나 이상의 전압 펄스들의 제1 세트를 인가함으로써 다이 상의 제1 평면에서 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍한다. 하나 이상의 전압 펄스의 제1 세트는 하나 이상의 전압 펄스들의 제1 세트의 제1 전압 펄스에 대한 제1 크기를 포함한다. 시스템은 상이한 워드 라인들에 대해 상이한 시작 전압들을 사용하고 있다. 단계(754)에서, 제어 회로(580)는, 단계(752)에서 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 것과 동시에, 하나 이상의 전압 펄스들의 제2 세트를 제2 워드 라인에 인가함으로써 다이 상의 제2 평면에서 블록의 상부 서브블록 내의 제2 워드 라인에 접속된 비휘발성 메모리 셀들의 제2 세트를 프로그래밍한다. 하나 이상의 전압 펄스의 제2 세트는 하나 이상의 전압 펄스들의 제2 세트의 제1 전압 펄스에 대한 제2 크기를 포함한다. 제2 크기는 제1 크기와 상이하다. 예를 들어, 단계(752)는 평면(A)의 블록(X)의 SB0의 워드 라인(WL58)에 접속된 메모리 셀들을 프로그래밍하는 것을 포함하고, 단계(754)는 평면(B)의 블록(Y)의 서브블록(SB1)의 WL69에 접속된 메모리 셀들을 프로그래밍하는 것을 포함한다. 도 16의 실시예에서, 제어 회로(580)는 도 11, 도 12, 또는 도 13의 구조물들을 구현할 수 있다.

도 11, 도 12 및 도 13의 실시예들에서, 제어 회로(580)는 다수의 전압 발생기들 및 다수의 전압 조정기들, 또는 전압 조정기 및 전압 발생기를 포함해야 한다. 그 결과, 이들 실시예들은 메모리 다이 상에 추가의 하드웨어를 필요로 한다. 일부 경우들에서, 메모리 다이 상의 공간은 부족 상태에 있다. 따라서, 추가 실시예들은 메모리 다이 상에서 활용되는 공간의 양을 최소화하려고 한다. 예를 들어, 도 10은 하나의 전압 발생기(602)만을 도시하고, 어떠한 전압 조정기들도 도시하지 않는다. 따라서, 도 10의 실시예는 공간을 절약한다. 그러나, 도 10의 실시예는 상이한 프로그래밍 전압들이 동시에 프로그래밍되고 있는 2개의 상이한 블록들에 인가되게 하지 않는다. 오히려, 도 10의 실시예에서, 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는, 동시에 프로그래밍되고 있는 2개의 워드 라인들은 동일한 전압원으로부터 정확한 동일한 전압을 수신할 것이다. (예컨대, 전압 발생기(602)). 그러므로, 워드 라인들 중 하나의 워드 라인이 그의 프로그래밍이 느려질 수 있게(또는 가속할 수 있게) 하기 위해, 시스템은 이에 따라 비트 라인 전압들을 변화시킬 것이다.

도 17은 2개의 블록들 사이의 비트 라인 전압들을 변화시킴으로써 동일한 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내의 상이한 워드 라인들에 접속된 메모리 셀들을 프로그래밍하기 위한 프로세스의 일 실시예를 기술하는 흐름도이다. 도 17의 프로세스는 제어 회로(580)가 도 10의 구조물을 구현할 때 도 9의 구조물을 동작시키는 데 사용될 수 있다. 도 17의 단계(802)에서, 제어 회로(580)는 동일한 워드 라인 전압을 동일한 다이의 상이한 평면들에서 상이한 블록들 내의 상이한 서브블록들의 상이한 워드 라인들에 인가한다. 예를 들어, 전압 발생기(602)로부터 도 9의 워드 라인들(584, 586)에 동일한 전압이 인가된다. 단계(804)에서, 제어 회로(580)는, 상이한 평면들에서 상이한 블록들 내의 상이한 서브블록들의 상이한 워드 라인들에 접속되고 상이한 비트 라인들에 상이한 비트 라인 신호들을 인가함으로써 상이한 비트 라인들에 접속되는 메모리 셀들을 동시에 프로그래밍한다. 도 9를 다시 보면, 단계(804)는, 비트 라인들(590)을 통해 비트 라인 전압들의 제1 세트를, 그리고 비트 라인들(588)을 통해 비트 라인 전압들의 제2 세트를 인가함으로써, 제어 회로(580)에 의해 수행된다. 비트 라인들 상의 신호를 변화시킴으로써, 하나의 블록의 프로그래밍은 가속 또는 감속되어, 2개의 블록들이 유사한 속도로 프로그래밍하고/하거나 2개의 블록들이 성능 및 신뢰성을 밸런싱하는 적절한 속도들로 프로그래밍하도록 할 수 있다.

도 18은 프로그래밍을 위한 프로세스를 기술하는 다른 흐름도이다. 일 실시예에서, 도 18의 프로세스는 제어 회로(580)가 도 10의 회로를 구현할 때 도 9에 도시된 컴포넌트들을 동작시키기 위한 도 17의 프로세스의 예시적인 구현예를 표현한다. 도 18의 단계(820)에서, 제어 회로(580)는 제1 다이의 제1 평면에서 제1 블록에 대한 선택된 비트 라인들의 제1 세트에 제1 비트 라인 전압 신호를 인가한다. 예를 들어, 제어 회로(580)는 비트 라인 신호들의 제1 세트를 비트 라인들(588)에 인가할 것이다. 도 18의 단계(822)에서, 제어 회로(580)는 다이의 제2 평면에서 제2 블록에 대한 선택된 비트 라인들의 제2 세트에 제2 비트 라인 전압 신호를 인가한다. 제1 비트 라인 전압 신호는 제2 비트 라인 전압 신호와는 상이하다. 일례에서, 단계(822)는 제어 회로(580)가 비트 라인들(또는 비트 라인들의 서브세트)(590)에 제2 비트 라인 신호를 인가하는 것을 포함한다. 단계(824)에서, 제어 회로(580)는 제1 블록의 제1 서브블록 내의 제1 워드 라인 및 제2 블록의 제2 서브블록 내의 제2 워드 라인에 동일한 워드 라인 전압을 인가한다. 예를 들어, 제어 회로(580)는 도 10의 회로를 통해 선택된 워드 라인(WL58) 및 선택된 워드 라인(WL69)에 동일한 전압을 인가한다. 단계(826)에서, 제어 회로(580)는 제1 블록의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍한다. 비휘발성 메모리 셀들의 제1 세트는 또한 비트 라인들의 제1 세트에 접속된다. 단계(828)에서, 단계(826)에서 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 것과 동시에, 제어 회로(580)는 제2 블록 내의 제2 워드 라인에 접속되는 비휘발성 메모리 셀들의 제2 세트를 프로그래밍한다. 비휘발성 메모리 셀들의 제2 세트는 비트 라인들의 제2 세트에 접속된다.

도 19는 상이한 평면들의 상이한 블록들 내의 상이한 비트 라인들에 상이한 비트 라인 신호들을 인가하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 예를 들어, 도 19의 프로세스는 도 17의 단계(804) 또는 도 18의 단계들(820/822)의 예시적인 구현예이다. 단계(850)에서, 제어 회로(580)는, 동시에 프로그래밍되고 있는 두 블록들 모두의 비선택된 비트 라인들에 금지 전압을 인가한다. 일 실시예에서, 비선택된 비트 라인 전압은 두 블록들 모두에 대해 동일하다. 다른 실시예에서, 비선택된 비트 라인 전압은 2개의 블록들에 대해 상이할 수 있다. 단계(852)에서, 제어 회로(580)는 비트 라인들의 제1 세트에 저속 비트 라인 전압을 인가한다. 단계(854)에서, 제어 회로(580)는 비트 라인들의 제2 세트에 고속 비트 라인 전압을 인가한다. 저속 비트 라인 전압은 고속 비트 라인 전압보다 높다. 단계(854)는 단계(852)와 동시에 수행된다. 예를 들어, 단계(854)에서, 저속 비트 라인 전압은 도 9의 비트 라인들(590)의 선택된 비트 라인들에 인가될 수 있고, 고속 비트 라인 전압은 도 9의 비트 라인들(588)의 선택된 비트 라인에 인가될 수 있다. 이러한 방식으로, 시스템은 블록(X)의 WL58에 접속된 메모리 셀들을 프로그래밍하는 속도에 비해 블록(Y)의 WL69에 접속된 메모리 셀들의 프로그래밍을 늦추려고 시도할 것인데, 그 이유는 워드 라인(WL69)에 접속된 메모리 셀들이 워드 라인(WL58)에 접속된 메모리 셀들보다 작은 직경을 갖기 때문이다.

도 20은 프로그래밍 동안 메모리 셀들을 제어하는 데 사용되는 다양한 신호들의 거동을 설명하는 신호 다이어그램이다. 도 20은 도 19의 실시예의 구현예를 기술한다. 도 20은 하기의 신호들을 디스플레이한다: BL_A(선택), BL_B(선택), BL(비선택), SGD(선택), SGD(비선택), WLunsel, WLn, SGS, 및 SL. 신호 BL_A(선택)는 프로그래밍되고 있는 블록들 중 하나에 인가되는 비트 라인 신호이다. 예를 들어, 그것은 도 9의 비트 라인들(590) 중 선택된 비트 라인들에 대한 비트 라인 신호일 수 있다. 신호 BL_B(선택)는 동시에 프로그래밍되고 있는 제2 블록에 대한 선택된 비트 라인 전압 신호이다. 예를 들어, BL_B(선택)는 비트 라인들(588) 중 선택된 비트 라인들에 인가되는 전압일 수 있다. 신호 BL(비선택)은 두 블록들 모두에 대해 비선택된 비트 라인들에 인가되는 전압이다. 예를 들어, BL(비선택)은 비트 라인들(588) 및 비트 라인들(590) 중 비선택된 비트 라인들에 인가될 수 있다. 신호 SGD(선택)는 프로그래밍을 위해 선택된 블록의 적절한 부분에 대한 SGD 선택 라인이다(도 4f 참조). 신호 SGD(비선택)는 비선택된 블록의 부분들에 대해 비선택된 SGD 라인들이다(도 4f 참조). 신호 WLunsel은 비선택된 워드 라인들이며, 이는 이때에 프로그래밍되기 위해 선택된 메모리 셀들에 접속되지 않은 워드 라인들을 의미한다. 신호 WLn은 (도 10의 실시예를 사용하여) 동시에 프로그래밍되고 있는 2개의 블록들 내의 선택된 워드 라인들이다. 신호 SGS는 도 4f에 도시된 모든 SGS 신호들을 표현한다. 신호 SL은 전술된 소스 라인 신호이다.

일 실시예에서, 단계(854)의 고속 비트 라인 전압은 메모리 셀들이 그들이 정상적으로 할 수 있는 만큼 빠르게 프로그래밍되게 하는 전압이다. 고속 비트 라인 전압(Vfast)의 일례는 0 볼트 또는 그에 가까운 어떤 것이다. 하나의 예시적인 실시예에서, 저속 비트 라인 전압(Vslow)은 메모리 셀들이 계속해서 프로그래밍되게 하는 Vfast에 가깝지만(Vfast보다 높지만 Vinhibit보다 낮음) 그들이 Vfast를 수신한 것보다 느린 전압이다. 하나의 예시적인 실시예에서, Vslow는 0.8 볼트 또는 그에 가까운 어떤 것이다. 다른 예에서, Vslow는 0.5 볼트와 동일할 수 있다. BL_A(선택)는 저속 비트 라인 전압(Vslow)을 수신한다. BL_B(선택)는 고속 비트 라인 전압(Vfast)을 수신한다.

시간 t1에서, BL(비선택)은 도 7의 단계(542)에 따라 사전 충전을 허용하기 위해 접지로부터 사전 충전 전압(Vprecharge)으로 상승된다. 시간 t4에서, 비선택된 비트 라인 전압 BL(비선택)은 Vinhibit로 낮아지고, 이어서, 전압은 시간 t9에서 접지로 낮아진다. 시간 t1에서, SGD(선택)는 선택 게이트를 위해 트랜지스터를 턴온하기에 충분히 높은 전압(예컨대, 3.5 v)인 Vsg로 상승된다. 이는 비선택된 NAND 스트링들이 사전충전되고 선택된 NAND 스트링들이 사전충전되지 않게 한다. SGD(선택)에 대한 전압은 시간 t3에서 접지로 낮아지고, t5에서 Vsg로 상승되고, t9에서 접지로 낮아진다. SGD(비선택) 신호는 도 20의 전체 기간에 접지 또는 Vss에서 유지된다. 비선택된 워드 라인들 WLunsel은 시간 t1에서 Vprecharge로 상승되고, 시간 t3에서 접지로 낮아지고, 시간 t5에서 Vpass(예컨대, 7 내지 10 v)로 상승되고, 시간 t9에서 접지로 낮아진다. 신호 WLunsel은 도 7의 단계(542)의 사전충전을 허용하기 위해 Vprecharge로 설정되고, 이어서, 도 7의 단계(544)의 부스팅을 허용하기 위해 Vpass로 상승된다. 신호 WLn은 시간 t1에서 Vprecharge로 상승되고, 시간 t3까지 접지로 낮아지고, 시간 t5에서 Vpass로 상승되고, 시간 t7에서 Vpgm(프로그래밍 전압)으로 상승되고, 시간 t8에서 접지로 낮아진다. t7과 t8 사이의 WLn 상의 전압은 프로그래밍을 위해 사용되는 전압 펄스를 표현한다는 것에 유의한다. SGS는 도 20의 기간 동안 Vss 또는 접지에서 유지된다. 소스 라인은 시간 t1에서 접지로부터 Vcsrc(예컨대, 2.5 내지 3.5 볼트)로 상승되고, 이어서, 시간 t9에서 접지로 낮아진다.

도 19 및 도 20의 실시예에서의 비트 라인 전압으로서 저속 비트 라인 전압을 사용하는 것은 선택된 NAND 스트링의 채널에 작은 전압을 야기하며, 이는 채널과 워드 라인 사이에 더 작은 차동 전압을 초래하고, 이에 의해, 더 느린 프로그래밍을 초래한다. 즉, Vslow는 Vfast보다 더 높은 전압이어서, Vslow를 수신하는 메모리 셀들의 프로그래밍이 Vfast를 인가하는 것에 비해 느려지게 한다.

도 21 내지 도 23은 선택된 NAND 스트링들이 부스팅 단계(도 7의 단계(544) 참조) 동안 부분적으로 부스팅되게 함으로써 블록들 중 하나에 대한 프로그래밍을 늦추는 것을 포함하는 실시예들의 다른 세트를 표현한다. 도 21은 동시에 프로그래밍되고 있는 상이한 블록들의 상이한 선택된 비트 라인들에 상이한 비트 라인 신호들을 인가하는 하나의 예시적인 실시예를 기술하는 흐름도이다. 따라서, 도 21의 프로세스는 도 17의 단계(84)의 예시적인 구현예 또는 도 18의 단계들(820/822)의 예시적인 구현예이다. 도 21의 프로세스는 비트 라인들(588, 590)에 전압들을 인가하는 제어 회로(580)에 의해 수행된다.

도 21의 단계(870)에서, 제어 회로(580)는, 프로그래밍 프로세스의 부스팅 단계 동안 비선택된 워드 라인들(WLunsel) 상에 부스팅 신호들을 인가하고 부스팅 단계의 일부인 램프업 기간 동안 램프업하는 선택된 워드 라인에 전압 신호를 인가함으로써 비선택된 메모리 셀들에 대한 채널들을 부스팅한다. 단계(872)는, 제어 회로(580)가 상이한 블록들의 제1 블록에 대해 제1 비트 라인 또는 비트 라인들의 제1 세트에 전압을 인가하여, 제1 비트 라인 또는 비트 라인들의 제1 세트에 접속된 제1 블록의 선택된 메모리 셀들에 대한 부스팅을 방지하는 것을 포함한다. 단계(874)에서, 제어 회로(580)는, 제2 비트 라인 또는 비트 라인들의 제2 세트에 접속된 제2 블록의 선택된 메모리 셀에 대한 부분 부스팅을 허용하기 위해, 위에서 언급된 램프업 기간의 중간에 상이한 블록들 중 제2 블록에 대해 제2 비트 라인 또는 비트 라인들의 제2 세트에 제2 전압을 인가하는 것을 시작할 것이다. 이러한 실시예에서, 블록들 중 하나가 정상 속도로 프로그래밍되도록 허용되며, 다른 블록은 부분 부스팅(partial boosting)의 결과로서 느려진다. 느려지는 블록에 대해, 부스팅 기간 동안 비트 라인 전압이 시작된다. 이는 도 22에 의해 설명된다.

도 22는 도 20과 동일한 신호들을 도시하는 신호 다이어그램이다. 도 22와 도 20 사이의 차이는 신호들 BL_A(선택) 및 BL_B(선택)에 대한 것이다. 신호 BL_B(선택)는 프로그래밍을 위해 선택된 제2 블록의 비트 라인들에 인가된다. 이는 더 느린 메모리 셀들에 대해 사용되는 빠른 프로그래밍이다. 따라서, BL_B(선택)는 도 22의 전체 기간 동안 Vfast로 설정된다. 신호 BL_A(선택)는 초기에 Vfast로 설정된다. 시간 t7에서, BL_A(선택)는 t9까지 Vinhibit로 상승되고, 이 때 그것은 접지로 다시 램프다운된다. 다른 실시예에서, 시간 t7에서, BL_A(선택)는 t9까지 Vslow로 상승되고, 이 때 그것은 접지로 다시 램프다운된다. 알 수 있는 바와 같이, BL_A(선택)는 WL_n에 대한 램프업 기간의 중간에 있는 시간 t7에서 제2 전압(Vslow)의 인가를 시작한다. 즉, WL_n은 t5에서 램프업하기 시작하고, 그것이 Vpgm에 도달할 때 t7 후에 램프업을 완료한다. 따라서, BL_A(선택)는 WLn이 접지로부터 상승된 후 그리고 그것이 Vpgm에 도달하기 전에 그 램프업 기간 동안 Vslow로 상승된다. 도 22의 예에서, BL_A(선택)는 WLn이 Vpass에 있는 후에 Vslow로 상승된다. 다른 실시예들에서, 비트 라인은 램프업 기간 동안 상이한 지점에서 상승될 수 있다. 도 23은 선택된 워드 라인(WLn)이 t5와 t7 사이의 다수의 스텝들에서 상승된 대안의 실시예이다. 이 경우에, BL_A(선택)는 t5와 t7 사이의 임의의 지점에서(예컨대, 시간 t6에서) 상승될 수 있다. BL_A(선택)를 언제 상승시킬 것인지에 대한 선택은 (예컨대, 워드 라인 위치에 기초하여) 위에서 논의된 바와 같이 프로그래밍이 얼마나 많이 느려져야 하는지에 기초한다. 다른 실시예에서, WLunsel은 다수의 스텝들에서 Vpass로 상승된다.

도 21 내지 도 23의 실시예들은, 상이한 블록들 중 제1 블록을 위해 전압을 제1 비트 라인에 인가하여 제1 비트 라인에 접속된 제1 블록의 선택된 메모리 셀에 대한 부스팅을 방지하고 램프업 기간의 중간에 상이한 블록들 중 제2 블록을 위해 제2 전압을 제2 비트 라인에 인가하기를 시작하여 제2 비트 라인에 접속된 제2 블록의 선택된 메모리 셀에 대한 부분 부스팅을 허용함으로써 상이한 비트 라인들에 상이한 비트 라인 신호들을 인가하도록 구성된 제어 회로를 포함한다.

도 24 및 도 25는 동일한 다이의 상이한 평면들에서 동시에 프로그래밍되고 있는 상이한 블록들의 상이한 비트 라인들에 상이한 비트 라인 신호들을 인가하기 위한 다른 실시예를 표현한다. 더 구체적으로, 도 24는 상이한 비트 라인 신호들을 인가하기 위한 실시예를 설명하는 흐름도이다. 도 24의 프로세스는 도 17의 단계(804) 또는 도 18의 단계들(820/822)의 예시적인 구현예이다. 일 실시예에서, 도 24의 프로세스는 제어 회로(580)에 의해 수행된다.

도 24의 단계(900)에서, 제어 회로(580)는 상이한 워드 라인들에 전압 펄스를 인가한다. 즉, 도 10의 실시예에 따라, 동일한 전압 펄스가 제1 블록(예컨대, 블록(X)) 내의 선택된 워드 라인 및 제2 블록(예컨대, 블록(Y))의 선택된 워드 라인에 인가된다. 단계(902)에서, 제어 회로(580)는 상이한 블록들 중 제1 블록에 대해 제1 전압 신호를 제1 비트 라인에 인가한다. 단계(904)에서, 단계(902)를 수행하는 것과 동시에, 제어 회로(580)는 상이한 블록들 중 제2 블록에 대해 제2 전압 신호를 제2 비트 라인에 인가한다. 따라서, 단계(902)는 제1 신호를 비트 라인들(588) 중 선택된 비트 라인들에 인가하는 것을 포함할 수 있고, 단계(904)는 제어 회로(580)가 비트 라인들(590) 중 선택된 비트 라인들에 제2 신호를 인가하는 것을 포함할 수 있다(또는 그 역도 성립함). 단계(906)에서, 제2 전압 신호는 프로그래밍을 허용하는 제2 전압 레벨로의 프로그래밍을 금지하는 제1 전압 레벨로부터 전압 펄스 동안(예컨대, 펄스의 중간에서) 낮아진다.

위에서 논의된 바와 같이, NAND 스트링에 접속된 비트 라인이 금지 레벨에 이르기까지 상승되는 경우, 프로그래밍은 그 NAND 스트링에 접속된 메모리 셀들에 대해 수행되지 않는다. 비트 라인이 접지에 있을 때, 프로그래밍이 수행될 수 있다. 도 24의 단계(906)는 금지 볼트 모드에서 비트 라인 전압을 초기에 시작하는 것 및 프로그래밍을 허용하는 접지 또는 다른 전압 레벨로 그를 낮추는 것을 포함한다.

도 25는 도 24의 프로세스를 설명하는 타이밍도이다. 도 25는 도 22 및 도 23과 동일한 신호들을 디스플레이한다. 도 25에서의 신호들 각각은 BL_A(선택)를 제외하고는 도 22와 동일한 방식으로 동작한다. 이러한 실시예에서, BL_A(선택)는 시간 t1에서 Vprecharge로 상승되고, 이어서, (t7에서 시작하는) 프로그램 펄스의 시작을 위해 시간 t4에서 Vinhibt(예컨대, ~2.5 내지 5 v)로 낮아진다. 프로그램 펄스는 시간 t7에서 시작하고 시간 t8에서 종료된다. t7과 t8 사이의 일부 지점에서, BL_A(선택)는 금지 전압 Vinhibit로부터 접지 Vss로 낮아진다(이는, 일부 실시예들에서, Vfast와 동일하다). BL_A(선택)를 낮추기 전에, 그 신호 Vinhibit를 수신하는 그들 비트 라인들에 접속된 메모리 셀들은 프로그래밍되지 않는다. 일단 비트 라인이 Vss 또는 Vfast로 낮아지면, 그들 메모리 셀들은 프로그래밍되기 시작한다. 이는 메모리 셀에 의해 경험되는 프로그램 펄스의 유효 지속기간을 단축시킨다. 더 짧은 프로그래밍 펄스에 의해, 메모리 셀은 더 느리게 프로그래밍된다.

상기 실시예들은 혼합된 서브블록들과 동시에 다수의 평면들을 프로그래밍하는 것으로 인해 성능을 개선한다. 추가로, 서브블록 모드는 메모리 다이의 가용 용량을 증가시킨다. 그것은 설계 시에 포함될 더 적은 연장된 블록을 필요로 하고/하거나 수율을 증가시킴으로써 비용을 개선한다. 다중 평면 프로그래밍은 다중 평면 프로그래밍 동안 상이한 서브블록들의 동시 프로그래밍을 허용하는 다중 평면 다이들의 수행 병렬성(performance parallelism)을 최대화하고, 최고 유연성 및 서브블록 사용량을 허용한다. 이는, 달리 불량한 것으로 마킹될 블록들로부터 양호한 서브블록들을 복구할 때 특히 그러하다. 상이한 물리적 워드 라인들은 프로그램 성능에 대한 신뢰성을 최적으로 밸런싱하기 위해 상이한 프로그램 전압들(Vpgm)을 요구한다. 전술된 기술은 상기 개념들 모두의 동시 사용을 가능하게 한다.

일 실시예는 비휘발성 저장 장치를 포함하며, 이는 동일한 다이 상의 다수의 평면들에 배열되는 복수의 비휘발성 메모리 셀들 - 각각의 평면은 메모리 셀들의 다수의 블록들을 포함하고, 블록들 각각은 메모리 셀들의 다수의 서브블록들을 포함함 -; 메모리 셀들에 접속되는 워드 라인들; 및 메모리 셀들 및 워드 라인들에 접속되는 제어 회로 - 제어 회로는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성됨 - 를 포함한다.

일 실시예는 비휘발성 메모리를 프로그래밍하기 위한 방법을 포함하며, 이는 다이 상의 제1 평면에서 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계; 및 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계와 동시에, 다이 상의 제2 평면에서 블록의 상부 서브블록 내의 제2 워드 라인에 접속된 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 단계를 포함한다.

일 실시예는 비휘발성 저장 장치를 포함하며, 이는 동일한 다이 상의 다수의 평면들에 배열되는 복수의 비휘발성 메모리 셀들 및 메모리 셀들에 접속되는 제어 회로를 포함한다. 각각의 평면은 메모리 셀들의 다수의 블록들을 포함한다. 블록들 각각은 메모리 셀들의 다수의 서브블록들을 포함한다. 제어 회로는 상이한 워드 라인들에 대한 상이한 시작 전압들을 사용하여 상이한 블록들의 상이한 서브블록들 내의 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성된다.

일 실시예는 동일한 다이 상의 다수의 평면들을 포함하는 모놀리식 3차원 메모리 어레이를 포함하는 비휘발성 저장 장치를 포함한다. 각각의 평면은 다수의 블록들을 포함한다. 블록들 각각은, 복수의 수직 NAND 스트링들에 접속된 복수의 워드 라인들을 함께 형성하는 공동 영역에 의해 분리되는, 교번하는 전도성 및 유전체 층들의 하부 세트 및 교번하는 전도성 및 유전체 층들의 상부 세트를 포함한다. 각각의 NAND 스트링은 다수의 비휘발성 메모리 셀들을 포함한다. 블록들 각각은 메모리 셀들의 다수의 서브블록들을 포함한다. 블록의 각각의 서브블록은 그 블록의 다른 서브블록들에 비해 워드 라인들의 비-교차 세트를 갖는다. 장치는 동일한 블록의 서브블록들을 독립적으로 프로그래밍하기 위한 수단을 추가로 포함하고, 이는 상이한 워드 라인들에 대해 상이한 시작 프로그래밍 전압들을 사용하여 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 수단을 포함한다.

상이한 시작 프로그래밍 전압들을 사용하여 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 수단을 포함하는, 동일한 블록의 서브블록들을 독립적으로 프로그래밍하기 위한 수단의 예들은, 도 9의 제어 회로(580), 도 1의 제어기(120), 도 2의 제어 회로부(310)(이는 상태 머신 또는 마이크로제어기를 포함함), 또는 상이한 프로세서를 포함하며, 이는 도 11 내지 도 13의 전압원 구성들을 포함하고 도 14 내지 도 16의 프로세스들 중 임의의 프로세스를 수행한다.

일 실시예는 메모리 구조물을 포함하는 비휘발성 저장 장치를 포함한다. 메모리 구조물은 동일한 다이 상의 제1 평면 및 제2 평면을 포함한다. 각각의 평면은 비휘발성 메모리 셀들의 다수의 블록들을 포함한다. 블록들 각각은, 독립적으로 프로그래밍될 수 있는 제1 서브블록 및 제2 서브블록을 포함한다. 메모리 구조물은 워드 라인들을 포함한다. 장치는, 또한, 제1 전압원, 제2 전압원, 제1 평면의 제1 블록의 제1 서브블록에 대한 워드 라인들의 제1 세트 및 제1 전압원에 접속된 제1 스위칭 네트워크, 및 제2 평면의 제2 블록의 제2 서브블록에 대한 워드 라인들의 제2 세트 및 제2 전압원에 접속된 제2 스위칭 네트워크를 포함한다.

일 실시예는 비휘발성 저장 장치를 포함하며, 이는 동일한 다이 상의 다수의 평면들에 배열되는 복수의 비휘발성 메모리 셀들 - 각각의 평면은 메모리 셀들의 다수의 블록들을 포함함 -; 메모리 셀들에 접속되는 워드 라인들; 메모리 셀들에 접속된 비트 라인들; 및 워드 라인들 및 비트 라인들에 접속된 제어 회로를 포함한다. 제어 회로는 상이한 워드 라인들에 동일한 워드 라인 전압을 그리고 상이한 비트 라인들에 상이한 비트 라인 신호들을 인가함으로써 상이한 평면들에서 상이한 블록들의 상이한 워드 라인들에 접속되고 상이한 비트 라인들에 접속되는 메모리 셀들을 동시에 프로그래밍하도록 구성된다.

하나의 예시적인 구현예에서, 복수의 비휘발성 메모리 셀들 및 워드 라인들은 교번하는 전도성 및 유전체 층들의 하부 세트, 교번하는 전도성 및 유전체 층들의 하부 세트 위의 공동 영역, 공동 영역 위의 교번하는 전도성 및 유전체 층들의 상부 세트, 및 교번하는 전도성 및 유전체 층들의 하부 세트에 위치되고 교번하는 전도성 및 유전체 층들의 상부 세트에 위치되는 복수의 메모리 컬럼들을 포함한다. 복수의 메모리 컬럼들은 수직 NAND 스트링들을 형성하고, 복수의 메모리 컬럼들은 수직축을 따라서 하단으로부터 상단까지 직경이 증가한다(예컨대, 도 8 참조).

일 실시예는 비휘발성 메모리를 프로그래밍하기 위한 방법을 포함하며, 이는 다이 상의 제1 평면에서 제1 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계 - 비휘발성 메모리 셀들의 제1 세트는 비트 라인들의 제1 세트에 접속됨 -; 비휘발성 메모리 셀들의 제1 세트의 프로그래밍과 동시에, 다이 상의 제2 평면에서 제2 블록의 상부 서브블록 내의 제2 워드 라인에 접속된 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 단계 - 비휘발성 메모리 셀들의 제2 세트는 비트 라인들의 제2 세트에 접속됨 -; 및 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하고 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 동안, 비트 라인들의 제1 세트의 선택된 비트 라인들에 제1 비트 라인 전압 신호를 그리고 비트 라인들의 제2 세트의 선택된 비트 라인들에 제2 비트 라인 전압 신호를 인가하는 단계 - 제1 비트 라인 전압 신호는 제2 비트 라인 전압 신호와는 상이함 - 를 포함한다.

일 실시예는 비휘발성 저장 장치를 포함하며, 이는 워드 라인들; 제1 세트의 비트 라인들 및 제2 세트의 비트 라인들을 포함하는 비트 라인들; 워드 라인들 및 비트 라인들에 접속된 복수의 비휘발성 메모리 셀들 - 복수의 메모리 셀들은 메모리 다이 상의 제1 평면 상에 배열된 비휘발성 메모리 셀들의 제1 세트 및 메모리 다이 상의 제2 평면 상에 배열된 비휘발성 메모리 셀들의 제2 세트를 포함하고, 제1 평면은 제1 블록을 포함하는 복수의 블록들을 포함하고, 제1 블록은 비트 라인들을 공유하지만 워드 라인들을 공유하지 않는 상부 서브블록 및 하부 서브블록을 포함하고, 제1 블록은 비트 라인들의 제1 세트에 접속되고, 제2 평면은 제2 블록을 포함하는 복수의 블록들을 포함하고, 제2 블록은 비트 라인들을 공유하지만 워드 라인들을 공유하지 않는 상부 서브블록 및 하부 서브블록을 포함하고, 제2 블록은 비트 라인들의 제2 세트에 접속됨 -; 및 워드 라인들 및 비트 라인들에 접속된 제어 회로 - 제어 회로는, 제1 워드 라인 및 제2 워드 라인에 동일한 워드 라인 전압 신호를 인가함으로써 그리고 비트 라인들의 제1 세트의 선택된 비트 라인들에 제1 비트 라인 전압 신호를 그리고 비트 라인들의 제2 세트의 선택된 비트 라인들에 제2 비트 라인 전압 신호를 인가함으로써 제1 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 메모리 셀들 및 제2 블록의 상부 서브블록 내의 제2 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성되고, 제1 비트 라인 전압 신호는 제2 비트 라인 전압 신호와는 상이함 - 를 포함한다.

일 실시예는 비휘발성 저장 장치를 포함하고, 이는 동일한 다이 상에 다수의 평면들을 포함하는 모놀리식 3차원 메모리 어레이 - 각각의 평면은 다수의 블록들을 포함하고, 블록들 각각은 복수의 수직 NAND 스트링들에 접속된 복수의 워드 라인들을 함께 형성하는 공동 영역에 의해 분리되는, 교번하는 전도성 및 유전체 층들의 하부 세트 및 교번하는 전도성 및 유전체 층들의 상부 세트를 포함하고, 각각의 NAND 스트링은 다수의 비휘발성 메모리 셀들을 포함하고, 블록들 각각은 메모리 셀들의 다수의 서브블록들을 포함하고, 블록의 각각의 서브블록은 블록의 다른 서브블록들에 비해 워드 라인들의 비-교차 세트를 가짐 -; NAND 스트링들에 접속된 비트 라인들; 및 상이한 블록들에 접속된 선택된 비트 라인들에 대한 상이한 비트 라인 전압 신호들 및 상이한 워드 라인들에 대한 동일한 프로그래밍 전압을 사용하여, 동일한 다이 상의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 수단을 포함하는, 동일한 블록의 서브블록들을 독립적으로 프로그래밍하기 위한 수단을 포함한다.

상이한 비트 라인 전압 신호들 및 상이한 워드 라인들에 대한 동일한 프로그래밍 전압을 사용하여, 동일한 다이 상의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하기 위한 수단을 포함하는, 동일한 블록의 서브블록들을 독립적으로 프로그래밍하기 위한 수단의 예들은, 도 9의 제어 회로(580), 도 1의 제어기(120), 도 2의 제어 회로부(310)(이는 상태 머신 또는 마이크로제어기를 포함함), 또는 상이한 프로세서를 포함하며, 이는 도 10 내지 도 13의 전압원 구성들을 포함하고 도 19, 도 21, 또는 도 24의 프로세스들 중 임의의 프로세스를 수행하는 것과 관련하여 도 14, 도 15, 도 17 또는 18의 프로세스들 중 임의의 프로세스를 수행한다.

본 문헌의 목적들을 위해, 명세서 내에서 "일 실시예", "하나의 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들 또는 동일한 실시예를 기술하는 데 사용될 수 있다.

본 문헌의 목적들을 위해, 접속은 직접 접속 또는 (예컨대, 하나 이상의 다른 부품들을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다. 2개의 디바이스들은, 그들이 직접적으로 또는 간접적으로 접속되어 그들이 그들 사이에서 전자 신호들을 통신할 수 있게 되는 경우에 "통신 중"이다.

본 문헌의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 이해될 수 있다.

본 문헌의 목적들을 위해, 추가 콘텍스트 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.

본 문헌의 목적들을 위해, 용어 물체들의 "세트"는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.

전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 망라하거나 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 제안된 기술의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 심사숙고된 특정 용도에 적절하게 된 바와 같은 다양한 수정예들로 그것을 가장 잘 활용할 수 있게 하였다. 그 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims

비휘발성 저장 장치로서,
동일한 다이 상의 다수의 평면들에 배열되는 복수의 비휘발성 메모리 셀들 - 각각의 평면은 상기 메모리 셀들의 다수의 블록들을 포함하고, 상기 블록들 각각은 메모리 셀들의 다수의 서브블록들을 포함함 -;
상기 메모리 셀들에 접속되는 워드 라인들; 및
상기 메모리 셀들 및 상기 워드 라인들에 접속되는 제어 회로 - 상기 제어 회로는 다이의 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을 동시에 프로그래밍하도록 구성됨 - 를 포함하는, 비휘발성 저장 장치.
제1항에 있어서,
상기 제어 회로는 상이한 평면들에서 상이한 블록들의 상이한 서브블록들 내에 있는 상이한 워드 라인들에 접속된 메모리 셀들을, 상기 상이한 워드 라인들에 대해 상이한 시작 전압들을 사용하여 동시에 프로그래밍하도록 구성된, 비휘발성 저장 장치.
제1항 또는 제2항에 있어서,
상기 제어 회로는 동일한 블록의 서브블록들을 독립적으로 프로그래밍 및 소거하도록 구성된, 비휘발성 저장 장치.
제1항, 제2항, 또는 제3항에 있어서,
블록의 각각의 서브블록은 상기 블록의 다른 서브블록들에 비해 워드 라인들의 비-교차 세트를 갖는, 비휘발성 저장 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,
상이한 블록들의 상이한 서브블록들 내에 있는 상기 상이한 워드 라인들은 상이한 워드 라인 위치들에 있는, 비휘발성 저장 장치.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어 회로는,
제1 전압원;
제2 전압원;
상기 다수의 평면들 중 제1 평면의 제1 블록의 제1 서브블록에 대한 상기 워드 라인들의 제1 세트 및 상기 제1 전압원에 접속되는 제1 스위칭 네트워크; 및
상기 다수의 평면들 중 제2 평면의 제2 블록의 제2 서브블록에 대한 상기 워드 라인들의 제2 세트 및 상기 제2 전압원에 접속되는 제2 스위칭 네트워크를 포함하는, 비휘발성 저장 장치.
제6항에 있어서, 상기 제어 회로에서,
상기 제1 전압원은 프로그래밍을 위한 제1 워드 라인 전압 신호를 생성하고;
상기 제2 전압원은 상기 제1 워드 라인 전압 신호와 동일한 순간에 크기가 상이한, 프로그래밍을 위한 제2 워드 라인 전압 신호를 생성하여, 상기 제1 세트의 워드 라인들 중의 워드 라인에 접속된 메모리 셀이 상기 제1 워드 라인 전압 신호로 프로그래밍되고, 이와 동시에 상기 제2 세트의 워드 라인들 중의 워드 라인에 접속된 메모리 셀이 상기 제2 워드 라인 전압 신호로 프로그래밍될 수 있도록 하는, 비휘발성 저장 장치.
제6항에 있어서,
상기 제1 전압원은 제1 전하 펌프이고;
상기 제2 전압원은 제2 전하 펌프인, 비휘발성 저장 장치.
제6항에 있어서,
상기 제1 전압원은 전하 펌프이고,
상기 제2 전압원은 상기 전하 펌프에 접속되는 전압 조정기인, 비휘발성 저장 장치.
제6항에 있어서,
상기 제1 전압원은 전하 펌프에 접속되는 제1 전압 조정기이고;
상기 제2 전압원은 전하 펌프에 접속되는 제2 전압 조정기인, 비휘발성 저장 장치.
제1항 내지 제10항 중 어느 한 항에 있어서,
상기 블록들 각각은 하부 서브블록 및 상부 서브블록을 포함하고, 상기 하부 블록은 워드 라인들의 제1 세트를 포함하고, 상기 상부 서브블록은 상기 워드 라인들의 제1 세트 위에 위치되는 워드 라인들의 제2 세트를 포함하는, 비휘발성 저장 장치.
제1항 내지 제11항 중 어느 한 항에 있어서,
상기 제어 회로는 중간 워드 라인들에서 시작하여 외부 워드 라인들을 향해 작용하는 순서로 메모리 셀들을 프로그래밍하도록 구성된, 비휘발성 저장 장치.
제1항 내지 제12항 중 어느 한 항에 있어서,
상기 복수의 비휘발성 메모리 셀들 및 워드 라인들은 교번하는 전도성 및 유전체 층들의 하부 세트, 상기 교번하는 전도성 및 유전체 층들의 하부 세트 위의 공동 영역(joint area), 상기 공동 영역 위의 교번하는 전도성 및 유전체 층들의 상부 세트, 및 상기 교번하는 전도성 및 유전체 층들의 하부 세트에 위치되고 상기 교번하는 전도성 및 유전체 층들의 상부 세트에 위치되는 복수의 메모리 컬럼들을 포함하고, 상기 복수의 메모리 컬럼들은 수직 NAND 스트링들을 형성하고, 상기 복수의 메모리 컬럼들은 하단으로부터 상단으로 수직축을 따라서 직경이 증가하는, 비휘발성 저장 장치.
비휘발성 메모리를 프로그래밍하기 위한 방법으로서,
다이 상의 제1 평면에서 블록의 하부 서브블록 내의 제1 워드 라인에 접속된 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계; 및
상기 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계와 동시에, 상기 다이 상의 제2 평면에서 블록의 상부 서브블록 내의 제2 워드 라인에 접속된 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 단계를 포함하는, 방법.
제14항에 있어서,
상기 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계는 상기 제1 워드 라인에 하나 이상의 전압 펄스들의 제1 세트를 인가하는 단계를 포함하고, 상기 하나 이상의 전압 펄스들의 제1 세트는 상기 하나 이상의 전압 펄스들의 제1 세트의 제1 전압 펄스에 대한 제1 크기를 포함하고,
상기 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 단계는 상기 제2 워드 라인에 하나 이상의 전압 펄스들의 제2 세트를 인가하는 단계를 포함하고, 상기 하나 이상의 전압 펄스들의 제2 세트는 상기 하나 이상의 전압 펄스들의 제2 세트의 제1 전압 펄스에 대한 제2 크기를 포함하고, 상기 제2 크기는 상기 제1 크기와는 상이한, 방법.
제15항에 있어서,
상기 비휘발성 메모리 셀들의 제1 세트를 프로그래밍하는 단계는 제1 스위칭 회로를 통해 제1 전압원으로부터 상기 하나 이상의 전압 펄스들의 제1 세트의 상기 제1 전압 펄스에 대한 상기 제1 크기를 인가하는 단계를 포함하고;
상기 비휘발성 메모리 셀들의 제2 세트를 프로그래밍하는 단계는 제2 스위칭 회로를 통해 제2 전압원으로부터 상기 하나 이상의 전압 펄스들의 제2 세트의 상기 제1 전압 펄스에 대한 상기 제2 크기를 인가하는 단계를 포함하는, 방법.
제14항 내지 제16항 중 어느 한 항에 있어서,
상기 제1 워드 라인은 상기 제2 워드 라인과는 상이한 워드 라인 위치에 있는, 방법.