JP2002015588A - 半導体記憶装置及びその駆動方法 - Google Patents
半導体記憶装置及びその駆動方法Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Abstract
(57)【要約】 （修正有）
【課題】 不揮発性の半導体記憶装置において時間の経
過に伴って読み出し電圧が劣化する現象を抑制する。 【解決手段】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなる半導体記憶装
置の駆動方法は、ゲート電極に電圧を印加して強誘電体
膜の分極状態を変化させることにより半導体記憶装置に
データを書き込む工程と、ゲート電極に電圧を印加した
状態で電界効果型トランジスタのドレイン・ソース間に
電圧を印加したときに電界効果型トランジスタのドレイ
ン・ソース間に現われる電流変化を検出することにより
半導体記憶装置に書き込まれているデータを読み出す工
程とを備えている。データを読み出す工程において電界
効果型トランジスタのドレイン・ソース間に印加する電
圧の大きさは、電界効果型トランジスタのドレイン・ソ
ース間の電流がドレイン・ソース間の電圧の増加に伴っ
て増加するような範囲内に設定する。
過に伴って読み出し電圧が劣化する現象を抑制する。 【解決手段】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなる半導体記憶装
置の駆動方法は、ゲート電極に電圧を印加して強誘電体
膜の分極状態を変化させることにより半導体記憶装置に
データを書き込む工程と、ゲート電極に電圧を印加した
状態で電界効果型トランジスタのドレイン・ソース間に
電圧を印加したときに電界効果型トランジスタのドレイ
ン・ソース間に現われる電流変化を検出することにより
半導体記憶装置に書き込まれているデータを読み出す工
程とを備えている。データを読み出す工程において電界
効果型トランジスタのドレイン・ソース間に印加する電
圧の大きさは、電界効果型トランジスタのドレイン・ソ
ース間の電流がドレイン・ソース間の電圧の増加に伴っ
て増加するような範囲内に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性の半導体
記憶装置及びその駆動方法に関し、特に、強誘電体膜の
上に形成されたゲート電極を有する電界効果型トランジ
スタからなるＭＦＳ型トランジスタ、強誘電体膜と誘電
体膜との積層膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＩＳ型トランジス
タ、又は電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタから構成される半導体記憶装置及びその駆動方法
に関する。
記憶装置及びその駆動方法に関し、特に、強誘電体膜の
上に形成されたゲート電極を有する電界効果型トランジ
スタからなるＭＦＳ型トランジスタ、強誘電体膜と誘電
体膜との積層膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＩＳ型トランジス
タ、又は電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタから構成される半導体記憶装置及びその駆動方法
に関する。
【０００２】
【従来の技術】強誘電体膜を有する１トランジスタ型の
不揮発性半導体記憶装置としては、ＭＦＳ型トランジス
タ、ＭＦＩＳ型トランジスタ及びＭＦＭＩＳ型トランジ
スタの３種類が知られている。
不揮発性半導体記憶装置としては、ＭＦＳ型トランジス
タ、ＭＦＩＳ型トランジスタ及びＭＦＭＩＳ型トランジ
スタの３種類が知られている。
【０００３】ＭＦＳ型トランジスタとは、Metal （金
属）／Ferroelectric （強誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上における
チャネル領域の上に直接に形成された強誘電体膜からな
るゲート絶縁膜を有するトランジスタである。
属）／Ferroelectric （強誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上における
チャネル領域の上に直接に形成された強誘電体膜からな
るゲート絶縁膜を有するトランジスタである。
【０００４】ＭＦＩＳ型トランジスタとは、Metal （金
属）／Ferroelectric （強誘電体）／Insulator （誘電
体）／Semiconductor （半導体）の積層構造を意味し、
強誘電体膜からなるゲート絶縁膜と半導体基板との間に
バッファ層となる誘電体膜を有するトランジスタであっ
て、ＭＦＳ型トランジスタよりも界面特性が改善されて
いる。
属）／Ferroelectric （強誘電体）／Insulator （誘電
体）／Semiconductor （半導体）の積層構造を意味し、
強誘電体膜からなるゲート絶縁膜と半導体基板との間に
バッファ層となる誘電体膜を有するトランジスタであっ
て、ＭＦＳ型トランジスタよりも界面特性が改善されて
いる。
【０００５】ＭＦＭＩＳ型トランジスタとは、Metal
（金属）／Ferroelectric （強誘電体）／Metal （金
属）／Insulator （誘電体）／Semiconductor （半導
体）の積層構造を意味し、ＭＯＳ構造を有する電界効果
型トランジスタのゲート電極の上に強誘電体コンデンサ
が設けられたトランジスタであって、電界効果型トラン
ジスタのゲート電極の上に絶縁膜を介して強誘電体コン
デンサが形成された第１の構造と、電界効果型トランジ
スタのゲート電極が強誘電体コンデンサの下部電極を兼
ねる第２の構造とが知られている。
（金属）／Ferroelectric （強誘電体）／Metal （金
属）／Insulator （誘電体）／Semiconductor （半導
体）の積層構造を意味し、ＭＯＳ構造を有する電界効果
型トランジスタのゲート電極の上に強誘電体コンデンサ
が設けられたトランジスタであって、電界効果型トラン
ジスタのゲート電極の上に絶縁膜を介して強誘電体コン
デンサが形成された第１の構造と、電界効果型トランジ
スタのゲート電極が強誘電体コンデンサの下部電極を兼
ねる第２の構造とが知られている。
【０００６】ところで、強誘電体膜を有する１トランジ
スタ型の不揮発性半導体記憶装置（不揮発性メモリ）を
データ蓄積用トランジスタとして用いるメモリセルにお
いては、例えば、特許第２９２１８１２号公報に示され
ているように、ＭＦＳトランジスタからなるデータ蓄積
用トランジスタに、ゲート選択用トランジスタ及びソー
ス選択用トランジスタがそれぞれ接続されることにより
１つのメモリセルが構成されている。
スタ型の不揮発性半導体記憶装置（不揮発性メモリ）を
データ蓄積用トランジスタとして用いるメモリセルにお
いては、例えば、特許第２９２１８１２号公報に示され
ているように、ＭＦＳトランジスタからなるデータ蓄積
用トランジスタに、ゲート選択用トランジスタ及びソー
ス選択用トランジスタがそれぞれ接続されることにより
１つのメモリセルが構成されている。
【０００７】図６は特許第２９２１８１２号公報に示さ
れている１トランジスタ型の不揮発性半導体記憶装置の
回路構成を示しており、図６において、ＷＬは書き込み
用ワード線であり、ＲＬは読み出し用ワード線であり、
ＧＬは動作電圧供給線であり、ＢＬはビット線であり、
Ｑ1 はデータ蓄積用トランジスタであり、Ｑ2 は書き込
み用トランジスタであり、Ｑ3 は読み出し用トランジス
タである。
れている１トランジスタ型の不揮発性半導体記憶装置の
回路構成を示しており、図６において、ＷＬは書き込み
用ワード線であり、ＲＬは読み出し用ワード線であり、
ＧＬは動作電圧供給線であり、ＢＬはビット線であり、
Ｑ1 はデータ蓄積用トランジスタであり、Ｑ2 は書き込
み用トランジスタであり、Ｑ3 は読み出し用トランジス
タである。
【０００８】データ蓄積用トランジスタＱ1 のゲート
は、書き込み用トランジスタＱ2 を介して動作電圧供給
線ＧＬに接続され、データ蓄積用トランジスタＱ1 のド
レインは、読み出し用トランジスタＱ3 を介してビット
線ＢＬに接続され、データ蓄積用トランジスタＱ1 のソ
ースは接地されている。このような回路構成を有する複
数のメモリセルがシリコン基板上に配置されることによ
りメモリセルアレイが構成されている。
は、書き込み用トランジスタＱ2 を介して動作電圧供給
線ＧＬに接続され、データ蓄積用トランジスタＱ1 のド
レインは、読み出し用トランジスタＱ3 を介してビット
線ＢＬに接続され、データ蓄積用トランジスタＱ1 のソ
ースは接地されている。このような回路構成を有する複
数のメモリセルがシリコン基板上に配置されることによ
りメモリセルアレイが構成されている。
【０００９】以下、前記の回路構成を有するメモリセル
に対して、データの消去（ＥＲＡＳＥ）、データの書き
込み（ＷＲＩＴＥ）及びデータの読み出し（ＲＥＡＤ）
を行なう動作について、図７を参照しながら説明する。
に対して、データの消去（ＥＲＡＳＥ）、データの書き
込み（ＷＲＩＴＥ）及びデータの読み出し（ＲＥＡＤ）
を行なう動作について、図７を参照しながら説明する。
【００１０】まず、半導体基板上のウエル領域に負電位
を印加して、データ蓄積用トランジスタＱ1 のゲート・
基板間に電圧を印加することにより、強誘電体膜の分極
方向を一方向に揃える。これによって、全てのメモリセ
ルのデータが消去される。
を印加して、データ蓄積用トランジスタＱ1 のゲート・
基板間に電圧を印加することにより、強誘電体膜の分極
方向を一方向に揃える。これによって、全てのメモリセ
ルのデータが消去される。
【００１１】次に、データの書き込み動作をする際に
は、書き込み用トランジスタＱ2 により選択された所定
のアドレスにあるメモリセルのデータ蓄積用トランジス
タＱ1に対して、ゲート・基板間に電圧を印加して強誘
電体膜の分極方向を反転（オン状態）させるか、又はゲ
ート・基板間に電圧を印加することなく強誘電体膜の分
極方向を保持（オフ状態）する。すなわち、入力データ
に応じて分極反転（オン状態）又は分極保持（オフ状
態）という２種類の分極状態を発生させることにより、
データの書き込みを行なう。強誘電体膜の分極状態は電
圧を印加しない状態でも保持されるので、不揮発性の半
導体記憶装置として機能する。
は、書き込み用トランジスタＱ2 により選択された所定
のアドレスにあるメモリセルのデータ蓄積用トランジス
タＱ1に対して、ゲート・基板間に電圧を印加して強誘
電体膜の分極方向を反転（オン状態）させるか、又はゲ
ート・基板間に電圧を印加することなく強誘電体膜の分
極方向を保持（オフ状態）する。すなわち、入力データ
に応じて分極反転（オン状態）又は分極保持（オフ状
態）という２種類の分極状態を発生させることにより、
データの書き込みを行なう。強誘電体膜の分極状態は電
圧を印加しない状態でも保持されるので、不揮発性の半
導体記憶装置として機能する。
【００１２】次に、データの読み出し動作は、読み出し
用トランジスタＱ3 をオンして、ビット線ＢＬからデー
タ蓄積用トランジスタＱ1 のチャネルを通って接地線に
流れる電流（ドレイン・ソース間電流）に伴う電圧降下
を検出することにより行なう。データ蓄積用トランジス
タＱ1 の強誘電体膜の分極状態に応じて、チャネル抵抗
が変化するので、書き込まれたデータが読み出される。
用トランジスタＱ3 をオンして、ビット線ＢＬからデー
タ蓄積用トランジスタＱ1 のチャネルを通って接地線に
流れる電流（ドレイン・ソース間電流）に伴う電圧降下
を検出することにより行なう。データ蓄積用トランジス
タＱ1 の強誘電体膜の分極状態に応じて、チャネル抵抗
が変化するので、書き込まれたデータが読み出される。
【００１３】
【発明が解決しようとする課題】ところで、不揮発性の
半導体記憶装置の駆動方法においては、強誘電体膜の分
極方向が反転している場合（オン状態）のデータ蓄積用
トランジスタＱ1 のサブスレッショルド曲線におけるド
レイン・ソース間電流Ｉdsと、強誘電体の分極方向が反
転していない場合（オフ状態）のデータ蓄積用トランジ
スタＱ1 のサブスレッショルド曲線におけるドレイン・
ソース間電流Ｉdsとの差が最も大きくなるようなゲート
電圧ＶG に、データ蓄積用トランジスタＱ1 のしきい値
を設定することにより、半導体記憶装置の読み出し動作
の効率化を図っている。
半導体記憶装置の駆動方法においては、強誘電体膜の分
極方向が反転している場合（オン状態）のデータ蓄積用
トランジスタＱ1 のサブスレッショルド曲線におけるド
レイン・ソース間電流Ｉdsと、強誘電体の分極方向が反
転していない場合（オフ状態）のデータ蓄積用トランジ
スタＱ1 のサブスレッショルド曲線におけるドレイン・
ソース間電流Ｉdsとの差が最も大きくなるようなゲート
電圧ＶG に、データ蓄積用トランジスタＱ1 のしきい値
を設定することにより、半導体記憶装置の読み出し動作
の効率化を図っている。
【００１４】ところが、不揮発性の半導体記憶装置に
は、時間の経過に伴って読み出し電圧が劣化する（ドレ
イン・ソース間電圧が低下する）という避けられない問
題がある。
は、時間の経過に伴って読み出し電圧が劣化する（ドレ
イン・ソース間電圧が低下する）という避けられない問
題がある。
【００１５】前記に鑑み、本発明は、不揮発性の半導体
記憶装置において時間の経過に伴って読み出し電圧が劣
化する現象を抑制して、不揮発性の半導体記憶装置のリ
テンション特性、すなわち（時間経過後のドレイン・ソ
ース間電流Ｉ’ds）／（初期状態のドレイン・ソース間
電流Ｉds）を向上させることを目的とする。
記憶装置において時間の経過に伴って読み出し電圧が劣
化する現象を抑制して、不揮発性の半導体記憶装置のリ
テンション特性、すなわち（時間経過後のドレイン・ソ
ース間電流Ｉ’ds）／（初期状態のドレイン・ソース間
電流Ｉds）を向上させることを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本件発明者らは、従来は殆ど考慮されていなかっ
た、読み出し動作をする際の読み出し電圧（ドレイン・
ソース間電圧）に着目して実験を行なった結果、読み出
し電圧を半導体記憶装置を構成する電界効果型トランジ
スタのドレイン非飽和領域（ドレイン・ソース間電流が
ドレイン・ソース間電圧に依存する領域）に設定する
と、ドレイン・ソース間電流ＩDSの劣化を抑制すること
ができるということを見い出したものであり、本発明に
係る半導体記憶装置の駆動方法は、前記の知見に基づい
てなされたものである。
め、本件発明者らは、従来は殆ど考慮されていなかっ
た、読み出し動作をする際の読み出し電圧（ドレイン・
ソース間電圧）に着目して実験を行なった結果、読み出
し電圧を半導体記憶装置を構成する電界効果型トランジ
スタのドレイン非飽和領域（ドレイン・ソース間電流が
ドレイン・ソース間電圧に依存する領域）に設定する
と、ドレイン・ソース間電流ＩDSの劣化を抑制すること
ができるということを見い出したものであり、本発明に
係る半導体記憶装置の駆動方法は、前記の知見に基づい
てなされたものである。
【００１７】具体的には、本発明に係る第１の半導体記
憶装置の駆動方法は、強誘電体膜の上に形成されたゲー
ト電極を有する電界効果型トランジスタからなるＭＦＳ
型トランジスタ、又は強誘電体膜と誘電体膜との積層膜
の上に形成されたゲート電極を有する電界効果型トラン
ジスタからなるＭＦＩＳ型トランジスタにより構成され
る半導体記憶装置の駆動方法を対象とし、ゲート電極に
電圧を印加して強誘電体膜の分極状態を変化させること
により半導体記憶装置にデータを書き込む工程と、ゲー
ト電極に電圧を印加した状態で電界効果型トランジスタ
のドレイン・ソース間に電圧を印加したときに電界効果
型トランジスタのドレイン・ソース間に現われる電流変
化を検出することにより前記半導体記憶装置に書き込ま
れているデータを読み出す工程とを備え、データを読み
出す工程において電界効果型トランジスタのドレイン・
ソース間に印加する電圧の大きさは、電界効果型トラン
ジスタのドレイン・ソース間の電流がドレイン・ソース
間の電圧の増加に伴って増加するような範囲内に設定す
るものである。
憶装置の駆動方法は、強誘電体膜の上に形成されたゲー
ト電極を有する電界効果型トランジスタからなるＭＦＳ
型トランジスタ、又は強誘電体膜と誘電体膜との積層膜
の上に形成されたゲート電極を有する電界効果型トラン
ジスタからなるＭＦＩＳ型トランジスタにより構成され
る半導体記憶装置の駆動方法を対象とし、ゲート電極に
電圧を印加して強誘電体膜の分極状態を変化させること
により半導体記憶装置にデータを書き込む工程と、ゲー
ト電極に電圧を印加した状態で電界効果型トランジスタ
のドレイン・ソース間に電圧を印加したときに電界効果
型トランジスタのドレイン・ソース間に現われる電流変
化を検出することにより前記半導体記憶装置に書き込ま
れているデータを読み出す工程とを備え、データを読み
出す工程において電界効果型トランジスタのドレイン・
ソース間に印加する電圧の大きさは、電界効果型トラン
ジスタのドレイン・ソース間の電流がドレイン・ソース
間の電圧の増加に伴って増加するような範囲内に設定す
るものである。
【００１８】本発明に係る第２の半導体記憶装置の駆動
方法は、電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタにより構成され、強誘電体コンデンサの上部電極
からなる制御ゲートを有する半導体記憶装置の駆動方法
を対象とし、制御ゲートに電圧を印加して強誘電体コン
デンサの強誘電体膜の分極状態を変化させることにより
半導体記憶装置にデータを書き込む工程と、制御ゲート
に電圧を印加した状態で電界効果型トランジスタのドレ
イン・ソース間に電圧を印加したときに電界効果型トラ
ンジスタのドレイン・ソース間に現われる電流変化を検
出することにより半導体記憶装置に書き込まれているデ
ータを読み出す工程とを備え、データを読み出す工程に
おいて電界効果型トランジスタのドレイン・ソース間に
印加する電圧の大きさは、電界効果型トランジスタのド
レイン・ソース間の電流がドレイン・ソース間の電圧の
増加に伴って増加するような範囲内に設定するものであ
る。
方法は、電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタにより構成され、強誘電体コンデンサの上部電極
からなる制御ゲートを有する半導体記憶装置の駆動方法
を対象とし、制御ゲートに電圧を印加して強誘電体コン
デンサの強誘電体膜の分極状態を変化させることにより
半導体記憶装置にデータを書き込む工程と、制御ゲート
に電圧を印加した状態で電界効果型トランジスタのドレ
イン・ソース間に電圧を印加したときに電界効果型トラ
ンジスタのドレイン・ソース間に現われる電流変化を検
出することにより半導体記憶装置に書き込まれているデ
ータを読み出す工程とを備え、データを読み出す工程に
おいて電界効果型トランジスタのドレイン・ソース間に
印加する電圧の大きさは、電界効果型トランジスタのド
レイン・ソース間の電流がドレイン・ソース間の電圧の
増加に伴って増加するような範囲内に設定するものであ
る。
【００１９】本発明に係る第１又は第２の半導体記憶装
置の駆動方法によると、データ読み出し工程において電
界効果型トランジスタのドレイン・ソース間に印加する
電圧つまり読み出し電圧の大きさは、電界効果型トラン
ジスタのドレイン・ソース間の電流がドレイン・ソース
間の電圧の増加に伴って増加するような範囲内に設定さ
れているため、時間の経過に伴って発生するドレイン・
ソース間電流の劣化を抑制することができる。
置の駆動方法によると、データ読み出し工程において電
界効果型トランジスタのドレイン・ソース間に印加する
電圧つまり読み出し電圧の大きさは、電界効果型トラン
ジスタのドレイン・ソース間の電流がドレイン・ソース
間の電圧の増加に伴って増加するような範囲内に設定さ
れているため、時間の経過に伴って発生するドレイン・
ソース間電流の劣化を抑制することができる。
【００２０】本発明に係る第１の半導体記憶装置は、強
誘電体膜の上に形成されたゲート電極を有する電界効果
型トランジスタからなるＭＦＳ型トランジスタ、又は強
誘電体膜と誘電体膜との積層膜の上に形成されたゲート
電極を有する電界効果型トランジスタからなるＭＦＩＳ
型トランジスタにより構成される半導体記憶装置を対象
とし、データの書き込み時にゲート電極に第１の電圧を
供給して強誘電体膜の分極状態を変化させる第１の電圧
供給手段と、データの読み出し時に電界効果型トランジ
スタのドレイン・ソース間に第２の電圧を供給する第２
の電圧供給手段とを備え、第２の電圧供給手段が供給す
る第２の電圧の大きさは、電界効果型トランジスタのド
レイン・ソース間の電流がドレイン・ソース間の電圧の
増加に伴って増加するような範囲内に設定されている。
誘電体膜の上に形成されたゲート電極を有する電界効果
型トランジスタからなるＭＦＳ型トランジスタ、又は強
誘電体膜と誘電体膜との積層膜の上に形成されたゲート
電極を有する電界効果型トランジスタからなるＭＦＩＳ
型トランジスタにより構成される半導体記憶装置を対象
とし、データの書き込み時にゲート電極に第１の電圧を
供給して強誘電体膜の分極状態を変化させる第１の電圧
供給手段と、データの読み出し時に電界効果型トランジ
スタのドレイン・ソース間に第２の電圧を供給する第２
の電圧供給手段とを備え、第２の電圧供給手段が供給す
る第２の電圧の大きさは、電界効果型トランジスタのド
レイン・ソース間の電流がドレイン・ソース間の電圧の
増加に伴って増加するような範囲内に設定されている。
【００２１】本発明に係る第２の半導体記憶装置は、電
界効果型トランジスタのゲート電極の上に強誘電体コン
デンサが設けられてなるＭＦＭＩＳ型トランジスタによ
り構成され、強誘電体コンデンサの上部電極からなる制
御ゲートを有する半導体記憶装置を対象とし、データの
書き込み時に制御ゲートに第１の電圧を供給して強誘電
体膜の分極状態を変化させる第１の電圧供給手段と、デ
ータの読み出し時に電界効果型トランジスタのドレイン
・ソース間に第２の電圧を供給する第２の電圧供給手段
とを備え、第２の電圧供給手段が供給する第２の電圧の
大きさは、電界効果型トランジスタのドレイン・ソース
間の電流がドレイン・ソース間の電圧の増加に伴って増
加するような範囲内に設定されている。
界効果型トランジスタのゲート電極の上に強誘電体コン
デンサが設けられてなるＭＦＭＩＳ型トランジスタによ
り構成され、強誘電体コンデンサの上部電極からなる制
御ゲートを有する半導体記憶装置を対象とし、データの
書き込み時に制御ゲートに第１の電圧を供給して強誘電
体膜の分極状態を変化させる第１の電圧供給手段と、デ
ータの読み出し時に電界効果型トランジスタのドレイン
・ソース間に第２の電圧を供給する第２の電圧供給手段
とを備え、第２の電圧供給手段が供給する第２の電圧の
大きさは、電界効果型トランジスタのドレイン・ソース
間の電流がドレイン・ソース間の電圧の増加に伴って増
加するような範囲内に設定されている。
【００２２】本発明に係る第１又は第２の半導体記憶装
置によると、データの読み出し時に第２の電圧供給手段
により電界効果型トランジスタのドレイン・ソース間に
供給される第２の電圧の大きさは、電界効果型トランジ
スタのドレイン・ソース間の電流がドレイン・ソース間
の電圧の増加に伴って増加するような範囲内に設定され
ているため、時間の経過に伴って発生するドレイン・ソ
ース間電流の劣化を抑制することができる。
置によると、データの読み出し時に第２の電圧供給手段
により電界効果型トランジスタのドレイン・ソース間に
供給される第２の電圧の大きさは、電界効果型トランジ
スタのドレイン・ソース間の電流がドレイン・ソース間
の電圧の増加に伴って増加するような範囲内に設定され
ているため、時間の経過に伴って発生するドレイン・ソ
ース間電流の劣化を抑制することができる。
【００２３】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体記憶装置の駆動方法について、ＭＦＩＳ型トラン
ジスタを例にとって説明する。
半導体記憶装置の駆動方法について、ＭＦＩＳ型トラン
ジスタを例にとって説明する。
【００２４】図１に示すように、シリコンからなるｐ型
の半導体基板１１の表面部にドレイン又はソースとなる
一対のｎ型の不純物拡散層１２が形成されていると共
に、半導体基板１１の上に、ＣｅＯ2 からなり２０ｎｍ
の厚さを有する誘電体膜１３及びＳｒＢｉ2Ｔａ2Ｏ9 か
らなり２００ｎｍの厚さを有する強誘電体膜１４が順次
形成されており、誘電体膜１３及び強誘電体膜１４によ
りゲート絶縁膜が構成されている。ゲート絶縁膜の上に
おける一対のｎ型不純物拡散層１２同士の間にはアルミ
ニウムからなるゲート電極１５が形成されており、該ゲ
ート電極１５のゲート長は７μｍであってゲート幅は５
μｍである。
の半導体基板１１の表面部にドレイン又はソースとなる
一対のｎ型の不純物拡散層１２が形成されていると共
に、半導体基板１１の上に、ＣｅＯ2 からなり２０ｎｍ
の厚さを有する誘電体膜１３及びＳｒＢｉ2Ｔａ2Ｏ9 か
らなり２００ｎｍの厚さを有する強誘電体膜１４が順次
形成されており、誘電体膜１３及び強誘電体膜１４によ
りゲート絶縁膜が構成されている。ゲート絶縁膜の上に
おける一対のｎ型不純物拡散層１２同士の間にはアルミ
ニウムからなるゲート電極１５が形成されており、該ゲ
ート電極１５のゲート長は７μｍであってゲート幅は５
μｍである。
【００２５】図２において、実線は、前記の構造を有す
るＭＦＩＳ型トランジスタのゲート電極１５に＋８Ｖの
電圧を印加した後に、ゲート・ソース間電圧Ｖgsを０Ｖ
から２Ｖの間で変化させたときのドレイン・ソース間電
流Ｉdsを測定して得たＶgs−Ｉds特性図であって、波線
は、前記の構造を有するＭＦＩＳ型トランジスタのゲー
ト電極１５に−８Ｖの電圧を印加した後に、ゲート・ソ
ース間電圧Ｖgsを０Ｖから２Ｖの間で変化させたときの
ドレイン・ソース間電流Ｉdsを測定して得たＶ gs−Ｉds
特性図である。
るＭＦＩＳ型トランジスタのゲート電極１５に＋８Ｖの
電圧を印加した後に、ゲート・ソース間電圧Ｖgsを０Ｖ
から２Ｖの間で変化させたときのドレイン・ソース間電
流Ｉdsを測定して得たＶgs−Ｉds特性図であって、波線
は、前記の構造を有するＭＦＩＳ型トランジスタのゲー
ト電極１５に−８Ｖの電圧を印加した後に、ゲート・ソ
ース間電圧Ｖgsを０Ｖから２Ｖの間で変化させたときの
ドレイン・ソース間電流Ｉdsを測定して得たＶ gs−Ｉds
特性図である。
【００２６】図２から明らかなように、ゲート電極１５
に＋８Ｖの電圧を印加したとき（オン状態）のゲート・
ソース間電圧Ｖgsと、ゲート電極１５に−８Ｖの電圧を
印加したとき（オフ状態）のゲート・ソース間電圧Ｖgs
との電圧差Ｖt は０．６Ｖである。また、読み出し動作
時のゲート・ソース間電圧Ｖgsを０．９Ｖに設定する
と、オン状態のときのドレイン・ソース間電流Ｉdsはオ
フ状態のときのドレイン・ソース間電流Ｉdsの約１０3
倍である。すなわち、読み出し時のゲート電圧を０．９
Ｖにすると、（オン状態のときのドレイン・ソース間電
流）／（オフ状態のときのドレイン・ソース間電流）は
約１×１０3 である。
に＋８Ｖの電圧を印加したとき（オン状態）のゲート・
ソース間電圧Ｖgsと、ゲート電極１５に−８Ｖの電圧を
印加したとき（オフ状態）のゲート・ソース間電圧Ｖgs
との電圧差Ｖt は０．６Ｖである。また、読み出し動作
時のゲート・ソース間電圧Ｖgsを０．９Ｖに設定する
と、オン状態のときのドレイン・ソース間電流Ｉdsはオ
フ状態のときのドレイン・ソース間電流Ｉdsの約１０3
倍である。すなわち、読み出し時のゲート電圧を０．９
Ｖにすると、（オン状態のときのドレイン・ソース間電
流）／（オフ状態のときのドレイン・ソース間電流）は
約１×１０3 である。
【００２７】図３は、初期状態、初期状態から室温で２
×１０6 秒間放置した場合及び初期状態から室温で６×
１０6 秒間放置した場合における、ＭＦＩＳ型トランジ
スタのドレイン・ソース間電圧ＶDSとドレイン・ソース
間電流ＩDSとの関係を示している。図３から分かるよう
に、ＭＦＩＳ型トランジスタを長時間室温で放置する
と、強誘電体膜におけるリークによる電荷消失及び分極
低下によって、ドレイン・ソース間電流ＩDSは初期状態
に比べて約１／１０程度に低下する。
×１０6 秒間放置した場合及び初期状態から室温で６×
１０6 秒間放置した場合における、ＭＦＩＳ型トランジ
スタのドレイン・ソース間電圧ＶDSとドレイン・ソース
間電流ＩDSとの関係を示している。図３から分かるよう
に、ＭＦＩＳ型トランジスタを長時間室温で放置する
と、強誘電体膜におけるリークによる電荷消失及び分極
低下によって、ドレイン・ソース間電流ＩDSは初期状態
に比べて約１／１０程度に低下する。
【００２８】図４は、初期状態のドレイン・ソース間電
流ＩDSに対する、２×１０6 秒間放置後又は６×１０6
秒間放置後のドレイン・ソース間電流Ｉ’DSの比
（ＩDS’／ＩDS）を表わしている。
流ＩDSに対する、２×１０6 秒間放置後又は６×１０6
秒間放置後のドレイン・ソース間電流Ｉ’DSの比
（ＩDS’／ＩDS）を表わしている。
【００２９】図３及び図４において、ドレイン非飽和領
域とはドレイン・ソース間電流がドレイン・ソース間電
圧に依存する領域を意味し、ドレイン飽和領域とはドレ
イン・ソース間電流がドレイン・ソース電圧に依存しな
い領域を意味する。言い換えると、ドレイン非飽和領域
とは、ドレイン・ソース間電流ＩDSはドレイン・ソース
間電圧ＶDSの増加に伴って増加する領域を意味し、ドレ
イン飽和領域とは、ドレイン・ソース間電流ＩDSはドレ
イン・ソース間電圧ＶDSが増加しても殆ど増加しない領
域を意味する。図３及び図４においては、ドレイン・ソ
ース間電圧ＶDSが０．３Ｖ以下である領域がドレイン非
飽和領域であって、ドレイン・ソース間電圧ＶDSが０．
３Ｖよりも大きい領域がドレイン飽和領域である。
域とはドレイン・ソース間電流がドレイン・ソース間電
圧に依存する領域を意味し、ドレイン飽和領域とはドレ
イン・ソース間電流がドレイン・ソース電圧に依存しな
い領域を意味する。言い換えると、ドレイン非飽和領域
とは、ドレイン・ソース間電流ＩDSはドレイン・ソース
間電圧ＶDSの増加に伴って増加する領域を意味し、ドレ
イン飽和領域とは、ドレイン・ソース間電流ＩDSはドレ
イン・ソース間電圧ＶDSが増加しても殆ど増加しない領
域を意味する。図３及び図４においては、ドレイン・ソ
ース間電圧ＶDSが０．３Ｖ以下である領域がドレイン非
飽和領域であって、ドレイン・ソース間電圧ＶDSが０．
３Ｖよりも大きい領域がドレイン飽和領域である。
【００３０】図４から、ＩDS’／ＩDSは、ドレイン非飽
和領域（ＶDS≦０．３Ｖの領域）においてはドレイン飽
和領域（ＶDS＞０．３Ｖの領域）に比べて大きいこと、
及びソース・ドレイン間電圧Ｖsdが０．１Ｖであるとき
には約２０％であることが分かる。
和領域（ＶDS≦０．３Ｖの領域）においてはドレイン飽
和領域（ＶDS＞０．３Ｖの領域）に比べて大きいこと、
及びソース・ドレイン間電圧Ｖsdが０．１Ｖであるとき
には約２０％であることが分かる。
【００３１】従って、読み出し電圧（ソース・ドレイン
間電圧Ｖsd）をＭＦＩＳ型トランジスタのドレイン非飽
和領域に設定すると、読み出し電圧をドレイン飽和領域
に設定する場合に比べて、ドレイン・ソース間電流Ｉ’
DSの劣化を抑制できること、及び、読み出し時のゲート
・ソース間電圧Ｖgsを０．９Ｖに設定すると共に読み出
し電圧を０．１Ｖに設定すると、ソース・ドレイン間電
流を初期状態の約２０％程度に保てることが分かる。
間電圧Ｖsd）をＭＦＩＳ型トランジスタのドレイン非飽
和領域に設定すると、読み出し電圧をドレイン飽和領域
に設定する場合に比べて、ドレイン・ソース間電流Ｉ’
DSの劣化を抑制できること、及び、読み出し時のゲート
・ソース間電圧Ｖgsを０．９Ｖに設定すると共に読み出
し電圧を０．１Ｖに設定すると、ソース・ドレイン間電
流を初期状態の約２０％程度に保てることが分かる。
【００３２】尚、第１の実施形態においてはＭＦＩＳ型
トランジスタを例にとって説明したが、第１の実施形態
に係る半導体記憶装置の駆動方法は、ＭＦＩＳ型トラン
ジスタに代えて、ＭＦＳ型トランジスタ又はＭＦＭＩＳ
型トランジスタについても同様に適用することができ
る。
トランジスタを例にとって説明したが、第１の実施形態
に係る半導体記憶装置の駆動方法は、ＭＦＩＳ型トラン
ジスタに代えて、ＭＦＳ型トランジスタ又はＭＦＭＩＳ
型トランジスタについても同様に適用することができ
る。
【００３３】以下、前述の駆動方法を実現する半導体記
憶装置について、図５を参照しながら説明する。
憶装置について、図５を参照しながら説明する。
【００３４】図５は、前記一実施形態に係る半導体記憶
装置からなるメモセルアレイが搭載された半導体チップ
１の平面構造を示しており、半導体チップ１の上には、
メモリセルアレイ２、行ドライバー３、列ドライバー
４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６が形成さ
れている。
装置からなるメモセルアレイが搭載された半導体チップ
１の平面構造を示しており、半導体チップ１の上には、
メモリセルアレイ２、行ドライバー３、列ドライバー
４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６が形成さ
れている。
【００３５】外部から半導体チップ１上のＶＤＤ端子に
導入された電源電圧及び外部から半導体チップ１上のＧ
ＮＤ端子に導入された接地電圧は、メモリセルアレイ２
を駆動する駆動回路である行ドライバー３及び列ドライ
バー４にそれぞれ供給される。
導入された電源電圧及び外部から半導体チップ１上のＧ
ＮＤ端子に導入された接地電圧は、メモリセルアレイ２
を駆動する駆動回路である行ドライバー３及び列ドライ
バー４にそれぞれ供給される。
【００３６】また、ＶＤＤ端子に導入された電源電圧は
ＤＣ−ＤＣコンバータ６に供給され、ＤＣ−ＤＣコンバ
ータ６は、ＤＣ電圧＋Ｖp 、ＤＣ電圧−Ｖp 、ＤＣ電圧
Ｖd及びＤＣ電圧Ｖr を生成する。ＤＣ−ＤＣコンバー
タ６により生成されたＤＣ電圧＋Ｖp は行ドライバー３
及び列ドライバー４に送られ、ＤＣ−ＤＣコンバータ６
により生成されたＤＣ電圧−Ｖp は列ドライバー４に送
られ、ＤＣ−ＤＣコンバータ６により生成されたＤＣ電
圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー４に送られる。
ＤＣ−ＤＣコンバータ６に供給され、ＤＣ−ＤＣコンバ
ータ６は、ＤＣ電圧＋Ｖp 、ＤＣ電圧−Ｖp 、ＤＣ電圧
Ｖd及びＤＣ電圧Ｖr を生成する。ＤＣ−ＤＣコンバー
タ６により生成されたＤＣ電圧＋Ｖp は行ドライバー３
及び列ドライバー４に送られ、ＤＣ−ＤＣコンバータ６
により生成されたＤＣ電圧−Ｖp は列ドライバー４に送
られ、ＤＣ−ＤＣコンバータ６により生成されたＤＣ電
圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー４に送られる。
【００３７】データの書き込み動作時においては、ＤＣ
−ＤＣコンバータ６により生成されたＤＣ電圧＋Ｖp 又
は−Ｖp が、ＭＦＩＳ型トランジスタのゲート電極１５
に第１の電圧として供給されることにより、強誘電体膜
１４の分極状態が変化する。
−ＤＣコンバータ６により生成されたＤＣ電圧＋Ｖp 又
は−Ｖp が、ＭＦＩＳ型トランジスタのゲート電極１５
に第１の電圧として供給されることにより、強誘電体膜
１４の分極状態が変化する。
【００３８】また、データの読み出し動作時において
は、ＤＣ−ＤＣコンバータ６により生成されたＤＣ電圧
Ｖd 又はＧＮＤ端子に導入された接地電圧０ＶがＭＦＩ
Ｓ型トランジスタのドレイン又はソースとなるｎ型の不
純物拡散層１２に第２の電圧として供給される。
は、ＤＣ−ＤＣコンバータ６により生成されたＤＣ電圧
Ｖd 又はＧＮＤ端子に導入された接地電圧０ＶがＭＦＩ
Ｓ型トランジスタのドレイン又はソースとなるｎ型の不
純物拡散層１２に第２の電圧として供給される。
【００３９】
【発明の効果】本発明に係る半導体記憶装置又はその駆
動方法によると、データ読み出し工程において電界効果
型トランジスタのドレイン・ソース間に印加する電圧つ
まり読み出し電圧の大きさは、電界効果型トランジスタ
のドレイン・ソース間の電流がドレイン・ソース間の電
圧の増加に伴って増加するような範囲内であるから、時
間の経過に伴って発生するドレイン・ソース間電流の劣
化は抑制される。
動方法によると、データ読み出し工程において電界効果
型トランジスタのドレイン・ソース間に印加する電圧つ
まり読み出し電圧の大きさは、電界効果型トランジスタ
のドレイン・ソース間の電流がドレイン・ソース間の電
圧の増加に伴って増加するような範囲内であるから、時
間の経過に伴って発生するドレイン・ソース間電流の劣
化は抑制される。
【図１】本発明の一実施形態に係る半導体記憶装置の駆
動方法の対象となるＭＦＩＳ型トランジスタの断面図で
ある。
動方法の対象となるＭＦＩＳ型トランジスタの断面図で
ある。
【図２】本発明の一実施形態に係る半導体記憶装置の駆
動方法の対象となるＭＦＩＳ型トランジスタのゲート電
極に、＋８Ｖ又は−８Ｖの電圧を印加した状態で、ゲー
ト・ソース間電圧を０Ｖから２Ｖの間で変化させたとき
のドレイン・ソース間電流を測定して得たＶgs−Ｉds特
性図である
動方法の対象となるＭＦＩＳ型トランジスタのゲート電
極に、＋８Ｖ又は−８Ｖの電圧を印加した状態で、ゲー
ト・ソース間電圧を０Ｖから２Ｖの間で変化させたとき
のドレイン・ソース間電流を測定して得たＶgs−Ｉds特
性図である
【図３】本発明の一実施形態に係る半導体記憶装置の駆
動方法の対象となるＭＦＩＳ型トランジスタの初期状
態、初期状態から室温で２×１０6 秒間放置した場合及
び初期状態から室温で６×１０6 秒間放置した場合にお
けるドレイン・ソース間電圧とドレイン・ソース間電流
との関係を示す図である。
動方法の対象となるＭＦＩＳ型トランジスタの初期状
態、初期状態から室温で２×１０6 秒間放置した場合及
び初期状態から室温で６×１０6 秒間放置した場合にお
けるドレイン・ソース間電圧とドレイン・ソース間電流
との関係を示す図である。
【図４】本発明の一実施形態に係る半導体記憶装置の駆
動方法の対象となるＭＦＩＳ型トランジスタの初期状態
のドレイン・ソース間電流に対する、２×１０6 秒間放
置後又は６×１０6 秒間放置後のドレイン・ソース間電
流の比を表わす図である。
動方法の対象となるＭＦＩＳ型トランジスタの初期状態
のドレイン・ソース間電流に対する、２×１０6 秒間放
置後又は６×１０6 秒間放置後のドレイン・ソース間電
流の比を表わす図である。
【図５】本発明の一実施形態に係る半導体記憶装置から
なるメモセルアレイが搭載された半導体チップの平面図
である。
なるメモセルアレイが搭載された半導体チップの平面図
である。
【図６】従来の不揮発性半導体記憶雄値の回路構成を示
す図である。
す図である。
【図７】従来の不揮発性半導体記憶装置の駆動方法にお
いて、データの消去、データの書き込み及びデータの読
み出しを行なう際の動作を説明する図である。
いて、データの消去、データの書き込み及びデータの読
み出しを行なう際の動作を説明する図である。
１ 半導体チップ ２ メモリセルアレイ ３ 行ドライバー ４ 列ドライバー ５ Ｉ／Ｆ回路 ６ ＤＣ−ＤＣコンバータ １１ 半導体基板 １２ 不純物拡散層 １３ 誘電体膜 １４ 強誘電体膜 １５ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA07 AC01 AD01 AD03 AE00 5F001 AA17 AE02 AE03 AE08 AF06 AF07 5F083 FR06 FR07 GA21 JA02 JA17
Claims (4)
- 【請求項１】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなるＭＦＳ型トラ
ンジスタ、又は強誘電体膜と誘電体膜との積層膜の上に
形成されたゲート電極を有する電界効果型トランジスタ
からなるＭＦＩＳ型トランジスタにより構成される半導
体記憶装置の駆動方法であって、 前記ゲート電極に電圧を印加して前記強誘電体膜の分極
状態を変化させることにより前記半導体記憶装置にデー
タを書き込む工程と、 前記ゲート電極に電圧を印加した状態で前記電界効果型
トランジスタのドレイン・ソース間に電圧を印加したと
きに前記電界効果型トランジスタのドレイン・ソース間
に現われる電流変化を検出することにより前記半導体記
憶装置に書き込まれているデータを読み出す工程とを備
え、 前記データを読み出す工程において前記電界効果型トラ
ンジスタのドレイン・ソース間に印加する電圧の大きさ
は、前記電界効果型トランジスタのドレイン・ソース間
の電流がドレイン・ソース間の電圧の増加に伴って増加
するような範囲内に設定することを特徴とする半導体記
憶装置の駆動方法。 - 【請求項２】 電界効果型トランジスタのゲート電極の
上に強誘電体コンデンサが設けられてなるＭＦＭＩＳ型
トランジスタにより構成され、前記強誘電体コンデンサ
の上部電極からなる制御ゲートを有する半導体記憶装置
の駆動方法であって、 前記制御ゲートに電圧を印加して前記強誘電体コンデン
サの強誘電体膜の分極状態を変化させることにより前記
半導体記憶装置にデータを書き込む工程と、 前記制御ゲートに電圧を印加した状態で前記電界効果型
トランジスタのドレイン・ソース間に電圧を印加したと
きに前記電界効果型トランジスタのドレイン・ソース間
に現われる電流変化を検出することにより前記半導体記
憶装置に書き込まれているデータを読み出す工程とを備
え、 前記データを読み出す工程において前記電界効果型トラ
ンジスタのドレイン・ソース間に印加する電圧の大きさ
は、前記電界効果型トランジスタのドレイン・ソース間
の電流がドレイン・ソース間の電圧の増加に伴って増加
するような範囲内に設定することを特徴とする半導体記
憶装置の駆動方法。 - 【請求項３】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなるＭＦＳ型トラ
ンジスタ、又は強誘電体膜と誘電体膜との積層膜の上に
形成されたゲート電極を有する電界効果型トランジスタ
からなるＭＦＩＳ型トランジスタにより構成される半導
体記憶装置であって、 データの書き込み時に前記ゲート電極に第１の電圧を供
給して前記強誘電体膜の分極状態を変化させる第１の電
圧供給手段と、 データの読み出し時に前記電界効果型トランジスタのド
レイン・ソース間に第２の電圧を供給する第２の電圧供
給手段とを備え、 前記第２の電圧供給手段が供給する第２の電圧の大きさ
は、前記電界効果型トランジスタのドレイン・ソース間
の電流がドレイン・ソース間の電圧の増加に伴って増加
するような範囲内に設定されていることを特徴とする半
導体記憶装置。 - 【請求項４】 電界効果型トランジスタのゲート電極の
上に強誘電体コンデンサが設けられてなるＭＦＭＩＳ型
トランジスタにより構成され、前記強誘電体コンデンサ
の上部電極からなる制御ゲートを有する半導体記憶装置
であって、 データの書き込み時に前記制御ゲートに第１の電圧を供
給して前記強誘電体膜の分極状態を変化させる第１の電
圧供給手段と、 データの読み出し時に前記電界効果型トランジスタのド
レイン・ソース間に第２の電圧を供給する第２の電圧供
給手段とを備え、 前記第２の電圧供給手段が供給する第２の電圧の大きさ
は、前記電界効果型トランジスタのドレイン・ソース間
の電流がドレイン・ソース間の電圧の増加に伴って増加
するような範囲内に設定されていることを特徴とする半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192464A JP2002015588A (ja) | 2000-06-27 | 2000-06-27 | 半導体記憶装置及びその駆動方法 |
| US09/886,972 US6771530B2 (en) | 2000-06-27 | 2001-06-25 | Semiconductor memory and method for driving the same |
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|---|---|---|---|
| JP2000192464A JP2002015588A (ja) | 2000-06-27 | 2000-06-27 | 半導体記憶装置及びその駆動方法 |
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|---|---|
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|---|---|
| US (1) | US6771530B2 (ja) |
| JP (1) | JP2002015588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023111A (ja) * | 2005-09-20 | 2011-02-03 | Spansion Llc | メモリデバイス |
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|---|---|---|---|---|
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