JP2018032855A - マルチダイアセンブリにおける電力管理 - Google Patents
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Abstract
Description
[項目1]
第1誘導素子及び第2誘導素子と、
複数のダイと、
切り替え制御回路と、
を備える装置であって、
前記切り替え制御回路は、前記装置の第1ダイに配置され、前記第1誘導素子を通じて電流を制御して第1電圧を生成し、
前記第2誘導素子は、連結されて前記第1電圧を受け、前記装置における第2ダイに電力を供給する第2電圧を生成する、
装置。
[項目2]
前記第1誘導素子は、前記第2誘導素子に磁気的に連結される、
項目1に記載の装置。
[項目3]
前記第1電圧は前記第1ダイに電力を供給し、
前記第1誘導素子及び前記第2誘導素子は、前記第1ダイ上に配置され、
前記第2電圧の絶対値は前記第1電圧の絶対値より大きい、
項目1または2に記載の装置。
[項目4]
前記第2ダイは、前記第1ダイ上に積層され、
前記第2電圧の絶対値は、前記第1電圧の絶対値より大きい、
項目2に記載の装置。
[項目5]
前記第1ダイは、一組のストレージセルを有し、前記第1ダイにおける前記一組のストレージセルは、第1データを格納し、
前記第2ダイは、一組のストレージセルを有し、前記第2ダイにおける前記一組のストレージセルは、第2データを格納する、
項目1または4に記載の装置。
[項目6]
前記第1誘導素子及び前記第2誘導素子は、前記第1ダイに配置される、
項目1または4に記載の装置。
[項目7]
前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に実質的に接触する鉛直メモリ積層に配置され、
前記第1ダイから前記第2ダイに延伸する導電性リンクと、
をさらに備え、前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
項目1に記載の装置。
[項目8]
前記導電性リンクは、前記第2誘導素子の出力ノードから前記ダイオードの陽極に前記第2電圧を送る、
項目7に記載の装置。
[項目9]
前記第1誘導素子の第1ノードは、入力電圧に連結され、前記入力電圧は、前記第1誘導素子を通じて前記電流を提供し、
前記第1電圧の絶対値は、前記入力電圧の絶対値より大きい、
項目1に記載の装置。
[項目10]
ホスト基板と、
導電性リンクと、
をさらに備え、
前記第1ダイ及び前記第2ダイは、前記ホスト基板の面上に互いに隣接して配置され、
前記導電性リンクは、前記第1ダイから前記第2ダイに前記ホスト基板の前記面上に延伸し、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
項目1または9に記載の装置。
[項目11]
前記第1誘導素子及び前記第2誘導素子は、前記ホスト基板上に配置される、
項目10に記載の装置。
[項目12]
前記第1ダイは、第1DRAM(ダイナミックランダムアクセスメモリ)デバイスであり、
前記第2ダイは、第2DRAM(ダイナミックランダムアクセスメモリ)デバイスである、
項目1に記載の装置。
[項目13]
前記第2電圧の絶対値は、前記第1電圧の絶対値より大きく、
前記第1ダイは、第1組の半導体コンポーネントを含み、
前記第1組の半導体コンポーネントは、第1製造技術に従って製造され、
前記第1組における複数の前記半導体コンポーネントは、第1最大閾値電圧の適用を許容し、
前記第2ダイは、第2組の半導体コンポーネントを含み、
前記第2組の半導体コンポーネントは、第2製造技術に従って製造され、
前記第2組における複数の前記半導体コンポーネントは、第2最大閾値電圧の適用を許容し、
前記第1電圧の絶対値は、前記第1最大閾値電圧より小さく、
前記第2電圧の絶対値は、前記第1最大閾値電圧より大きく、
前記第2電圧の絶対値は、前記第2最大閾値電圧より小さい、
項目1に記載の装置。
[項目14]
前記第1組における複数の前記半導体コンポーネントは、前記第2電圧から電気的に絶縁されて前記第1組における複数の前記半導体コンポーネントへのダメージを防止し、
前記第1電圧は、前記第1ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられ、
前記第2電圧は、前記第2ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられる、
項目13に記載の装置。
[項目15]
前記第1ダイから前記第2ダイまで延伸する第1導電性リンクと、
前記第1ダイから前記第2ダイまで延伸する第2導電性リンクと、
をさらに備え、
前記第1導電性リンクは、前記第1ダイから、前記第2ダイに配置される切り替えコンポーネントに、前記第2電圧を送り、
前記第2導電性リンクは、前記切り替え制御回路によって生成される切り替え制御信号を前記切り替えコンポーネントに送り、
前記切り替え制御信号は、前記切り替えコンポーネントの状態を制御する、
項目1または13または14に記載の装置。
[項目16]
前記第1電圧の絶対値をフィードバックとして監視する監視回路と、
をさらに備え、
前記切り替え制御回路は、前記第1誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第1電圧を生成する、
項目1に記載の装置。
[項目17]
前記第2電圧の絶対値をフィードバックとして監視する監視回路と
をさらに備え、
前記切り替え制御回路は、前記第2誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第2電圧を生成する、
項目1に記載の装置。
[項目18]
前記切り替え制御回路によって制御されるスイッチと、
をさらに備え、
前記スイッチは、前記第1誘導素子及び前記第2誘導素子の間に配置され、前記第1ダイに電力を供給する前記第1電圧を提供し、
前記第2誘導素子は、前記第1電圧を受け、前記第2ダイに電力を供給する前記第2電圧を生成する、
項目1に記載の装置。
[項目19]
項目1に記載の装置を備えるコンピュータシステムであって、
前記第1ダイの複数のストレージセル及び前記第2ダイにおける複数のストレージセルに格納される対応するデータの複数の設定を管理するホストコンピュータプロセッサハードウェアと、
をさらに備える
コンピュータシステム。
[項目20]
前記装置に格納される前記対応するデータに少なくとも部分的に基づき、画像をそれの上にレンダリングするディスプレイスクリーンと、
をさらに備える
項目19に記載のコンピュータシステム。
[項目21]
入力電圧を受ける段階と、
前記入力電圧から第1電圧を生成するように、アセンブリの第1ダイ上に配置される切り替え制御回路を介して、第1誘導素子を通じて、電流を制御する段階と、
第2誘導素子を通じ、前記第1電圧から供給される電流を介して、第2電圧を導出する段階と、
前記アセンブリにおける第2ダイに、前記第2ダイにおける回路に電力を供給する前記第2電圧を送る段階と、
を含む
方法。
[項目22]
前記第1電圧の絶対値より大きい前記第2電圧を生成する段階と、
をさらに含む
項目21に記載の方法。
[項目23]
前記第1誘導素子及び前記第2誘導素子は、第1ダイに配置される、
項目21または22に記載の方法。
[項目24]
前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に接触する鉛直メモリ積層に配置され、
前記第1ダイから前記第2ダイに延伸する導電性リンク上に第2電圧を送る段階と、
をさらに含み、
前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
項目21または22に記載の方法。
[項目25]
前記第1誘導素子を通じる前記電流用のソースである入力電圧を受ける段階と、
前記入力電圧の絶対値より大きい前記第2電圧の絶対値を生成する段階と、
をさらに含む
項目21に記載の方法。
Claims (25)
- 第1誘導素子及び第2誘導素子と、
複数のダイと、
切り替え制御回路と、
を備える装置であって、
前記複数のダイのうちの第1ダイは前記複数のダイのうちの第2ダイとは異なる大きさの電圧を必要とし、
前記切り替え制御回路は、前記装置の第1ダイに配置され、前記第1誘導素子を通じて電流を制御して、前記第1ダイに電力を供給する第1電圧を生成し、
前記第2誘導素子は、連結されて前記第1電圧を受け、前記第2ダイに電力を供給する第2電圧を生成する、
装置。 - 前記第1誘導素子は、前記第2誘導素子に磁気的に連結される、
請求項1に記載の装置。 - 前記第1電圧は前記第1ダイに電力を供給し、
前記第1誘導素子及び前記第2誘導素子は、前記第1ダイ上に配置され、
前記第2電圧の絶対値は前記第1電圧の絶対値より大きい、
請求項1または2に記載の装置。 - 前記第2ダイは、前記第1ダイ上に積層され、
前記第2電圧の絶対値は、前記第1電圧の絶対値より大きい、
請求項2に記載の装置。 - 前記第1ダイは、一組のストレージセルを有し、前記第1ダイにおける前記一組のストレージセルは、第1データを格納し、
前記第2ダイは、一組のストレージセルを有し、前記第2ダイにおける前記一組のストレージセルは、第2データを格納する、
請求項1または4に記載の装置。 - 前記第1誘導素子及び前記第2誘導素子は、前記第1ダイに配置される、
請求項1または4に記載の装置。 - 前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に実質的に接触する鉛直メモリ積層に配置され、
前記第1ダイから前記第2ダイに延伸する導電性リンクと、
をさらに備え、前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
請求項1に記載の装置。 - 前記導電性リンクは、前記第2誘導素子の出力ノードから前記ダイオードの陽極に前記第2電圧を送る、
請求項7に記載の装置。 - 前記第1誘導素子の第1ノードは、入力電圧に連結され、前記入力電圧は、前記第1誘導素子を通じて前記電流を提供し、
前記第1電圧の絶対値は、前記入力電圧の絶対値より大きい、
請求項1に記載の装置。 - ホスト基板と、
導電性リンクと、
をさらに備え、
前記第1ダイ及び前記第2ダイは、前記ホスト基板の面上に互いに隣接して配置され、
前記導電性リンクは、前記第1ダイから前記第2ダイに前記ホスト基板の前記面上に延伸し、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
請求項1または9に記載の装置。 - 前記第1誘導素子及び前記第2誘導素子は、前記ホスト基板上に配置される、
請求項10に記載の装置。 - 前記第1ダイは、第1DRAM(ダイナミックランダムアクセスメモリ)デバイスであり、
前記第2ダイは、第2DRAM(ダイナミックランダムアクセスメモリ)デバイスである、
請求項1に記載の装置。 - 前記第2電圧の絶対値は、前記第1電圧の絶対値より大きく、
前記第1ダイは、第1組の半導体コンポーネントを含み、
前記第1組の半導体コンポーネントは、第1製造技術に従って製造され、
前記第1組における複数の前記半導体コンポーネントは、第1最大閾値電圧の適用を許容し、
前記第2ダイは、第2組の半導体コンポーネントを含み、
前記第2組の半導体コンポーネントは、第2製造技術に従って製造され、
前記第2組における複数の前記半導体コンポーネントは、第2最大閾値電圧の適用を許容し、
前記第1電圧の絶対値は、前記第1最大閾値電圧より小さく、
前記第2電圧の絶対値は、前記第1最大閾値電圧より大きく、
前記第2電圧の絶対値は、前記第2最大閾値電圧より小さい、
請求項1に記載の装置。 - 前記第1組における複数の前記半導体コンポーネントは、前記第2電圧から電気的に絶縁されて前記第1組における複数の前記半導体コンポーネントへのダメージを防止し、
前記第1電圧は、前記第1ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられ、
前記第2電圧は、前記第2ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられる、
請求項13に記載の装置。 - 前記第1ダイから前記第2ダイまで延伸する第1導電性リンクと、
前記第1ダイから前記第2ダイまで延伸する第2導電性リンクと、
をさらに備え、
前記第1導電性リンクは、前記第1ダイから、前記第2ダイに配置される切り替えコンポーネントに、前記第2電圧を送り、
前記第2導電性リンクは、前記切り替え制御回路によって生成される切り替え制御信号を前記切り替えコンポーネントに送り、
前記切り替え制御信号は、前記切り替えコンポーネントの状態を制御する、
請求項1、13および14の何れか一項に記載の装置。 - 前記第1電圧の絶対値をフィードバックとして監視する監視回路と、
をさらに備え、
前記切り替え制御回路は、前記第1誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第1電圧を生成する、
請求項1に記載の装置。 - 前記第2電圧の絶対値をフィードバックとして監視する監視回路と
をさらに備え、
前記切り替え制御回路は、前記第2誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第2電圧を生成する、
請求項1に記載の装置。 - 前記切り替え制御回路によって制御されるスイッチと、
をさらに備え、
前記スイッチは、前記第1誘導素子及び前記第2誘導素子の間に配置され、前記第1ダイに電力を供給する前記第1電圧を提供し、
前記第2誘導素子は、前記第1電圧を受け、前記第2ダイに電力を供給する前記第2電圧を生成する、
請求項1に記載の装置。 - 請求項1に記載の装置を備えるコンピュータシステムであって、
前記第1ダイの複数のストレージセル及び前記第2ダイにおける複数のストレージセルに格納される対応するデータの複数の設定を管理するホストコンピュータプロセッサハードウェアと、
をさらに備える
コンピュータシステム。 - 前記装置に格納される前記対応するデータに少なくとも部分的に基づき、画像をそれの上にレンダリングするディスプレイスクリーンと、
をさらに備える
請求項19に記載のコンピュータシステム。 - 入力電圧を受ける段階と、
第1ダイにおける回路に電力を供給する第1電圧を前記入力電圧から生成するように、アセンブリの前記第1ダイ上に配置される切り替え制御回路を介して、第1誘導素子を通じて、電流を制御する段階と、
第2誘導素子を通じ、前記第1電圧から供給される電流を介して、前記第1電圧の大きさとは異なる大きさを有する第2電圧を導出する段階と、
前記アセンブリにおける第2ダイに、前記第2ダイにおける回路に電力を供給する前記第2電圧を送る段階と、
を含む
方法。 - 前記第1電圧の絶対値より大きい前記第2電圧を生成する段階と、
をさらに含む
請求項21に記載の方法。 - 前記第1誘導素子及び前記第2誘導素子は、第1ダイに配置される、
請求項21または22に記載の方法。 - 前記第1ダイ及び前記第2ダイは、前記第1ダイの平面がそれにおいて前記第2ダイの平面に接触する鉛直メモリ積層に配置され、
前記第1ダイから前記第2ダイに延伸する導電性リンク上に第2電圧を送る段階と、
をさらに含み、
前記導電性リンクは、前記第2誘導素子から前記第2ダイまで配置されるダイオードに前記第2電圧を送る、
請求項21または22に記載の方法。 - 前記第1誘導素子を通じる前記電流用のソースである入力電圧を受ける段階と、
前記入力電圧の絶対値より大きい前記第2電圧の絶対値を生成する段階と、
をさらに含む
請求項21に記載の方法。
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