JP6430600B2 - マルチダイアセンブリにおける電力管理 - Google Patents

Description

本開示の複数の実施形態は概して、複数のマルチダイアセンブリにおける電力管理に関する。

各々のホスト基板におけるスペースを節約すべく、複数の集積回路または複数のダイは、複数のダイを互いの上部に鉛直に積層することによって単一のマルチダイアセンブリを生成するように組み合わせられてよい。このような例において、ホスト基板から受けられる電圧は典型的に、マルチダイアセンブリにおける各ダイに電力を供給する。

複数の特定の例において、積層における各ダイに電力を供給するように要求される電圧の絶対値は異なってよく、その場合、ホスト基板は、マルチダイアセンブリに電力を供給する複数の異なる電圧を提供してよい。ボード設計者がマルチダイアセンブリに対して外部電圧レギュレータを提供することが要求され、プラットフォームの複数のコスト及び複雑さを増加させるので、ホスト基板における複数の電圧の外部生成は、望ましくない場合がある。換言すれば、マルチダイアセンブリに対する外部回路は、マルチダイアセンブリにおける複数の異なるダイに電力を供給する複数の適切な電圧を生成するように用いられ得る。

複数の電圧の外部生成を要求する代わりとして、複数の従来のダイは、受けられる単一の電圧を複数の異なる供給電圧に変換するチャージポンプ回路を含むように構成され得る。マルチダイアセンブリにおけるコネクティビティを介して、複数の内部的に生成される電圧は次に、マルチダイアセンブリにおける複数の異なるダイに電力を供給するように用いられる。マルチダイアセンブリにおける１つ又は複数のチャージポンプの使用は、典型的に非効率で従って電力を浪費するので、望ましくない。

本明細書の複数の実施形態に係る複数のダイの積層を含むアセンブリを示す例示的な３次元図である。 本明細書の複数の実施形態に係るアセンブリを示す例示的な側面図である。 本明細書の複数の実施形態に係る平面的マルチダイアセンブリを示す例示的な３次元図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係るマルチダイアセンブリにおける電力管理を示す例示的な図である。 本明細書の複数の実施形態に係る１つ又は複数の方法を実行するのに用いられ得るコンピュータアーキテクチャを示す例示的な図である。 本明細書の複数の実施形態に係る方法を示す例示的なフローチャートである。 本明細書の複数の実施形態に係るそれぞれのコンピュータシステムにおける複数のダイ及び／または複数のマルチダイアセンブリの使用を示す例示的な図である。

複数の異なる電力レールを要求する複数のマルチダイアセンブリの製造に向けられる圧力があった。マルチダイアセンブリにおける１つのダイ上の回路はマルチダイアセンブリにおける別のダイによって必要とされる電圧への露出に耐えることができない場合があるので、このような圧力は重要な課題である。例えば、マルチダイアセンブリは、（異なる技術に従って製造される）複数のメモリダイが互いの上部に積層されるＤＲＡＭ（ダイナミックランダムアクセスメモリ）の積層を含み得る。マルチダイアセンブリにおける１つのダイ上の制御ロジックのような回路は、複数の特定のメモリ管理動作を実行するように、マルチダイアセンブリにおける（メモリダイのような）別のダイによって必要とされるＶＰＰ（すなわち、供給電圧）のような高電圧への露出を許容することができてよい。

本明細書の一実施形態は、異種マルチダイアセンブリに配置される電力管理回路（例えば、メモリ積層、平面的メモリ回路、センサ回路、無線周波数または他の複数の高電力技術など）を含む。異種アセンブリは、複数の種類のダイを含み得る。例えば、アセンブリにおける第１ダイは、第１技術に従って製造され得、第２ダイは第２技術に従って製造され得、等々。アセンブリに配置される電力管理回路は、異種アセンブリにおける使用に、１つ又は複数のより高い電圧の生成を可能にする。

異種マルチダイアセンブリにおける各ダイは、同一または異なる複数の技術に従って製造され得る。例えば、積層における１つ又は複数のダイは、ＳＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラマブルリードオンリメモリ）、フラッシュ、ＰＣＭ（相変化メモリ）などを含む複数のメモリ技術に従って製造され得る。複数の自動車センサ用途に、積層における１つ又は複数のダイは、スマート電力技術に従って製造され得る。積層における１つ又は複数のダイは、ＣＭＯＳ（相補型金属酸化物半導体）、ＧａＡｓ（ガリウムヒ素）、Ｇｅ（ゲルマニウム）、ＳｉＣ（炭化シリコン）などのような複数の異なる技術に従って製造され得る。

上述の複数の製造技術の全ては、異なる電圧要求を有してよく、共通積層において組み合わられ得る。

それぞれの複数の異なる技術は、各々のダイに電力を供給する異なる電圧の適用を要求してよい。例えば、異種アセンブリにおける第１ダイは、（例えば読み取り、消し込み、書き込みなどの）データ管理のような機能を実行するように第１電圧ＶＰＰ１を要求してよく、異種アセンブリにおける第２ダイは、（例えば読み取り、消し込み、書き込みなどの）データ管理のような機能を実行するように、（ＶＰＰ１と異なる、またはそれより高い電圧のような）第２電圧ＶＰＰ２を要求してよく、等々。

各々の第１ダイを製造するのに用いられる製造技術によって、第１ダイにおける（複数のトランジスタ、複数のダイオードなどのような）いずれの複数のダイコンポーネントに対する（ＶＰＰ１より高い電圧の）ＶＰＰ２の適用は、ダメージを引き起こし得る。従って、第１ダイから第２ダイに電圧ＶＰＰ２を生成し、及び／または送ることが挑戦的な課題である。本明細書の一実施形態は、異種アセンブリのような装置を含む。言及されたように、異種アセンブリ（またはデバイス）は、第１製造技術に従って製造される第１ダイを含み得、異種アセンブリは、第２製造技術に従って製造される第２ダイを含み得、等々。

異種アセンブリは、切り替え制御回路、第１誘導素子、及び第２誘導素子をさらに含み得る。切り替え制御回路は、１つ又は複数のダイ内または上に配置され得る。

一実施形態によれば、第１誘導素子は、入力電圧を受けるように構成され得る。切り替え制御回路は、第１電圧を生成するように第１誘導素子を通じて（入力電圧によって提供される電流のような）電流を制御する。第１電圧は、入力電圧の絶対値より大きくてよい。

第１電圧は、第１ダイに電力を供給する。第２誘導素子は、第１誘導素子に連結される。第２誘導素子は、第２回路に電力を供給するように第２電圧を生成する。第２電圧は、第２ダイに電力を供給する。第２ダイは、第２ダイにおける各々の複数の動作を実行するようにより高い電圧を要求し得ることを想起されたい。一実施形態において、第２電圧の絶対値は、実質的に第１電圧の絶対値より大きい。

言及されたように、第１ダイ及び第２ダイは、第１ダイ及び第２ダイが複数の異なる最大印加電圧に耐える複数の異なる技術に従って製造され得る。例えば、第１ダイにおける複数のダイコンポーネントは、複数の特定の動作を実行するように第２ダイによって要求される第２電圧に耐えることができなくてよい。

本明細書で説明されているような複数の誘導素子を用いて複数の異なる電圧の生成は、要求されるエリアの量またはアセンブリ及び対応する電力管理回路の体積を減少させる。例えば、第１誘導素子、第２誘導素子、及び切り替え制御回路を含む電力管理回路は、アセンブリに配置される。

本明細書で説明されているような電力管理回路を用いる複数の異なる電圧の生成もまた、アセンブリにおける複数の異種回路の動作を可能にする。例えば、言及されたように、複数の誘導素子及び対応する切り替え制御回路は、各々の異種デバイス内に配置され得、従って外部回路基板リアルエステートのサイズ及びあるアセンブリ上に必要とされる複数の電力入力ピンの数を低減する。さらに、本明細書で説明されるような複数の電圧の生成は、複数の異なる技術に従って製造される複数のメモリ回路を含むメモリ積層のような共通デバイス内の複数の異種回路のコロケーション及び動作を可能にする。

次に、より具体的には、図１は、本明細書の複数の実施形態に係る複数のダイの積層のようなアセンブリの斜視図を示す例示的な図である。

示されているように、アセンブリ１００は、ダイ１１０‐１、ダイ１１０‐２、ダイ１１０‐３などのような、２つまたはそれより多いダイを含む。アセンブリ１００は、それぞれが同一または異なる技術に従って製造される、任意の適した数（例えば、２、３、４、５など）のダイ（例えば、複数の半導体チップ、複数の集積回路など）を含み得る。

アセンブリ１００における各ダイは、任意の適した種類のリソースであり得る。例えば、アセンブリ１００における１つ又は複数のダイは、複数のメモリチップであり得る。一実施形態において、アセンブリ１００における１つ又は複数のダイのそれぞれは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイス、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、磁気抵抗ランダムアクセスメモリ、強誘電体ランダムアクセスメモリ、３−Ｄメモリ、パーソナルコンピュータメモリシステムなどであり得る。

各ダイは、それぞれのデータを格納する複数のストレージセルを含むそれぞれの半導体デバイス（例えば集積回路）であり得る。非限定的な例として、ダイ１１０‐１は、第１データを格納する一組のストレージセル１５０‐１を含み得、ダイ１１０‐２は、第２データを格納する一組のストレージセル１５０‐２を含み、ダイ１１０‐３は、第３データを格納する一組のストレージセル１５０‐３を含み、等々。

言及されたように、各ダイは、それぞれの複数のストレージセルを含まなくてよく、任意の適した機能を実行し得る。

各ダイは、複数のダイを含むそれぞれの半導体ウェハから切り出され得る。

１つ又は複数の異なる種類の複数のダイ１１０は、アセンブリ１００を形成するように互いの上部に積層され得る。言及されたように、鉛直積層を生成する複数のダイ１１０の積層は、印刷回路基板またはアセンブリ１００がその上に装着される他の適したホスト基板における複数のダイ１１０によって占められる対応する領域上に保存し得る。

複数の特定の例において、示されたように、アセンブリ１００における各ダイは、それぞれの複数のデータ動作（複数のメモリ管理動作、複数の制御動作、複数の処理動作、複数のセンサ動作など）を実行するように異なるセットの１つ又は複数の電圧（例えばＶｃｃｌ、Ｖｃｃ２、Ｖｃｃ３など）を要求し得る。アセンブリ１００における各ダイによってサポートされる複数の動作は、アセンブリが用いられる適用に応じて変化し得る。

例えば、一実施形態において、ダイ１１０‐１上に配置される電力管理回路１４２（例えば切り替え制御回路１４０、誘導素子１３０−１、誘導素子１３０‐２、誘導素子１３０‐３、導電性リンク１７０‐１、導電性リンク１７０‐２など）は、入力電圧Ｖｉｎを受け、それぞれの複数の動作を実行するように各ダイによって用いられる複数の電圧（例えばＶｃｃ１、Ｖｃｃ２、Ｖｃｃ３など）を生成する。

１つの非限定的で例示的な実施形態において、複数のダイ１１０がそれぞれのダイを製造するのに用いられる技術の種類に応じて、（例えばＮＡＮＤ技術に基づき）データを格納する複数の不揮発性メモリストレージセルを含むように構成される場合、各々のダイにおける複数のストレージセルのそれぞれは、メモリダイのそれぞれのセル当たりビットモード設定（例えば、マルチレベルセルＭＬＣ，単一レベルセルＳＬＣなど）に応じて、データの１つまたは複数のビットを格納するように構成されてよい。

（切り替え制御回路１４０のような）電力管理回路１４２及び／または複数の関連コンポーネントは、例えばアナログ回路、デジタル回路、複数の命令を実行するデジタル信号プロセッサハードウェア、ファームウェアなどの任意の適した種類のリソースを介して、実行され得る。従って、本明細書の複数の実施形態は、ハードウェア、ソフトウェア、ハードウェア及びソフトウェアのハイブリッドなどを含み得る。

言及されたように、本非限定的で例示的な実施形態において、ダイ１１０‐１上の電力管理回路１４２は、切り替え制御回路１４０を含む。ダイ１１０‐１はまた、入力電圧ＶｉｎをＶｃｃ１、Ｖｃｃ２、Ｖｃｃ３などのような１つ又は複数の電圧への変換を容易にする、誘導素子１３０−１、誘導素子１３０−２、及び誘導素子１３０‐３を含む複数の誘導素子１３０も含む。従って、第１誘導素子１３０‐１、第２誘導素子１３０‐２、第３誘導素子１３０‐３などは、第１ダイ１１０‐１に配置され得る。

一実施形態によれば、切り替え制御回路１４０は、（データストレージ装置または他の適した種類のマルチチップデバイスのような）アセンブリ１００の第１ダイ１１０‐１に配置される。切り替え制御回路１４０は、第１電圧Ｖｃｃ１を生成するように第１誘導素子１３０‐１を通じて電流を制御する。１つの非限定的で例示的な実施形態において、第１電圧Ｖｃｃ１は、第１ダイ１１０‐１に電力を供給し、複数のストレージセル１５０‐１に関連付けされる１つ又は複数の異なる種類のデータ管理動作のサポートをする。代替的に、別の例示的な実施形態において、第１電圧Ｖｃｃ１は、第１ダイ１１０‐１上に配置されるどの回路にも電力を供給しない中間電圧である。本明細書で説明されるように、第１電圧Ｖｃｃｌは、Ｖｃｃ２、Ｖｃｃ３などのような１つ又は複数の他の電圧を生成する基礎として用いられる。

図１にさらに示されるように、電力管理回路１４２は、誘導素子１３０‐２を含む。誘導素子１３０‐２は、第１電圧Ｖｃｃ１を受けるように連結され、第２電圧Ｖｃｃ２を生成する。導電性リンク１７０‐１は、誘導素子１３０‐２の出力から、ダイ１１０‐２に配置されるダイオードＤ１１に、コネクティビティを提供する。導電性リンクは、金属のような任意の適した導電性材料から製造され得る。従って、導電性リンク１７０‐１は、電圧Ｖｃｃ２をダイ１１０‐２に送る。前に説明されたように、第２電圧Ｖｃｃ２は、アセンブリ１００における第２ダイ１１０‐２に電力を供給し、ダイ１１０‐２に関連付けられる１つ又は複数の動作をサポートする。

図１にさらに示されるように、この非限定的で例示的な実施形態において、電力管理回路１４２は、第３誘導素子１３０−３を含む。第３誘導素子１３０‐３は、第１電圧Ｖｃｃ１を受け、第３電圧Ｖｃｃ３を生成するように連結される。導電性リンク１７０‐２は、誘導素子１３０‐３の出力ノードから、ダイ１１０‐３上に配置されるダイオードＤ２１に、コネクティビティを提供する。導電性リンク１７０‐２は、ダイ１１０‐２における複数のコンポーネントから電気的に絶縁され得る。導電性リンク１７０‐２は、金属のような任意の適した導電性材料から製造され得る。従って、導電性リンク１７０‐２は、第３電圧Ｖｃｃ３をダイ１１０‐３に送る。前に説明されたように、電圧Ｖｃｃ３はアセンブリ１００における第３ダイ１１０‐３に電力を供給し、ダイ１１０‐３に関連付けられる１つ又は複数のそれぞれのデータ管理動作をサポートする。

一実施形態において、第１誘導素子１３０‐１及び第２誘導素子１３０−２は、互いに磁気的に連結される。

類似の手段において、第１誘導素子１３０‐１及び第３誘導素子１３０‐３もまた、互いに磁気的にまたは誘導的に連結され得る。磁気的連結は、誘導素子１３０‐２及び誘導素子１３０‐３を通じて電流のフローを誘導するように補助し、複数の潜在的により高い電圧レベルを生成する。

複数の誘導素子は、任意の適した手段によって形成され得る。例えば、１つの非限定的で例示的な実施形態において、複数の誘導素子１３０のそれぞれは、ダイ１１０‐１の複数の層に配置される１つ又は複数の連続的コイリングパスを介して製造される。複数のコイリングパスは、磁気的連結を提供するように共同位置され得る。

複数のインダクタは、複数の側面インダクタとして与えられた複数の金属層を用いるか、またはさらに鉛直に複数のＴＳＶ（複数のシリコン貫通ビア）を用いるかのいずれによって、ダイ上に実装され得る。（図３にあるような）２．５Ｄ種類の集積用に、複数のインダクタ素子はまた、共通インターポーザ上に実装されてもよい。

７０％以上の電力効率性のために、複数の誘導素子の連結要素は、０．９またはそれ以上の順序であり得る。複数の誘導素子のそれぞれは、複数のＴＳＶを用いて螺旋状にダイ１１０‐１の１つ又は複数の層に形成され得る。複数の特別磁気的材料は、前に説明されたような磁気的連結を提供するように、コイルの内部にまたは複数の誘導素子１３０の複数の螺旋ループに追加され得る。しかしながら、高電圧生成に対する非常に高い効率性は常には要求されていない。それら複数の電圧が複数の初期融合動作用のような単に短時間の複数の期間に沿ってまたは複数の稀なイベント中に能動的であることが必要な場合、効率性は、潜在的に関連が低い。

一実施形態において、電圧Ｖｃｃｌの絶対値は、電圧Ｖｉｎの絶対値より大きく、電圧Ｖｃｃ２の絶対値は電圧Ｖｃｃ１より大きく、電圧Ｖｃｃ３の絶対値は電圧Ｖｃｃ２の絶対値より大きく、等々。

前に説明されたように、アセンブリ１００は、ダイ１１０‐１、ダイ１１０‐２、ダイ１１０‐３などを含む鉛直メモリ積層であり得る。第１ダイ１１０‐１の平面１８２−１（上面）は、第２ダイ１１０‐２の平面１８２−２（底面）に実質的に接触する。

導電性リンク１７０‐１は、第１ダイ１１０‐１から第２ダイ１１０‐２まで延伸する。導電性リンク１７０‐１は、誘導素子１３０‐２の出力ノードから、第２ダイ１１０‐２に配置されるダイオードＤ１１の陽極に、第２電圧Ｖｃｃ２を送る。

類似の手段において、導電性リンク１７０‐２は、第１ダイ１１０‐１から第３ダイ１１０‐３まで延伸する。導電性リンク１７０‐２は、誘導素子１３０‐３の出力ノードから、ダイ１１０‐３に配置されるダイオードＤ２１の陽極に、第３電圧Ｖｃｃ３を送る。

各ダイは、対応する機能性をサポートする複数の異なる種類の回路コンポーネントを含み得る。例えば、ダイ１１０‐１は、複数のトランジスタ、複数のダイオードなどのような、第１製造技術に従って製造される第１組の半導体コンポーネントを含み得、ダイ１１０‐２は、複数のトランジスタ、複数のダイオードなどのような、第２製造技術に従って製造される第２組の半導体コンポーネントを含み得、ダイ１１０‐３は、複数のトランジスタ、複数のダイオードなどのような第３組の半導体コンポーネントを含み得、等々。

第１組（例えばダイ１１０‐１上）における複数の半導体コンポーネントは、第１最大閾値電圧の適用を許容するように製造され得、第２組（例えばダイ１１０‐２上）における複数の半導体コンポーネントは、第２最大閾値電圧の適用を許容するように製造され得、第３組（ダイ１１０‐３上）における複数の半導体コンポーネントは、第３最大閾値電圧の適用を許容するように製造され得、等々。

更なる非限定的な例として、ダイ１１０‐１上の複数の半導体コンポーネントのような回路が２．２ボルトの最大電圧の適用を許容することを仮定し、ダイ１１０‐２上の複数の半導体コンポーネントのような回路が２．９ボルトの最大電圧の適用を許容することを仮定し、ダイ１１０‐３上の複数の半導体コンポーネントのような回路が３．６ボルトの最大電圧の適用を許容することを仮定する。

このような実施形態において、及び非限定的な例として、電力管理回路１４２は、入力電圧Ｖｉｎ（例えば１．０ボルトＤＣ）を２．２ボルトＤＣの最大閾値電圧以下であるＶｃｃ１（例えば１．８ボルトＤＣ）に変換する。電力管理回路１４２は、入力電圧Ｖｃｃ１（例えば１．８ボルトＤＣ）を２．９ボルトＤＣの最大閾値電圧以下であるＶｃｃ２（例えば２．５ボルトＤＣ）に変換する。電力管理回路１４２は、入力電圧Ｖｃｃ１（例えば１．８ボルトＤＣ）を３．６ボルトＤＣの最大閾値電圧以下であるＶｃｃ３（例えば３．２ボルトＤＣ）に変換する。

従って、電力管理回路１４２は、第1電圧Ｖｃｃ１（１．８ＶＤＣ）の絶対値を、第1最大閾値電圧（２．２ＶＤＣ）より小さくするように生成し、第２電圧Ｖｃｃ２（２．５ＶＤＣ）の絶対値を、第1最大閾値電圧（２．２ＶＤＣ）より大きいが、第２最大閾値電圧（２．９ＶＤＣ）の絶対値より小さくするように生成するように構成され得る。

ダイ１１０‐１における複数の半導体回路コンポーネント（例えば複数のトランジスタ、複数のダイオードなど）は、ダイ１１０‐１における複数の半導体コンポーネントへのダメージを防止するように、第２電圧Ｖｃｃ２（２．５ＶＤＣ）から電気的に絶縁される。従って、本明細書の複数の実施形態は、（より高く潜在的にダメージングする電圧Ｖｃｃ２を生成する）誘導素子１３０‐２の出力ノードをダイ１１０‐１における複数の他のコンポーネントから絶縁する段階を含み得る。電圧Ｖｃｃ２の絶対値を許容する導電性リンク１７０‐１の端部は、電圧Ｖｃｃ２をダイ１１０‐２に送る。

前に説明されたように、アセンブリ１００における複数のダイは、異なる技術に従って製造され得る。複数のダイはまた、同一の技術種類からであり得る。１つの例示的実施形態において、第１ダイ１１０‐１は、アセンブリ１００における第１ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスであり、第２ダイ１１０‐２は、アセンブリ１００における第２ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスである。

複数の異なる電圧の生成が単に非限定的な例として示され、アセンブリ１００における複数のダイ１１０が同一の製造技術に従って製造され得ることに再び留意されたい。電力管理回路１４２は、アセンブリ１００における対応する複数のダイ１１０の各々に電力を供給すべく、同一または実質的に同一の電圧レベルを生成するように構成され得る。

図２は、本明細書の複数の実施形態に係るアセンブリを生成する複数のダイの積層を示す例示的な側面図である。

前に説明されたように、アセンブリ１００は、ダイ１１０‐１、ダイ１１０‐２、ダイ１１０‐３などを含む複数のダイを含み得る。アセンブリ１００のこの側面図に示されるように、ダイ１１０‐２は、第１ダイ１１０‐１上に積層され、ダイ１１０‐３は、ダイ１１０‐２上に積層され、等々。

アセンブリ１００は、それぞれの回路基板２２５に装着され得る。言及されたように、たとえアセンブリ１００がデータを格納するまたは任意の他の適した機能を実行するように複数の追加的レベル（例えばダイ１１０−２、ダイ１１０−３など）を含んでも、アセンブリ１００のフットプリントが概してダイ１１０‐１のフットプリントに等しいので、アセンブリ１００を生成する複数のダイ１１０の積層は、回路基板２２５上の実質的なリアルエステートの複数の省スペースをもたらす。

一実施形態において、導電性リンク１７０‐１及び導電性リンク１７０‐２は、複数のいわゆるＴＳＶ（複数のシリコン貫通ビア）として製造される。前に説明されたように、アセンブリ１００における複数のダイ１１０は、複数の半導体デバイスまたは集積回路であり得る。複数のダイを通じる複数の導電性リンクは、アセンブリ１００における１つのシリコンの層（例えばダイ１１０−１）から、次のシリコンの層（例えばダイ１１０−２）に、コネクティビティを提供する。

所望される場合、１つ又は複数の誘導素子１３０は、ダイ１１０−１に配置される代わりに、ホスト基板３２５上に配置され得る。このような例において、アセンブリ１００及び回路基板２２５は、ダイ１１０−１を通じて、回路基板２２５上の複数の誘導素子１３０から、積層における複数の他の対応するダイに、複数の生成される電圧Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３などを送ることを容易にする複数の追加的導電性リンクを含む。

切り替え動作の複数の追加的詳細は以下より説明される。

図３は、本明細書の複数の実施形態に係る平面的アセンブリを示す例示的な３次元図である。

前に説明されたように、アセンブリ１００は、鉛直メモリ積層として構成され得る。複数の更なる代替的実施形態によれば、アセンブリは、複数のダイのような複数のコンポーネントがその上に装着される平面的アセンブリとして、構成され得る。

例えば、アセンブリ３００は、（インターポーザのような）ホスト基板３２５を含み得る。切り替え制御回路１４０及び対応する複数の誘導素子１３０は、上述されたような類似の手段によって動作する。しかしながら、示されているようにそれぞれの積層を形成するように互いの上部に積層される代わりに、ダイ１１０‐１、ダイ１１０‐２、及びダイ１１０‐３は、ホスト基板３２５の露出された面上に互いに隣接して配置され得る。

この非限定的な平面的例示的な実施形態において、導電性リンク３７０‐１は、第1ダイ１１０−１上の誘導素子１３０‐２からダイ１１０−２まで配置されるダイオードＤ１１までホスト基板３２５の面上に横延伸する。従って、導電性リンク３７０―１は、電圧Ｖｃｃ２を誘導素子１３０‐２からダイ１１０−２に配置されるダイオードＤ１１に送る。

導電性リンク３７０―２は、第１ダイ１１０−１上の誘導素子１３０‐３からダイ１１０−３まで配置されるダイオードＤ２１までホスト基板３２５の面上に横延伸する。従って、導電性リンク３７０―２は、電圧Ｖｃｃ３を誘導素子１３０‐３からダイ１１０−３に配置されるダイオードＤ２１に送る。

所望される場合、１つ又は複数の誘導素子１３０は、ホスト基板３２５上に配置され得る。このような例において、アセンブリ３００は、複数のそれぞれのダイ１１０への複数の生成される電圧Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３などをお送ることを容易にする複数の追加的導電性リンクを含む。

図４は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。

示されたように、アセンブリ１００は、対応するスイッチＳ１及びＳ２も、切り替え制御回路１４０も含み得る。

切り替え制御回路１４０は、スイッチＳ１及びＳ２の複数の状態を制御する複数の制御信号４３２を生成する。誘導素子１３０‐１の第１ノード（例えば入力ノード）は、入力電圧Ｖｉｎに電気的に連結される。入力電圧Ｖｉｎは、電圧Ｖｃｃ１を生成するように、誘導素子１３０‐１を通じて電流を提供するソースである。

ダイ１１０‐１における電力管理回路１４２は、切り替え制御回路１４０によって制御されるスイッチＳ１を含む。スイッチＳ１は、第１誘導素子１３０‐１及び第２誘導素子１３０‐２の間に配置される。以下により詳細に説明されるように、スイッチＳ１は、第1ダイ１１０−１に電力を供給するように第1電圧を生成する。第２誘導素子１３０‐２は、第１電圧Ｖｃｃ１を受け、第２電圧Ｖｃｃ２を生成し、第２ダイ１１０−２に電力を供給する。

より具体的には、一実施形態における動作中に、複数の制御信号４３２を介して、切り替え制御回路１４０は、スイッチＳ２がオフ状態に設定されると同時に、スイッチＳ１をオン状態になるように制御する。切り替え制御回路１４０は、スイッチＳ１がオン状態に設定されると同時に、スイッチＳ２をオフ状態になるように制御する。制御信号４３２のデューティサイクルは、出力電圧Ｖｃｃ１の絶対値を所望のレベルに変化させるように調整され得る。

一実施形態において、電力管理回路１４２は、電圧Ｖｃｃ１を生成するように入力電圧Ｖｉｎがそれにおいてブーストされるバック‐ブーストＤＣ／ＤＣコンバータのように機能する。キャパシタＣ１は、安定性を提供し、切り替えノイズをフィルタにかける。

誘導素子１３０‐１の誘導素子１３０‐２への磁束連結により、誘導素子１３０‐１を通じて電圧Ｖｃｃ１を生成する電流の制御は、導電性リンク１７０−１に連結される誘導素子１３０−２の出力ノードから電圧Ｖｃｃ２の生成をもたらす。誘導素子１３０‐２によって生成される電圧は、誘導素子１３０‐１及び１３０‐２のそれぞれにおける複数の有効巻線または複数のコイルの数にも、複数の誘導素子の間の磁気的連結の量にも、依存する。

ダイ１１０‐２は、導電性リンク１７０−１上に受けられる信号を修正するダイオードＤ１１及びダイオードＤ２１を含む。キャパシタＣ２は、安定性を提供し、切り替えノイズをフィルタにかける。

図５は、本明細書の複数の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。

示されたように、切り替え制御回路１４０は、電圧Ｖｃｃ１を生成するように、上述されたような類似の方法によって複数の制御信号５３２を生成する。しかしながら、この例示的な実施形態において、ダイ１１０‐２は、切り替え制御回路１４０によって制御されるスイッチＳ３を含む。例えば、導電性リンク１７０−１のような第１導電性リンクは、ダイ１１０−１からダイ１１０−２まで延伸する。導電性リンク１７０‐１は、ダイ１１０−１における誘導素子１３０‐２から出力される電圧Ｖｃｃ２をダイ１１０−２に配置されるスイッチＳ３に送る。

導電性リンク５７０−１は、ダイ１１０−１における切り替え制御回路１４０からダイ１１０−２まで延伸する。非限定的で例示的な一実施形態において、切り替え制御回路１４０は、スイッチＳ１及びＳ２を制御するのに用いられる複数の制御信号とは独立し、スイッチＳ３を制御する制御信号を生成する。導電性リンク５７０−１は、切り替え制御回路１４０によって生成される切り替え制御信号をスイッチＳ３に送る。生成される制御信号を介して、切り替え制御回路１４０は、スイッチＳ３の状態及び電圧Ｖｃｃ２の絶対値を制御する。

一実施形態において、切り替え制御回路１４０は、スイッチＳ１がオフ状態になるように制御されたときと実質的に同時にスイッチＳ２及びＳ３をオン状態になるように制御する。切り替え制御回路１４０は、スイッチＳ１がオン状態になるように制御されたときと実質的に同時にスイッチＳ２及びＳ３をオフ状態になるように制御する。

図６は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。

この例示的な実施形態において、ダイ１１０‐１は、誘導素子６３０‐１、誘導素子６３０‐２、及び誘導素子６３０‐３を含む。前に説明されたような手段において、切り替え制御回路１４０は、電圧Ｖｉｎから電圧Ｖｃｃ１を生成するように、スイッチＳ１及びＳ２の状態を制御する。

誘導素子６３０‐２及び誘導素子６３０‐３の一連の接続は、示されるように誘導素子６３０‐１に磁気的に連結される。出力電圧Ｖｃｃ１を生成するようにスイッチＳ１及びＳ２を制御する動作中に、誘導素子６３０‐２及び６３０‐３は、示されるようにそれぞれのダイ１１０−２及び１１０−３に電力を供給すべく、それぞれの電圧Ｖｃｃ２及びＶｃｃ３を生成する。

図７は、本明細書の実施形態に係るアセンブリにおける電力管理を示す例示的な図である。

上述されたような複数の実施形態は、１つ又は複数の電圧を生成する複数のオープンループ制御を実行する方法を示す。複数の代替的実施形態によれば、フィードバックに基づき、１つ又は複数の電圧Ｖｃｃｌ、Ｖｃｃ２、Ｖｃｃ３などを生成することが望ましい場合がある。

例えば、一実施形態において、切り替え制御回路１４０は、監視回路７４０を含む。それの名称が示唆するように、監視回路７４０はフィードバックパス７５０−１に受けられる電圧Ｖｃｃ１の絶対値を監視する。当該フィードバックに基づき、切り替え制御回路１４０は、所望の電圧範囲内に電圧Ｖｃｃ１を生成するように第１誘導素子１３０‐１（Ｖｉｎによって供給されたとき）を通じて、電流の切り替えを制御する。

複数のまた更なる実施形態において、監視回路７４０は、フィードバックパス７５０―２に受けられた電圧Ｖｃｃ２の絶対値を監視するように構成され得る。当該フィードバックに基づき、切り替え制御回路１４０は、所望の電圧範囲内に電圧Ｖｃｃ２を生成するように誘導素子１３０‐２（Ｖｃｃ１によって供給されたとき）を通じて、電流の切り替えを制御する。

前に説明されたように、所望される場合、ダイオードＤ１１は、スイッチＳ３のようなスイッチと交換され得る。このような実施形態において、切り替え制御回路１４０は、複数の所望範囲内にＶｃｃ１及びＶｃｃ２を生成するように、スイッチＳ３の制御とは独立して、スイッチＳ１及びＳ２を制御し得る。

図８は、本明細書の実施形態に係る電力管理を実装するコンピュータシステムの例示的なブロック図である。

コンピュータシステム８５０は、切り替え制御回路１４０に対していずれの複数の動作を実行するように構成され得る。

示されたように、本例のコンピュータシステム８５０は、デジタル情報が格納及び取り出され得る物理的非一時的種類の媒体（すなわち、任意の種類の物理的ハードウェア記憶媒体）のようなコンピュータ可読記憶媒体８１２と、プロセッサ８１３（すなわち、１つ又は複数のプロセッサデバイスまたはコンピュータプロセッサハードウェア）と、Ｉ／Ｏインタフェース８１４と、通信インタフェース８１７などを連結するインターコネクト８１１を含み得る。

コンピュータ可読記憶媒体８１２は、任意の物理的または有形なハードウェアストレージデバイスまたはメモリ、光学ストレージ、ハードドライブ、フロッピー（登録商標）ディスクなどのような複数のデバイスであり得る。一実施形態において、コンピュータ可読記憶媒体８１２（例えば、コンピュータ可読ハードウェアストレージ）は、複数の命令及び／またはデータを格納する。

一実施形態において、通信インタフェース８１７は、複数のリモートソースから情報を取り出し複数の他のコンピュータと通信を行うように、コンピュータシステム８５０及びそれぞれのプロセッサ８１３（コンピュータプロセッサハードウェア）にネットワーク１９０のようなリソースを通じて通信をさせる。Ｉ／Ｏインタフェース８１４は、前に説明されたような複数のスイッチを制御するように、コンピュータシステム８５０にフィードバック及び／または複数の出力制御信号を受けさせる。

示されたように、コンピュータ可読記憶媒体８１２は、プロセッサ８１３によって実行される（例えば、ソフトウェア、ファームウェアなどの）切り替え制御アプリケーション１４０−１とエンコードされる。切り替え制御アプリケーション１４０−１は、本明細書で説明されるようないずれの複数の動作を実装する複数の命令を含むように構成され得る。

一実施形態の動作中に、プロセッサ８１３は、起動、動作、実行、解釈またはそうでなければコンピュータ可読記憶媒体８１２に格納される切り替え制御アプリケーション１４０−１における複数の命令を実行すべく、インターコネクト８１１の使用を介して、コンピュータ可読記憶媒体８１２にアクセスする。

切り替え制御アプリケーション１４０−１の実行は、プロセッサ８１３における切り替え制御処理１４０−２のような処理機能性を生成する。換言すれば、プロセッサ８１３に関連付けられる切り替え制御処理１４０−２は、コンピュータシステム８５０におけるプロセッサ８１３内またはその上の切り替え制御アプリケーション１４０−１の実行の１つ又は複数の態様を表す。

当業者は、コンピュータシステム８５０は、切り替え制御アプリケーション１４０−１を実行するように、割り当て及び複数のハードウェアリソース、複数のソフトウェアリソースなどの使用を制御するオペレーティングシステムのような複数の他の処理及び／または複数のソフトウェア及びハードウェアコンポーネントを含み得ることを理解する。

複数の異なる実施形態によれば、コンピュータシステム８５０は、モバイルコンピュータ、パーソナルコンピュータシステム、無線デバイス、基地局、電話デバイス、デスクトップコンピュータ、ラップトップ、ノートブック、ネットブックコンピュータ、メインフレームコンピュータシステム、ハンドヘルドコンピュータ、ワークステーション、ネットワークコンピュータ、アプリケーションサーバ、ストレージデバイス、カメラ、カムコーダ、セットトップボックス、モバイルデバイス、ビデオゲームコンソール、ハンドヘルドビデオゲームデバイス等の大衆消費電子デバイス、スイッチ、モデム、ルータ等の周辺機器、または一般的に、任意の種類のコンピューティングまたは電子デバイスを含むがこれらに限定されない、いずれの様々な種類のデバイスであってよいことに留意されたい。

複数の異なるリソースによってサポートされる機能性は、図９の複数のフローチャートを介して次に説明される。以下の複数のフローチャートにおける処理は任意の適した順序で実行され得ることに留意されたい。

図９は、複数の実施形態に係る例示的な方法を示すフローチャート９００である。上述されたような複数の概念についていくつかの重複があることに留意されたい。

処理ブロック９１０において、電力管理回路１４２は、入力電圧Ｖｉｎを受ける。

処理ブロック９２０において、電力管理回路１４２は、入力電圧から第１電圧Ｖｃｃｌを生成するように、第１誘導素子１３０‐１を通じて電流を制御する。生成される第１電圧Ｖｃｃｌは、第１ダイ１１０‐１上の回路（例えば複数のストレージセル１５０‐１）に電力を供給する。

処理ブロック９３０において、電力管理回路１４２は、第２誘導素子１３０‐２を通じて第1電圧Ｖｃｃ１から供給される電流を介して第２電圧Ｖｃｃ２を取得する。

処理ブロック９４０において、電力管理回路１４２は、アセンブリ１００における第２ダイ１１０‐２に第２電圧Ｖｃｃ２を送る。生成される第２電圧Ｖｃｃ２は、第２ダイ１１０‐２における回路（例えば複数のストレージセル１５０‐３）に電力を供給する。

図１０は、本明細書の複数の実施形態に係るそれぞれのコンピュータシステムにおける１つ又は複数のアセンブリの使用を示す例示的な図である。

示されたように、コンピュータシステム１１００は、ホストプロセッサリソース１１２０及びメモリシステム１０５０を含み得る。ホストプロセッサリソース１１２０は、１つ又は複数のプロセッサデバイスのようなコンピュータプロセッサハードウェアであってよく、又はこれらを含み得る。非限定的な例として、コンピュータシステム１１００は、パーソナルコンピュータ、携帯電話、モバイルデバイス、カメラなどのような、データを格納するメモリシステム１０５０を用いる、任意の適した種類のリソースであり得る。

一実施形態において、メモリシステム１０５０は、それぞれのデータを格納する、例えばアセンブリ１００、アセンブリ１０１、アセンブリ１０２などの１つ又は複数のデータストレージアセンブリを含む。前に説明されたように、所望される場合、複数のアセンブリは、複数の異なる種類の機能に構成され得る。

ホストプロセッサリソース１１２０は、インタフェース１０１１を介して、メモリシステム１０５０へのアクセスを有する。インタフェース１０１１は、データの複数の転送を可能にする任意の適したリンクであり得る。例えば、インタフェース１０１１は、データの転送をサポートする任意の適した種類の通信リンクであり得る。非限定的な例として、通信リンクは、ＳＣＳＩ（スモールコンピュータシステムインタフェース）、ＳＡＳ（シリアルアタッチドＳＣＳＩ）、ＳＡＴＡ（シリアルアドバンスドテクノロジアタッチメント）、ＵＳＢ（ユニバーサルシリアルバス）、ＰＣＩe（ペリフェラルコンポーネントインターコネクトエクスプレス）バスなどであり得る。

インタフェース１０１１を介して、コンピュータシステム１１００のホストプロセッサリソース１１２０は、メモリシステム１０５０からデータを取り出し及びそれにデータを格納することができる。

一実施形態において、チェックアウトステーション１１００は、ダイ１１０−１の複数のストレージセル１５０‐１及びダイ１１０−２におけるストレージセル１５０‐２を含む、アセンブリ１００に格納される対応するデータの複数の設定を管理するように構成されるホストプロセッサリソース１１２０（例えばホストコンピュータプロセッサハードウェア）を含む。

一例として、ホストプロセッサリソース１１２０はコンピュータシステム１１００を操作するユーザから入力１０５によって特定されるそれぞれの機能を実行する要求を受信することが仮定すされる。ホストプロセッサリソース１１２０は、特定される論理的アドレスにおけるデータの取り出し用に、インタフェース１０１１を通じて、データ管理ロジック１０４０に要求を送信する段階を含み得る機能を実行する。複数の他の機能を実行するのに加え、データ管理ロジック１０４０は、受信されるアクセス要求の論理的アドレスを、メモリシステム１０５０における適切な物理的アドレスにマッピングし、１つ又は複数のデータストレージアセンブリからデータを取り出すように構成され得る。メモリシステム１０５０（及び１つ又は複数のアセンブリ１００、１０１、１０２など）から適切なデータを取り出した後続には、データ管理ロジック１０４０は、取り出したデータをデータに対する要求を満足させるホストプロセッサリソース１１２０に送信する。

一非限定的で例示的な実施形態において、ホストプロセッサリソース１１２０は、データ管理ロジック１０４０から受信するデータに応じてディスプレイスクリーン１０３０上に画像の表示を開始する。一実施形態において、チェックアウトステーション１００は、ダイ１１０−１及び／またはアセンブリ１００のダイ１１０‐２格納される対応するデータに少なくとも部分的に基づきそれの上に画像をレンダリングするディスプレイスクリーン１０３０を含む。

更なる例として、ホストプロセッサリソース１１２０は、ユーザから入力１０５によって特定されるようなそれぞれの機能を実行する要求を受信し得ることに留意されたい。ホストプロセッサリソース１１２０は、機能を実行し、ホストプロセッサリソース１１２０によって特定されるような論理的アドレスにおいてデータを格納するデータ管理ロジック１０４０と通信を行う。要求を受信することに応答して、データ管理ロジック１０４０は、論理的アドレスを適切な物理的アドレスにマッピングし、１つ又は複数アセンブリ１００、１０１、１０２などにおける対応する位置に受信されるデータを格納する。

前に説明されたように、それぞれのアセンブリは、複数のダイを含み得る。複数の異なる内部的に生成される電圧（例えば電圧Ｖｃｃｌ、Ｖｃｃ２、Ｖｃｃ３など）は、複数の適切なデータ管理動作を実行するようにそれぞれの複数のメモリダイの各々によって用いられ得る。

開示される複数の例示的な実施形態の複数の異なる置換は以下の通りである。

本明細書で説明されるような第１例示的な実施形態は装置を含む。装置は、切り替え制御回路、第１誘導素子、及び第２誘導素子を備える。切り替え制御回路は、装置の第１ダイに配置される。切り替え制御回路は、第１電圧を生成するように第１誘導素子を通じて電流を制御する。第２誘導素子は第１電圧を受け、第２電圧を生成するように連結される。第２電圧は、装置における第２ダイに電力を供給する。

第１例示的な実施形態は、複数の以下のまた更なる実施形態を生成するようにいずれの１つ又は複数の以下の特徴と共に実装され得る。

一実施形態によれば、第１電圧は、第１ダイに電力を供給する。

一実施形態において、第１誘導素子は、第２誘導素子に磁気的に連結される。

別の実施形態によれば、第１誘導素子及び第２誘導素子は、第１ダイ上に配置される。第２電圧の絶対値は、第１電圧の絶対値より大きい。

複数の更なる実施形態によれば、第２ダイは、第１ダイ上に積層される。第２電圧の絶対値は、第１電圧の絶対値より大きい。

さらに別の実施形態において、第１ダイは、一組のストレージセルを含み、第１ダイにおける当該組のストレージセルは第１データを格納する。第２ダイは、一組のストレージセルを含む。第２ダイにおける当該組のストレージセルは、第２データを格納する。

別の実施形態によれば、第１誘導素子及び第２誘導素子は、第１ダイに配置される。

さらに複数の更なる実施形態において、第１ダイ及び第２ダイは、それにおいて第１ダイの平面がそれにおいて実質的に第２ダイの平面に接触する鉛直積層に配置される。導電性リンクは、第１ダイから第２ダイまで延伸する。導電性リンクは、第２誘導素子から第２ダイに配置されるダイオードに第２電圧を送る。

複数の更なる実施形態によれば、導電性リンクは、第２誘導素子の出力ノードからダイオードの陽極に第２電圧を送る。

さらに複数の更なる実施形態において、第１誘導素子の第１ノードは、入力電圧に連結され、当該入力電圧は第１誘導素子を通じて電流を提供する。第１電圧の絶対値は、入力電圧の絶対値より大きい。

装置は、さらにホスト基板を含み得る。第１ダイ及び第２ダイは、ホスト基板の面上に互いに隣接して配置され得る。導電性リンクは、第１ダイから第２ダイまでホスト基板の面上で延伸する。導電性リンクは、第２誘導素子から第２ダイに配置されるダイオードに第２電圧を送る。

一実施形態において、第１誘導素子及び第２誘導素子は、ホスト基板上に配置される。

複数の更なる実施形態によれば、第１ダイは、第１ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスである。第２ダイは、第２ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスである。

更なる実施形態において、第２電圧の絶対値は、第１電圧の絶対値より大きい。第１ダイは、第１製造技術に従って製造される第１組の半導体コンポーネントを含む。第１組における複数の半導体コンポーネントは、第１最大閾値電圧の適用を許容する。第２ダイは、第２組の半導体コンポーネントを含む。第２組の半導体コンポーネントは、第２製造技術に従って製造され得る。第２組における複数の半導体コンポーネントは、第２最大閾値電圧の適用を許容する。第１電圧の絶対値は、第１最大閾値電圧より小さい。第２電圧の絶対値は、第１最大閾値電圧より大きい。第２電圧の絶対値は、第２最大閾値電圧より小さい。

別の実施形態において、第１組における複数の半導体コンポーネントは、第１組における複数の半導体コンポーネントへのダメージを防止するように第２電圧から電気的に絶縁される。第１電圧は、第１ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように用いられる。第２電圧は、第２ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように用いられる。

さらに複数の更なる実施形態において、装置は、第１ダイから第２ダイに延伸する第１導電性リンクを含む。第１導電性リンクは、第１ダイから第２ダイに配置される切り替えコンポーネントに第２電圧を送る。第２導電性リンクは、第１ダイから第２ダイまで延伸する。第２導電性リンクは、切り替え制御回路によって生成される切り替え制御信号を切り替えコンポーネントに送る。切り替え制御信号は、切り替えコンポーネントの状態を制御する。

装置は、監視回路をさらに含む。監視回路は、フィードバックとして、第１電圧の絶対値を監視する。切り替え制御回路は、所望の電圧範囲内に第１電圧を生成するように第１誘導素子を通じて電流の切り替えを制御する。

別の実施形態によれば、装置は、フィードバックとして、第２電圧の絶対値を監視するように構成される監視回路を含み得る。切り替え制御回路は、所望の電圧範囲内に第２電圧を生成するように第２誘導素子を通じて電流の切り替えを制御する。

一実施形態において、装置は、切り替え制御回路によって制御されるスイッチを含む。スイッチは、第１誘導素子及び第２誘導素子の間に配置され得る。スイッチは、第１ダイに電力を供給するように第１電圧を提供する。第２誘導素子は、第１電圧を受け、第２ダイに電力を供給する第２電圧を生成する。

コンピュータシステムは、装置を含むように構成され得る。このようなコンピュータシステムは、第１ダイの複数のストレージセル及び第２ダイにおける複数のストレージセルに格納される対応するデータ複数の設定を管理するように構成されるホストコンピュータプロセッサハードウェアを含むように構成され得る。

本明細書で説明されるようなコンピュータシステムは、アセンブリの第１ダイ及び第２ダイに格納される対応するデータに少なくとも部分的に基づき画像をその上にレンダリングするディスプレイスクリーンを含み得る。

本明細書で説明されるような第２例示的な実施形態は、アセンブリにおける電力を管理する方法を含み、当該方法は、入力電圧を受ける段階と、入力電圧から第１電圧を生成する第１ダイ上に配置される切り替え制御回路を介して、第１誘導素子を通じて電流を制御する段階と、第２誘導素子を通じて第１電圧から供給される電流を介して第２電圧を導出する段階と、第２ダイにおける回路に電力を供給する第２電圧を第２ダイに送る段階とを含み得る。

第２の例示的な方法実施形態は、以下の複数の更なる実施形態を生成するようにいずれの１つ又は複数の以下の特徴と共に実装され得る。

一実施形態によれば、第１電圧は、第１ダイに電力を供給する。

一実施形態において、方法は、第１電圧の絶対値より大きい第２電圧を生成する段階をさらに含む。

別の方法実施形態によれば、第１誘導素子及び第２誘導素子は、第１ダイに配置される。

別の方法実施形態によれば、第１ダイ及び第２ダイは、第１ダイの平面が第２ダイの平面に接触する鉛直積層に配置される。一方法実施形態は、第１ダイから第２ダイまで延伸する導電性リンクにおける第２電圧を送る段階と、導電性リンクは、第２誘導素子から第２ダイに配置されるダイオードに第２電圧を送ることをさらに含む。

別の方法実施形態によれば、方法実施形態は、第１誘導素子を通じる電流用のソースである入力電圧を受ける段階と、入力電圧の絶対値より大きい第２電圧の絶対値を生成する段階とをさらに含む。

別の方法実施形態によれば、第１組における複数の半導体コンポーネントは、第１組における複数の半導体コンポーネントへのダメージを防止するように第２電圧から電気的絶縁される。方法実施形態は、第１ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第１電圧を利用する段階と、第２ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第２電圧を利用する段階とをさらに含む。

別の実施形態によれば、方法実施形態は、第１ダイから第２ダイにおいて配置される切り替えコンポーネントに第２電圧を送る段階と、切り替えコンポーネントの状態を制御する切り替え制御信号を切り替えコンポーネントに送る段階とを含み得る。

別の方法実施形態によれば、方法実施形態は、第１電圧の絶対値を監視する段階と、第１電圧の絶対値に基づき、所望の電圧範囲内に第１電圧を生成するように第１誘導素子を通じて電流の切り替えを制御する段階とをさらに含み得る。

別の方法実施形態によれば、方法実施形態は、第２電圧の絶対値を監視する段階と、第２電圧の絶対値に基づき、所望の電圧範囲内に第２電圧を生成するように第２誘導素子を通じて電流の切り替えを制御する段階とをさらに含み得る。

本明細書で説明されるような第３の例示的な実施形態は、その上に格納される複数の命令を有するコンピュータ可読ストレージハードウェア（例えば、コンピュータ可読記憶媒体）を含み、複数の命令は、コンピュータプロセッサハードウェアによって実行された場合、入力電圧から第１電圧を生成するように第１ダイ上に配置される切り替え制御回路を介して第１誘導素子を通じて電流を制御し、第２誘導素子を通じて第１電圧から供給される電流の制御に基づき第１電圧から第２電圧を導出するという複数の動作をコンピュータプロセッサハードウェアに実行させ、導電性リンクは第２電圧を第２ダイに送り、第２電圧は第２ダイにおける回路に電力を供給する。

第３の例示的な実施形態は、以下の複数の更なる実施形態を生成するようにいずれの１つ又は複数の以下の特徴と共に実装され得る。

一実施形態によれば、第１電圧は、第１ダイにおける回路に電力を供給する。

一実施形態において、コンピュータ可読ストレージハードウェアは、第１電圧の絶対値より大きい第２電圧を生成する複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。

別の実施形態によれば、コンピュータ可読ストレージハードウェアは、入力電圧を受け、第１誘導素子を通じる電流用のソースである入力電圧の絶対値より大きい第１電圧の絶対値を生成するという複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。

さらに複数の更なる実施形態において、コンピュータ可読ストレージハードウェアは、第１電圧の絶対値を監視し、第１電圧の絶対値に基づき、所望の電圧範囲内に第１電圧を生成するように第１誘導素子を通じて電流の切り替えを制御するという複数の動作をコンピュータプロセッサハードウェアにさらに実行させる複数の命令を含む。

更なる実施形態において、コンピュータ可読ストレージハードウェアは、第２電圧の絶対値を監視し、第２電圧の絶対値に基づき、所望の電圧範囲内に第２電圧を生成するように第２誘導素子を通じて電流の切り替えを制御するという複数の動作をコンピュータプロセッサハードウェアに実行させる複数の更なる命令を含み得る。

本明細書で説明されるような第４の例示的な実施形態は、入力電圧を受ける手段と、入力電圧から第１電圧を生成するように第１誘導素子を通じて第１ダイに配置される切り替え制御回路を介して電流を制御する手段と、第２誘導素子を通じて第１電圧から供給される電流を介して第２電圧を導出する手段と、第２ダイにおける回路に電力を供給する第２電圧を、第２ダイに送る手段とを備える電力管理を含む。

第４の例示的な実施形態は、以下の複数のまた更なる実施形態を生成するようにいずれの１つ又は複数の以下の複数の特徴と共に実施され得る。

一実施形態によれば、第１電圧は、第１ダイにおける回路に電力を供給する。一実施形態において、電力管理は、第１電圧の絶対値より大きい第２電圧を生成する手段を含む。

別の実施形態によれば、第１誘導素子及び第２誘導素子は、第１ダイに配置される。

さらに別の実施形態によれば、第１ダイ及び第２ダイは、第１ダイの平面が第２ダイの平面に接触する鉛直積層に配置される。電力管理は、第１ダイから第２ダイに延伸する導電性リンク上に第２電圧を送る手段をさらに含み、導電性リンクは、第２誘導素子から第２ダイまで配置されるダイオードに第２電圧を送る。

複数の更なる実施形態において、電力管理は、第１誘導素子を通じる電流用のソースである入力電圧を受ける手段と、入力電圧の絶対値より大きくなるように第２電圧の絶対値を生成する手段とを含む。

さらに複数の更なる実施形態において、第１組における複数の半導体コンポーネントは、第１組における複数の半導体コンポーネントへのダメージを防止するように第２電圧から電気的に絶縁される。電力管理は、第１ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第１電圧を利用する手段と、第２ダイにおける複数のストレージセルに関する複数のストレージ動作を実行するように第２電圧を利用する手段とをさらに含み得る。

複数の更なる実施形態によれば、電力管理は、第１ダイから第２ダイにおいて配置される切り替えコンポーネントに第２電圧を送る手段と、切り替えコンポーネントの状態を制御する切り替え制御信号を、切り替えコンポーネントに送る手段とを含み得る。

一実施形態において、電力管理は、第１電圧の絶対値を監視する手段と、第１電圧の絶対値に基づき、所望の電圧範囲内に第１電圧を生成するように第１誘導素子を通じる電流の切り替えを制御する手段とを含む。

更なる複数の実施形態において、電力管理は、第２電圧の絶対値を監視する手段と、第２電圧の絶対値に基づき、所望の電圧範囲内に第２電圧を生成するように第２誘導素子を通じる電流の切り替えを制御する手段とを含む。

本明細書の複数の実施形態の複数の潜在的利点は以下の通りである。

本明細書の一実施形態は、アセンブリ内部に単に１つの集中化した電力生成ユニットを有する概念をサポートする。これは、電圧−周波数−スケーリング、光モード制御、複数の低電力状態の制御などのような、効率的な電力管理制御を可能にし、または少なくとも容易にする。

別の実施形態によれば、本明細書で説明されるような電力生成は、厳しい最大電圧定格によって限定されることがなく、複数の異種マルチデバイスシステム内において最も電力及び／または面積の効率的な技術によって実装され得る。専用電力管理回路は、別個のデバイスであり得るが、ロジック処理内部の一部でもあり得る。後の実施形態は、同一のダイにおける管理制御を有することより恩恵を蒙る。

別の実施形態によれば、提案される概念は、複数の異種積層内部における複数の機能的ユニットから電力管理を切断するアイディアをサポートする。複数の積層される特定のデバイスは、最も適切な処理技術に常に実装され得る単に専用機能性（例えば、ＤＲＡＭ、複数の不揮発性メモリ、ＲＦ、複数のセンサ）を含む。

別の実施形態によれば、電力管理回路は、マルチデバイスシステムにおいて内部的に要求される全ての複数の電圧を生成し、プラットフォームに対する複数の供給インターコネクトの数も、プラットフォームにおける複数のデバイスの数も減少させる。言及されたように、歩留り面とコストの両方に利点を与える。

このような実施形態によれば、マルチデバイスシステムにおける複数のより高い電圧の生成及び分配は、供給電流の量によって決定されるように、電圧が増加すれば減少し、システム内の複数の供給バンプ及び複数のインターコネクト（例えば、複数のＴＳＶ）の数を減少させる。

本明細書で説明されているいずれの複数のリソースは、本明細書において開示されている複数の方法動作のいずれまたは全てを実行し、及び／またはサポートするように、１つ又は複数のコンピュータ化されたデバイス、コンピュータシステム、サーバ、基地局、無線通信機器、通信管理システム、ワークステーション、ハンドヘルドまたはラップトップコンピュータなどを含み得る。換言すれば、１つ又は複数のコンピュータ化されたデバイスまたはプロセッサは、本発明の複数の異なる実施形態を実行するように本明細書において説明されたように動作するようにプログラム化され得、及び／または構成され得る。

本明細書の複数の他の実施形態は、本明細書で開示されているような複数の動作を実行する複数のソフトウェアプログラム、ファームウェア、ロジックなどを含む。このような一実施形態は、その上に複数のソフトウェア命令が後続の実行用にエンコードされる非一時的コンピュータ可読記憶媒体（すなわち、任意のコンピュータ可読ハードウェア記憶媒体）含むをコンピュータプログラムプロダクトを備える。複数の命令は、１つ又は複数のプロセッサを有するコンピュータ制御デバイスにおいて実行される場合、本明細書で開示されている複数の動作を実行するようにプロセッサをプログラミングし及び／またはそのようにさせる。このような複数の配置は、光学媒体（例えば、ＣＤ−ＲＯＭ）、フロッピー（登録商標）ディスク、ハードディスク、メモリなどのような非一時的コンピュータ可読記憶媒体、またはファームウェアまたは１つまたは複数のＲＯＭ、ＲＡＭ、ＰＲＯＭなどにおけるショートコードのような他の媒体、または特定用途向け集積回路（ＡＳＩＣ）におけるロジックのようなもの上に配置されまたはエンコードされるソフトウェア、ファームウェア、コード、複数の命令、データ（例えば、複数のデータ構造）などとして、提供され得る。ソフトウェアまたはファームウェアもしくは他の複数のこのような構成は、コンピュータ化されたデバイスに本明細書において説明されている複数の技術を実行させるようにコンピュータ化されたデバイス上に取り付けることができる。

従って、本明細書の複数の実施形態は、本明細書で説明されるような複数の動作をサポートする装置、方法、システム、コンピュータプログラムプロダクトなどを対象とする。

本明細書で説明されるようないずれの処理は、任意の適した順序で実行され得ることに留意されたい。

本明細書において説明されている装置、システム、方法、コンピュータ可読記憶媒体上の複数の命令などはまた、ソフトウェアプログラム、ファームウェアとして、ソフトウェア、ハードウェア及び／またはファームウェアのハイブリッドとして、またはプロセッサデバイス内、オペレーティングシステム内またはソフトウェアアプリケーション内などのようなハードウェア単体として厳密に具現化され得ることを理解されたい。

さらに、本明細書における複数の異なる特徴、技術、構成などのそれぞれは、本開示の複数の異なる箇所において説明されてよいが、複数の概念のそれぞれは、適切に、任意に互いに独立して、または互いに組み合わせて実行し得ることを意図することに留意されたい。複数の開示された特徴の任意の置換は可能である。従って、本明細書において説明されるような１つ又は複数の実施形態は、多くの異なるやり方において具現化され得、参照され得る。

本明細書の複数の技術は、複数のアセンブリを含む複数のシステムにおける使用に非常に好適であることにさらに留意されたい。しかし、本明細書における複数の実施形態は、このような複数の用途において使用することに限定されず、本明細書で説明されている複数の技術は、他の複数の用途にも好適であることに留意されたい。

複数の詳細が特に示され、それらの複数の好ましい実施形態を参照して説明されていると同時に、形式における様々な変更及び複数の詳細は、添付の特許請求の範囲によって定義される本出願の趣旨及び範囲から逸脱せず、その中に行われてよいことは当業者に理解されるであろう。このような複数の変形例は、本出願の範囲に包含されることが意図される。従って、本出願の複数の実施形態の上記の説明は、限定的であることが意図されない。むしろ、本明細書の複数の実施形態に対する任意の複数の限定は、以下の複数の請求項において提示される。なお、本明細書によれば、以下の各項目もまた実施形態として開示される。
［項目１］
第１誘導素子及び第２誘導素子と、
複数のダイと、
切り替え制御回路と、
を備える装置であって、
前記切り替え制御回路は、前記装置の第１ダイに配置され、前記第１誘導素子を通じて電流を制御して第１電圧を生成し、
前記第２誘導素子は、連結されて前記第１電圧を受け、前記装置における第２ダイに電力を供給する第２電圧を生成する、
装置。
［項目２］
前記第１誘導素子は、前記第２誘導素子に磁気的に連結される、
項目１に記載の装置。
［項目３］
前記第１電圧は前記第１ダイに電力を供給し、
前記第１誘導素子及び前記第２誘導素子は、前記第１ダイ上に配置され、
前記第２電圧の絶対値は前記第１電圧の絶対値より大きい、
項目１または２に記載の装置。
［項目４］
前記第２ダイは、前記第１ダイ上に積層され、
前記第２電圧の絶対値は、前記第１電圧の絶対値より大きい、
項目２に記載の装置。
［項目５］
前記第１ダイは、一組のストレージセルを有し、前記第１ダイにおける前記一組のストレージセルは、第１データを格納し、
前記第２ダイは、一組のストレージセルを有し、前記第２ダイにおける前記一組のストレージセルは、第２データを格納する、
項目１または４に記載の装置。
［項目６］
前記第１誘導素子及び前記第２誘導素子は、前記第１ダイに配置される、
項目１または４に記載の装置。
［項目７］
前記第１ダイ及び前記第２ダイは、前記第１ダイの平面がそれにおいて前記第２ダイの平面に実質的に接触する鉛直メモリ積層に配置され、
前記第１ダイから前記第２ダイに延伸する導電性リンクと、
をさらに備え、前記導電性リンクは、前記第２誘導素子から前記第２ダイまで配置されるダイオードに前記第２電圧を送る、
項目１に記載の装置。
［項目８］
前記導電性リンクは、前記第２誘導素子の出力ノードから前記ダイオードの陽極に前記第２電圧を送る、
項目７に記載の装置。
［項目９］
前記第１誘導素子の第１ノードは、入力電圧に連結され、前記入力電圧は、前記第１誘導素子を通じて前記電流を提供し、
前記第１電圧の絶対値は、前記入力電圧の絶対値より大きい、
項目１に記載の装置。
［項目１０］
ホスト基板と、
導電性リンクと、
をさらに備え、
前記第１ダイ及び前記第２ダイは、前記ホスト基板の面上に互いに隣接して配置され、
前記導電性リンクは、前記第１ダイから前記第２ダイに前記ホスト基板の前記面上に延伸し、前記第２誘導素子から前記第２ダイまで配置されるダイオードに前記第２電圧を送る、
項目１または９に記載の装置。
［項目１１］
前記第１誘導素子及び前記第２誘導素子は、前記ホスト基板上に配置される、
項目１０に記載の装置。
［項目１２］
前記第１ダイは、第１ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスであり、
前記第２ダイは、第２ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスである、
項目１に記載の装置。
［項目１３］
前記第２電圧の絶対値は、前記第１電圧の絶対値より大きく、
前記第１ダイは、第１組の半導体コンポーネントを含み、
前記第１組の半導体コンポーネントは、第１製造技術に従って製造され、
前記第１組における複数の前記半導体コンポーネントは、第１最大閾値電圧の適用を許容し、
前記第２ダイは、第２組の半導体コンポーネントを含み、
前記第２組の半導体コンポーネントは、第２製造技術に従って製造され、
前記第２組における複数の前記半導体コンポーネントは、第２最大閾値電圧の適用を許容し、
前記第１電圧の絶対値は、前記第１最大閾値電圧より小さく、
前記第２電圧の絶対値は、前記第１最大閾値電圧より大きく、
前記第２電圧の絶対値は、前記第２最大閾値電圧より小さい、
項目１に記載の装置。
［項目１４］
前記第１組における複数の前記半導体コンポーネントは、前記第２電圧から電気的に絶縁されて前記第１組における複数の前記半導体コンポーネントへのダメージを防止し、
前記第１電圧は、前記第１ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられ、
前記第２電圧は、前記第２ダイにおける複数のストレージセルに対し、複数のメモリストレージ動作を実行するのに用いられる、
項目１３に記載の装置。
［項目１５］
前記第１ダイから前記第２ダイまで延伸する第１導電性リンクと、
前記第１ダイから前記第２ダイまで延伸する第２導電性リンクと、
をさらに備え、
前記第１導電性リンクは、前記第１ダイから、前記第２ダイに配置される切り替えコンポーネントに、前記第２電圧を送り、
前記第２導電性リンクは、前記切り替え制御回路によって生成される切り替え制御信号を前記切り替えコンポーネントに送り、
前記切り替え制御信号は、前記切り替えコンポーネントの状態を制御する、
項目１または１３または１４に記載の装置。
［項目１６］
前記第１電圧の絶対値をフィードバックとして監視する監視回路と、
をさらに備え、
前記切り替え制御回路は、前記第１誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第１電圧を生成する、
項目１に記載の装置。
［項目１７］
前記第２電圧の絶対値をフィードバックとして監視する監視回路と
をさらに備え、
前記切り替え制御回路は、前記第２誘導素子を通じて、前記電流の切り替えを制御して所望の電圧範囲内に前記第２電圧を生成する、
項目１に記載の装置。
［項目１８］
前記切り替え制御回路によって制御されるスイッチと、
をさらに備え、
前記スイッチは、前記第１誘導素子及び前記第２誘導素子の間に配置され、前記第１ダイに電力を供給する前記第１電圧を提供し、
前記第２誘導素子は、前記第１電圧を受け、前記第２ダイに電力を供給する前記第２電圧を生成する、
項目１に記載の装置。
［項目１９］
項目１に記載の装置を備えるコンピュータシステムであって、
前記第１ダイの複数のストレージセル及び前記第２ダイにおける複数のストレージセルに格納される対応するデータの複数の設定を管理するホストコンピュータプロセッサハードウェアと、
をさらに備える
コンピュータシステム。
［項目２０］
前記装置に格納される前記対応するデータに少なくとも部分的に基づき、画像をそれの上にレンダリングするディスプレイスクリーンと、
をさらに備える
項目１９に記載のコンピュータシステム。
［項目２１］
入力電圧を受ける段階と、
前記入力電圧から第１電圧を生成するように、アセンブリの第１ダイ上に配置される切り替え制御回路を介して、第１誘導素子を通じて、電流を制御する段階と、
第２誘導素子を通じ、前記第１電圧から供給される電流を介して、第２電圧を導出する段階と、
前記アセンブリにおける第２ダイに、前記第２ダイにおける回路に電力を供給する前記第２電圧を送る段階と、
を含む
方法。
［項目２２］
前記第１電圧の絶対値より大きい前記第２電圧を生成する段階と、
をさらに含む
項目２１に記載の方法。
［項目２３］
前記第１誘導素子及び前記第２誘導素子は、第１ダイに配置される、
項目２１または２２に記載の方法。
［項目２４］
前記第１ダイ及び前記第２ダイは、前記第１ダイの平面がそれにおいて前記第２ダイの平面に接触する鉛直メモリ積層に配置され、
前記第１ダイから前記第２ダイに延伸する導電性リンク上に第２電圧を送る段階と、
をさらに含み、
前記導電性リンクは、前記第２誘導素子から前記第２ダイまで配置されるダイオードに前記第２電圧を送る、
項目２１または２２に記載の方法。
［項目２５］
前記第１誘導素子を通じる前記電流用のソースである入力電圧を受ける段階と、
前記入力電圧の絶対値より大きい前記第２電圧の絶対値を生成する段階と、
をさらに含む
項目２１に記載の方法。

Claims (18)

1. 共通パッケージ内に設けられた複数の半導体ダイ、及び、
   前記複数の半導体ダイのうちの第１ダイ上に設けられ、前記共通パッケージ用の入力電圧を受け取り、第１誘導素子と前記第１誘導素子に磁気的に連結する第２誘導素子と切り替え回路とを含む電力管理回路、
   を備え、
   前記切り替え回路は、
   前記第１誘導素子を流れる電流を制御し、前記入力電圧と異なる第１電圧を生成して前記複数の半導体ダイの１つに電力を供給し、
   前記磁気的な連結により、前記第２誘導素子を流れる電流を誘導して、前記第１電圧と異なる第２電圧を生成して、前記複数の半導体ダイのうち別の１つに電力を供給する、
   装置。
2. 前記複数の半導体ダイは、鉛直に積層されたダイを含む、
   請求項１に記載の装置。
3. 前記電力管理回路は、前記第２電圧を、１または複数のシリコン貫通ビア（ＴＳＶ）を介して供給するものである、
   請求項２に記載の装置。
4. 前記複数の半導体ダイは、異なる最大電圧耐性を有する異なる半導体技術の半導体ダイを有する、
   請求項１から３のいずれか１項に記載の装置。
5. 前記複数の半導体ダイは、複数のメモリ装置ダイを有する、
   請求項１から４のいずれか１項に記載の装置。
6. 前記複数の半導体ダイは、ベースダイ及び１又は複数のメモリ装置ダイを有する、
   請求項５に記載の装置。
7. 前記複数の半導体ダイは、１又は複数のメモリ装置ダイと１又は複数の非メモリ装置ダイとを有する、
   請求項１から３のいずれか１項に記載の装置。
8. 前記電力管理回路は、前記複数の半導体ダイのうちの前記第１ダイに前記第１電圧で電力を供給し、前記複数の半導体ダイのうち第２ダイに前記第２電圧で電力を供給するものである、
   請求項１から７のいずれか１項に記載の装置。
9. 前記電力管理回路は、更に、
   前記第１誘導素子と磁気的に連結する第３誘導素子を有し、
   前記切り替え回路は、前記磁気的な連結により、前記第３誘導素子を流れる電流を誘起して前記第１電圧及び前記第２電圧と異なる第３電圧を生じさせ、前記複数の半導体ダイのうち異なる１つに電力供給する、
   請求項１から８のいずれか１項に記載の装置。
10. マルチダイパッケージ用の入力電圧を受け取るロジックダイ、
    前記ロジックダイ上に設けられた複数の半導体ダイの垂直積層、及び、
    前記ロジックダイ上に設けられ、入力電圧を受け取り、第１誘導素子と前記第１誘導素子に磁気的に連結する第２誘導素子と切り替え回路とを含む電力管理回路、
    を備え、
    前記切り替え回路は、
    前記第１誘導素子を流れる電流を制御し、前記入力電圧と異なる第１電圧を生成して前記複数の半導体ダイの１つに電力を供給し、
    前記磁気的な連結により、前記第２誘導素子を流れる電流を誘導して、前記第１電圧と異なる第２電圧を生成して、前記複数の半導体ダイのうち別の１つに電力を供給する、
    マルチダイパッケージ。
11. 前記電力管理回路は、前記第２電圧を、１または複数のシリコン貫通ビア（ＴＳＶ）を介して供給するものである、
    請求項１０に記載のマルチダイパッケージ。
12. 前記複数の半導体ダイは、複数のメモリチップを有する、
    請求項１０又は１１に記載のマルチダイパッケージ。
13. 前記複数のメモリチップは、少なくとも１つの不揮発性メモリチップを有する、
    請求項１２に記載のマルチダイパッケージ。
14. 前記複数のメモリチップは、少なくとも１つの揮発性メモリチップを有する、
    請求項１２に記載のマルチダイパッケージ。
15. 前記複数の半導体ダイは、１又は複数のメモリ装置ダイと１又は複数の非メモリ装置ダイとを有する、
    請求項１０から１４のいずれか１項に記載のマルチダイパッケージ。
16. 前記複数の半導体ダイは、異なる最大電圧耐性を有する異なる半導体技術の半導体ダイを有する、
    請求項１０から１５のいずれか１項に記載のマルチダイパッケージ。
17. 前記電力管理回路は、前記入力電圧により前記ロジックダイに電力供給し、前記複数の半導体ダイのうちの第１ダイに前記第１電圧を供給し、前記複数の半導体ダイのうちの第２ダイに前記第２電圧を供給するものである、
    請求項１０から１６のいずれか１項に記載のマルチダイパッケージ。
18. 前記電力管理回路は、更に、
    前記第１誘導素子と磁気的に連結する第３誘導素子を有し、
    前記切り替え回路は、前記磁気的な連結により、前記第３誘導素子を流れる電流を誘起して前記第１電圧及び前記第２電圧と異なる第３電圧を生じさせ、前記複数の半導体ダイのうち異なる１つに電力供給する、
    請求項１０から１７のいずれか１項に記載のマルチダイパッケージ。

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