CN105264743A - 多管芯组装件中的功率管理 - Google Patents

多管芯组装件中的功率管理 Download PDF

Info

Publication number
CN105264743A
CN105264743A CN201480030419.XA CN201480030419A CN105264743A CN 105264743 A CN105264743 A CN 105264743A CN 201480030419 A CN201480030419 A CN 201480030419A CN 105264743 A CN105264743 A CN 105264743A
Authority
CN
China
Prior art keywords
voltage
tube core
inductance element
size
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480030419.XA
Other languages
English (en)
Other versions
CN105264743B (zh
Inventor
G·德勒格
A·舍费尔
U·齐尔曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105264743A publication Critical patent/CN105264743A/zh
Application granted granted Critical
Publication of CN105264743B publication Critical patent/CN105264743B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00Adaptations of transformers or inductances for specific applications or functions
    • H01F38/14Inductive couplings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J50/00Circuit arrangements or systems for wireless supply or distribution of electric power
    • H02J50/10Circuit arrangements or systems for wireless supply or distribution of electric power using inductive coupling
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00Details of apparatus for conversion
    • H02M1/08Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/618Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19102Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)
  • Semiconductor Memories (AREA)
  • Dc-Dc Converters (AREA)
  • Power Conversion In General (AREA)

Abstract

诸如异构设备的装置至少包含第一管芯和第二管芯。装置还包含第一电感元件、第二电感元件和开关控制电路。开关控制电路设置在第一管芯中。开关控制电路控制流经第一电感元件的电流,以生成第一电压。第一电压对第一管芯提供功率。第二电感元件耦接至第一电感元件。第二电感元件生成第二电压来对第二管芯提供功率。第一管芯和第二管芯可以依据不同技术制造,并且其中,第一管芯和第二管芯承受不同的最大电压。第一电压的大小可以大于第二电压的大小。

Description

多管芯组装件中的功率管理
技术领域
本公开的实施例一般涉及多管芯组装件中的功率管理。
背景技术
为了节省各主体衬底(hostsubstrate)上的空间,多个集成电路或者管芯可以组合来通过在彼此的顶部垂直堆叠管芯,生成单个的多管芯组装件。在这样的实例中,从主体衬底接收的电压典型地对多管芯组装件中的每个管芯提供功率。
在某些实例中,要求对堆叠的每个管芯提供功率的电压的大小可能变化,在该情况下,主体衬底可以提供多个不同电压来对多管芯组装件提供功率。可能不期望在主体衬底上外部地产生电压,因为其要求电路板设计师关于多管芯组装件提供外部电压调节器,增加了平台成本和复杂性。换言之,关于多管芯组装件的外部电路可以被用于产生适当的电压来对多管芯组装件中的不同管芯提供功率。
作为要求外部地产生多个电压的替代,常规管芯可以被配置为包含电荷泵电路,将单个的接收的电压转换为多个不同的供电电压。经由多管芯组装件中的连接,内部产生的电压然后被用于对多管芯组装件中的不同管芯提供功率。不期望在多管芯组装件中使用一个或多个电荷泵,因为其典型地是低效的,因此,浪费功率。
附图说明
图1是示出根据本文的实施例的包含管芯的堆叠的组装件的示例三维图。
图2是示出根据本文的实施例的组装件的示例侧视图。
图3是示出根据本文的实施例的平面多管芯组装件的示例三维图。
图4是示出根据本文的实施例的多管芯组装件中的功率管理的示例图。
图5是示出根据本文的实施例的多管芯组装件中的功率管理的示例图。
图6是示出根据本文的实施例的多管芯组装件中的功率管理的示例图。
图7是示出根据本文的实施例的多管芯组装件中的功率管理的示例图。
图8是示出根据本文的实施例的可以被用于执行一个或多个方法的计算机架构的示例图。
图9是示出根据本文的实施例的方法的示例流程图。
图10是示出根据本文的实施例的相应的计算机系统中的管芯和/或多管芯组装件的使用的示例图。
具体实施方式
已推动了制造要求多个不同的功率轨的多管芯组装件。这样的推动是充满挑战的,因为多管芯组装件中的一个管芯上的电路可能不能承受暴露至多管芯组装件中的另一个管芯要求的电压。例如,多管芯组装件可以包含DRAM(动态随机存取存储器)的堆叠,其中,(依据不同技术制造的)多个存储器管芯堆叠在彼此的顶部。电路(诸如多管芯组装件中的一个管芯中的控制逻辑)可以能够容忍暴露至多管芯组装件中另一个管芯(诸如存储器管芯)要求的高电压,诸如VPP(即供电电压),来执行某些存储器管理操作。
本文的一个实施例包含异构多管芯组装件(例如存储器堆叠、平面存储器电路、传感器电路、射频或者其他高功率技术等)中设置的功率管理电路。异构组装件可以包含多个类型的管芯。例如,可以依据第一技术制造组装件中的第一管芯,可以依据第二技术制造第二管芯等。设置在组装件中的功率管理电路能产生用于异构组装件的一个或多个更高电压。
可以依据相同或者不同的技术来制造异构多管芯组装件中的每个管芯。例如,可以依据存储器技术制造堆叠的一个或多个管芯,所述存储器技术包含:SDRAM(同步动态随机存取存储器)、DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、MRAM(磁阻随机存取存储器)、EPROM(可擦除可编程只读存储器)、闪存、PCM(相变存储器)等。对于自动传感器应用而言,可以依据智能功率技术来制造堆叠的一个或多个管芯。可以依据不同技术使用不同的制造来制造堆叠的一个或多个管芯,诸如CMOS(互补金属氧化物半导体)、GaAS(砷化镓)、Ge(锗)、SiC(碳化硅)等。
所有的上述制造技术可能具有不同的电压要求,并可以在共同堆叠中组合。
每个不同技术可能要求应用不同的电压来对相应的管芯提供功率。例如,异构管芯中的第一管芯可以要求第一电压VPP1来执行功能,诸如数据管理(诸如读出、擦除、写入等),异构组装件中的第二管芯可以要求第二VPP2(诸如与VPP1不同或者比VPP1更高的电压)来执行功能,诸如数据管理(诸如读出、擦除、写入等)等。
由于被用于制造相应的第一管芯的制造技术,对第一管芯中的任何管芯组件(诸如晶体管、二极管等)应用VPP2(比VPP1更高的电压)可能导致损伤。相应地,挑战在于从第一管芯到第二管芯产生和/或输送电压VPP2。本文的一个实施例包含诸如异构组装件的装置。如上所述,异构组装件(或者设备)可以包含依据第一制造技术制造的第一管芯;异构组装件可以包含依据第二制造技术制造的第二管芯;以此类推。
异构组装件还可以包含开关控制电路、第一电感元件和第二电感元件。开关控制电路可以设置在一个或多个管芯中或者在其上。
依据一个实施例,第一电感元件可以被配置为接收输入电压。开关控制电路控制流经第一电感元件的电流(诸如由输入电压提供的电流),来生成第一电压。第一电压的大小可以大于输入电压。
第一电压对第一管芯提供功率。第二电感元件耦接至第一电感元件。第二电感元件生成第二电压来对第二电路提供功率。第二电压对第二管芯提供功率。之前提到第二管芯可以要求更高的电压来在第二管芯中执行相应操作。在一个实施例中,第二电压的大小实质上大于第一电压的大小。
如上所述,可以依据不同的技术制造第一管芯和第二管芯,并且其中,第一管芯和第二管芯承受不同的最大应用电压。例如,第一管芯中的管芯组件可能不能够承受第二电压,其中第二电压被第二管芯要求来执行某些操作。
使用如本文所述的电感元件来产生不同的电压减小了组装件的要求的区域的量或体积,和对应的功率管理电路。例如,功率管理电路包含第一电感元件、第二电感元件,并且开关控制电路设置在组装件中。
使用如本文所述的功率管理电路来产生不同的电压还能启用组装件中的异构电路的操作。例如,如上所述,电感元件和对应的开关电路可以设置在相应的异构设备内,因此,减小了外部电路板基板面的尺寸、以及相应的组装件上需要的功率输入引脚的数量。另外,产生如本文所述的多个电压能启用常用设备中的异构电路的共位(co-location)和操作,常用设备诸如包含依据不同技术制造的存储器电路的存储器堆叠。
现在,更具体而言,图1是示例图,示出根据本文的实施例的组装件(诸如管芯的堆叠)的透视图。
如图所示,组装件100包含两个或更多个管芯,诸如管芯110-1、管芯110-2、管芯110-3等。组装件100可以包含任何适当数量(例如2、3、4、5……)的管芯(例如半导体芯片、集成电路等),每个管芯被依据相同或者不同的技术制造。
组装件100中的每个管芯可以是任何适当类型的资源。例如,组装件100中的一个或多个管芯可以是存储器芯片。在一个实施例中,组装件100中的一个或多个管芯中的每一个可以是DRAM(动态随机存取存储器)设备、NAND闪存、NOR闪存、磁电阻随机存取存储器、铁电随机存取存储器、3-D存储器、个人计算机存储器系统等)。
每个管芯可以是相应的半导体设备(诸如集成电路),包含存储相应的数据的多个存储单元。通过非限制性示例,管芯110-1可以包含存储第一数据的一组存储单元150-1,管芯110-2包含存储第二数据的一组存储单元150-2,管芯包含存储第三数据的一组存储单元150-3等。
如上所述,每个管芯可能不包含相应的存储单元,并可以执行任何适当的功能。
每个管芯可以从包含多个管芯的相应的半导体晶片切出。
一个或多个不同类型的管芯110可以堆叠在彼此的顶部来形成组装件100。如上所述,生成垂直堆叠的管芯110的堆叠可以节省由管芯110在组装件100装载在其上的印制电路板或者其他适当的主体衬底上占据的对应区域。
在某些实例中,如图所示,组装件100中的每个管芯可以要求不同的一组一个或多个电压(诸如Vcc1、Vcc2、Vcc3等)来执行相应的数据操作(存储器管理操作、控制操作、处理操作、传感器操作等)。由组装件100中的每个管芯支持的操作可以根据组装件被使用的应用而变化。
例如,在一个实施例中,设置在管芯110-1上的功率管理电路142(诸如开关控制电路140、电感元件130-1、电感元件130-2、电感元件130-3、导电链接170-1、导电链接170-2等)接收输入电压Vin,并生成由每个管芯使用来执行相应的操作的电压(诸如Vcc1、Vcc2、Vcc3等)。
在一个非限制性示例实施例中,当管芯110被配置为包含非易失性存储器存储单元(诸如基于NAND技术)来存储数据时,根据被用于制造相应的管芯的技术的类型,相应的管芯中的每个存储单元可以被配置为根据存储器管芯的相应的每单元位(bit-per-cell)模式设定(例如多级单元MLC、单级单元SLC等),存储数据的一个或者多个位。
可以经由任何适当类型的资源(诸如模拟电路、数字电路、执行指令的数字信号处理器硬件、固件等)来执行功率管理电路142(诸如开关控制电路140)和/或相关组件。相应地,本文的实施例可以包含硬件、软件、硬件和软件的混合等。
如上所述,在该非限制性示例实施例中,管芯110-1上的功率管理电路142包含开关控制电路140。管芯110-1还包含电感元件130,其包含电感元件130-1、电感元件130-2、以及电感元件130-3,便于将输入电压Vin转换为一个或多个电压诸如Vcc1、Vcc2、Vcc3等。相应地,第一电感元件130-1、第二电感元件130-2、第三电感元件130-3等可以设置在第一管芯110-1中。
依据一个实施例,开关控制电路140设置在组装件100(诸如数据存储装置、或者其他适当类型的多芯片设备)的第一管芯110-1中。开关控制电路140控制流经第一电感元件130-1的电流来生成第一电压Vcc1。在一个非限制性示例实施例中,第一电压Vcc1对第一管芯110-1提供功率,并支持与存储单元150-1相关联的一个或多个不同类型的数据管理操作。替代地,在另一个示例实施例中,第一电压Vcc1是中间电压,不对设置在第一管芯110-1的任何电路提供功率。如本文所述,第一电压Vcc1被用作产生一个或多个其他电压(诸如Vcc2、Vcc3等)的基础。
此外如图1所示,功率管理电路142包含电感元件130-2。电感元件130-2耦接用于接收第一电压Vcc1,并生成第二电压Vcc2。导电链接170-1提供从电感元件130-2的输出到管芯110-2上设置的二极管D11的连接。导电链接可以由任何适当的导电材料(诸如金属)制造。因此,导电链接170-1将电压Vcc2输送至管芯110-2。如上所述,第二电压Vcc2对组装件100中的第二管芯110-2提供功率,并支持与管芯110-2相关联的一个或多个操作。
此外如图1所示,在该非限制性示例实施例中,功率管理电路142包含130-3。第三电感元件130-3耦接用于接收第一电压Vcc1,并生成第三电压Vcc3。导电链接170-2提供从电感元件130-3的输出节点到管芯110-3上设置的二极管D21的连接。导电链接170-2可以与管芯110-2上的组件电隔离。导电链接170-2可以由任何适当的导电材料(诸如金属)制造。因此,导电链接170-2将电压Vcc3输送至管芯110-3。如上所述,电压Vcc3对组装件100中的第二管芯110-3提供功率,并支持与管芯110-3相关联的一个或多个相应的数据管理操作。
在一个实施例中,第一电感元件130-1和第二电感元件130-2彼此磁耦接。以类似的方式,第一电感元件130-1和第三电感元件130-3也可以彼此磁或者电感耦接。磁耦接帮助引起流经电感元件130-2和电感元件130-3的电流,生成潜在更高的电压等级。
可以以任何适当的方式形成电感元件。例如,在一个非限制性示例实施例中,经由在管芯110-1的层中设置的一个或多个连续卷绕路径来制造每个电感元件130。卷绕路径可以被共位来提供磁耦接。
电感器可以在管芯上实现为:要么使用给定的金属层的横向电感器,要么此外垂直使用TSV(硅通孔)。对于2.5D类型的整合(如图3所示),电感器元件还可以在共同中介层上实现。
对于70%之上的功率效率而言,电感元件的耦接要素的数量级可以为0.9或以上。可以在管芯110-1的一个或多个层中使用TSV以螺旋方式形成每个电感元件。可以在电感元件130的线圈或者螺旋环内增加特殊的磁材料,来提供如上所述的磁耦接。然而,对高电压产生不总是要求非常高的效率。如果正在短时间段中或者在罕见事件期间这些电压需要是活跃的,比如对于初始融合操作而言,那么效率潜在地不太相关。
在一个实施例中,电压Vcc1的大小大于电压Vin的大小;电压Vcc2的大小大于电压Vcc1;电压Vcc3的大小大于电压Vcc2的大小等。
如上所述,组装件100可以是垂直存储器堆叠,包含管芯110-1、管芯110-2、管芯110-3等。第一管芯110-1的平面182-1(顶面)实质上接触第二管芯110-2的平面182-2(底面)。
导电链接170-1从第一管芯110-1延伸到第二管芯110-2。导电链接170-1将第二电压Vcc2从电感元件130-2的输出节点输送至设置在第二管芯110-2中的二极管D11的阳极。
以类似的方式,导电链接170-2从第一管芯110-1延伸到第三管芯110-3。导电链接170-2将电压Vcc3从电感元件130-3的输出节点输送至设置在管芯110-3中的二极管D21的阳极。
每个管芯可以包含不同类型的电路组件来支持对应的功能。例如,管芯110-1可以包含依据第一制造技术制造的第一组半导体组件,诸如晶体管、二极管等;管芯110-2可以包含依据第二制造技术制造的第二组半导体组件,诸如晶体管、二极管等;管芯110-3可以包含第三组半导体组件,诸如晶体管、二极管等等。
第一组中的半导体组件(诸如管芯110-1上的)可以被制造为容忍应用第一最大阈值电压;第二组中的半导体组件(诸如管芯110-1上的)可以被制造为容忍应用第二最大阈值电压;第三组(管芯110-3上的)中的半导体组件可以被制造为容忍应用第三最大阈值电压等。
作为进一步的非限制性示例,假定电路,诸如管芯110-1上的半导体组件容忍应用2.2伏特的最大电压;假定电路,诸如管芯110-2上的半导体组件容忍应用2.9伏特的最大电压;假定电路,诸如管芯110-3上的半导体组件容忍应用3.6伏特的最大电压。
在这样的实施例中,并通过非限制性示例,功率管理电路142将输入电压Vin(诸如1.0伏特DC)转换为Vcc1(诸如1.8伏特DC),其在最大阈值2.2伏特DC之下;功率管理电路142将输入电压Vcc1(诸如1.8伏特DC)转换为Vcc2(诸如2.5伏特DC),其在最大阈值2.9伏特DC之下;功率管理电路142将输入电压Vcc1(诸如1.8伏特DC)转换为Vcc3(诸如3.2伏特DC),其在最大阈值3.6伏特DC之下。
相应地,功率管理电路142可以被配置为:产生第一电压Vcc1的大小(1.8VDC)以小于第一最大阈值电压(2.2VDC);产生第二电压Vcc2的大小(2.5VDC)以大于第一最大阈值电压(2.2VDC)但小于第二最大阈值电压的大小(2.9VDC)。
在管芯110-1中的半导体电路组件(诸如晶体管、二极管等)与第二电压Vcc2(2.5VDC)电隔离,以防止对管芯110-1中的半导体组件的损伤。相应地,本文的实施例可以包含从管芯110-1中的其他组件隔离电感元件130-2的输出节点(其产生更高的潜在破坏电压Vcc2)。可以容忍电压Vcc2的大小的导电链接170-1的终端将电压Vcc2输送至管芯110-2。
如上所述,可以依据不同的技术来制造组装件100中的管芯。管芯也可以来自相同的技术类型。在一个示例实施例中,第一管芯110-1是组装件100中的第一DRAM(动态随机存取存储器)设备;第二管芯110-2是组装件100中的第二DRAM(动态随机存取存储器)设备。
再次注意的是,仅以非限制性示例的方式示出产生不同电压,并且可以依据相同的制造技术来制造组装件100中的管芯110。功率管理电路142可以被配置为产生相同或者实质上相同的电压等级,用来对组装件100中的每个相应的管芯110提供功率。
图2是示例侧视图,示出多个管芯的堆叠来生成根据本文的实施例的组装件。
如上所述,组装件100可以包含多个管芯,包含管芯110-1、管芯110-2、管芯110-3等。如图所示,在组装件100的该侧视图中,管芯110-2堆叠在第一管芯110-1上;管芯110-3堆叠在管芯110-2上,等。
组装件100可以装载至相应的电路板225。如上所述,管芯110的堆叠来生成组装件100导致节省电路板225上的实质基板面空间,因为组装件100的占用面积通常等于管芯110-1的占用面积,即使组装件100包含附加的级别(诸如管芯110-2、管芯110-3等)来存储数据或者执行任何其他适当的功能。
在一个实施例中,导电链接170-1和导电链接170-2被制造为所谓的TSV(硅通孔)。如上所述,组装件100中的管芯110可以是半导体设备或者集成电路。通过了管芯的导电链接提供从一层硅(诸如管芯110-1)到组装件100中的下一层硅(诸如管芯110-2)的连接。
如果需要的话,一个或多个电感元件130可以设置在主体衬底225上而非设置在管芯110-1中。在这样的实例中,组装件100和电路板225包含附加的导电链接,便于将产生的电压Vcc1、Vcc2、Vcc3等从电路板225上的电感元件130通过管芯110-1输送至堆叠中的其他相应的管芯。
下文讨论开关操作的附加的细节。
图3是示例三维图,示出根据本文的实施例的平面组装件。
如上所述,组装件110可以被配置为垂直存储器堆叠。依据其他替代实施例,组装件可以被配置为其上装载了组件(诸如多个管芯)的平面组装件。
例如,组装件300可以包含主体衬底325(诸如中介层)。开关控制电路140和对应的电感元件130以如上所述类似的方式操作。然而,并非如图所示堆叠在彼此的顶部来形成相应的堆叠,管芯110-1、管芯110-2和管芯110-3可以在主体衬底325的暴露面上被设置得彼此相邻。
在该非限制平面示例实施例中,导电链接370-1在主体衬底325的面上,从第一管芯110-1上的电感元件130-2横向延伸至设置在管芯110-2中的二极管D11。因此,导电链接370-1将电压Vcc2从电感元件130-2输送至设置在管芯110-2中的二极管D11。
导电链接370-2在主体衬底325的面上,从第一管芯110-1上的电感元件130-3横向延伸至设置在管芯110-3中的二极管D21。因此,导电链接370-2将电压Vcc3从电感元件130-3输送至设置在管芯110-3中的二极管D21。
如果需要的话,一个或多个电感元件130可以设置在主体衬底325上。在这样的实例中,组装件300包含附加的导电链接,便于将产生的电压Vcc1、Vcc2、Vcc3等输送至相应的管芯110。
图4是示例图,示出根据本文的实施例的组装件中的功率管理。
如图所示,组装件100可以包含开关控制电路140以及对应的开关S1和S2。开关控制电路140产生控制信号432来控制开关S1和S2的状态。电感元件130-1的第一节点(诸如输入节点)电耦接至输入电压Vin。输入电压Vin是提供流经电感元件130-1来生成电压Vcc1的电流的源。
管芯110-1中的功率管理电路142包含由开关电路140控制的开关S1。开关S1设置在第一电感元件130-1和第二电感元件130-2之间。更具体如下文所述,开关S1生成第一电压来对第一管芯110-1提供功率。第二电感元件130-2接收第一电压Vcc1,并生成第二电压Vcc2,对第二管芯110-2提供功率。
更具体而言,在一个实施例中的操作期间,当开关S2被设定为断开状态时,开关控制电路140经由控制信号432控制开关S1为接通状态。当开关S2被设定为接通状态时,开关控制电路140控制开关S2为断开状态。可以调节控制信号432的占空比以将输出电压Vcc1的大小变化至期望的级别。
在一个实施例中,功率管理电路142表现类似于降压升压DC至DC转换器,其中,输入电压Vin被升压来生成电压Vcc1。电容器C1提供稳定性并对开关噪声进行滤波。
因为将电感元件130-1耦接至电感元件130-2的磁通量,控制流经电感元件130-1的电流来产生电压Vcc1会导致从耦接至导电链接170-1的电感元件130-2的输出节点产生电压Vcc2。由电感元件130-2产生的电压依赖于每个电感元件130-1和130-2中有效绕组或者线圈的数量、以及耦接在电感元件之间的磁的量。
管芯110-2包含二极管D11和二极管D12来对导电链接170-1上接收的信号进行整流。电容器C2提供稳定性并对开关噪声进行滤波。
图5是示例图,示出根据本文的实施例的组装件中的功率管理。
如图所示,开关控制电路140以如上所述生成电压Vcc1类似的方式生成控制信号532。然而,在该示例实施例中,管芯110-2包含由开关控制电路140控制的开关S3。例如,第一导电链接(诸如导电链接170-1)从管芯110-1延伸到管芯110-2。导电链接170-1将从管芯110-1中的电感元件130-2输出的电压Vcc2输送至设置在管芯110-2中的开关组件S3。
导电链接570-1从管芯110-1中的开关控制电路140延伸至管芯110-2。在一个非限制性示例实施例中,开关控制电路140产生控制信号来控制开关S3,独立于被用于控制开关S1和S2的控制信号。导电链接570-1将由开关控制电路140生成的开关控制信号输送至开关组件S3。经由产生的控制信号,开关控制电路140控制开关组件S3的状态和电压Vcc2的大小。
在一个实施例中,开关控制电路140在实质上与开关S1被控制为断开状态相同的时间控制开关S2和S3为接通状态。开关控制电路140在实质上与开关S1被控制为接通状态相同的时间控制开关S2和S3为断开状态。
图6是示例图,示出根据本文的实施例的组装件中的功率管理。
在该示例实施例中,管芯110-1包含电感元件630-1、电感元件630-2和电感元件630-3。在如上所述的方式中,开关控制电路140控制开关S1和S2的状态,来从电压Vin生成电压Vcc1。
电感元件630-2和电感元件630-3的串联连接磁耦接至电感元件630-1,如图所示。在控制开关S1和S2的操作来生成输出电压Vcc1的期间,电感元件630-2和630-3生成相应的电压Vcc2和Vcc3来对相应的管芯110-2和110-3提供功率,如图所示。
图7是示例图,示出根据本文的实施例的组装件中的功率管理。
如上所述的实施例示出执行开环控制的方式来产生一个或多个电压。依据替代实施例,可以期望基于反馈来生成一个或多个电压Vcc1、Vcc2、Vcc3等。
例如,在一个实施例中,开关控制电路140包含监控电路740。由其名字可知,监控电路740监控在反馈路径750-1中接收的电压Vcc1的大小。基于反馈,开关控制电路140控制对流经第一电感元件130-1(由Vin供应)的电流的开关,来在期望的电压范围内生成电压Vcc1。
在其他实施例中,监控电路740可以被配置为监控在反馈路径750-2中接收的电压Vcc2的大小。基于反馈,开关控制电路140控制对流经电感元件130-2(由Vcc1供应)的电流的开关,来在期望的电压范围内生成电压Vcc2。
如上所述,如果需要的话,二极管D11可以被更换为开关,诸如开关S3。在这样的实施例中,开关控制电路140可以独立于控制开关S3来对开关S1和S2进行控制,以在期望的范围内生成Vcc1和Vcc2。
图8是用于实现根据本文的实施例的功率管理的计算机系统的示例框图。
计算机系统850可以被配置为关于开关控制电路140执行任何操作。
如图所示,本示例的计算机系统850可以包含互连811,其耦接可以存储并取回数字信息的计算机可读存储介质812,诸如物理非暂时性类型的介质(即任何类型的物理硬件存储介质);处理器813(即,一个或多个处理器设备或者计算机处理器硬件);I/O接口814;通信接口817等。
计算机可读存储介质812可以是任何物理或者有形硬件存储设备,诸如存储器、光学存储设备、硬盘驱动器、软盘等。在一个实施例中,计算机可读存储介质812(例如计算机可读硬件存储设备)存储指令和/或数据。
在一个实施例中,通信接口817使计算机系统850和相应的处理器813(计算机处理器硬件)能够通过资源(诸如网络190)通信,以从远程源取回信息并与其他计算机通信。I/O接口814使计算机系统850能够接收反馈和/或输出控制信号来如上所述控制开关。
如图所示,计算机可读存储介质812编码有由处理器813执行的开关控制应用140-1(例如软件、固件等)。开关控制应用140-1可以被配置为包含实现本文所述的任何操作的指令。
在一个实施例的操作期间,处理器813经由使用互连811来访问计算机可读存储介质812,以启动、运行、执行、解释或完成存储在计算机可读存储介质812上的开关控制应用140-1中的指令。
执行开关控制应用140-1生成处理器813中的处理功能,诸如开关控制处理140-2。换言之,与处理器813相关联的开关控制处理140-2代表在计算机系统850中的处理器813内或其上执行开关控制应用140-1的一个或多个方面。
本领域的技术人员可以理解计算机系统850可以包含其他处理和/或软件和硬件组件(诸如控制硬件资源、软件资源等的分配和使用的操作系统),来执行开关控制应用140-1。
依据不同实施例,要注意的是计算机系统850可以是任何各种类型的设备,包含但是不限于移动计算机、个人计算机系统、无线设备、基站、电话设备、桌面计算机、膝上型计算机、笔记本、上网本计算机、大型计算机系统、手持型计算机、工作站、网络计算机、应用服务器、存储设备、消费电子产品设备,诸如照相机、摄像机、机顶盒、移动设备、视频游戏主机、手持视频游戏设备、外围设备,诸如开关、调制解调器、路由器、或者一般而言任何类型的计算或者电子设备。
现在将经由图9的流程图讨论由不同资源支持的功能。要注意的是,下文流程图中的处理可以以任何适当的顺序执行。
图9是流程图900,示出根据实施例的示例方法。要注意的是,关于如上所述的概念,将会有一些重叠。
在处理框910中,功率管理电路142接收输入电压Vin。
在处理框920中,功率管理电路142控制流经第一电感元件130-1的电流,来从输入电压生成第一电压Vcc1。产生的第一电压Vcc1对第一管芯110-1上的电路(诸如存储单元150-1)提供功率。
在处理框930中,功率管理电路142经由从第一电压Vcc1供应的流经第二电感元件130-2的电流导出第二电压Vcc2。
在处理框940中,功率管理电路142将第二电压Vcc2输送至组装件100中的第二管芯110-2。产生的第二电压Vcc2对第二管芯110-2中的电路(诸如存储单元150-3)提供功率。
图10是示例图,示出根据本文的实施例的相应的计算机系统中的一个或多个组装件的使用。
如图所示,计算机系统1100可以包含主机处理器资源1120和存储器系统1050。主机处理器资源1120可以是或者包含计算机处理器硬件,诸如一个或多个处理器设备。通过非限制性示例,计算机系统1100可以是任何适当的类型的资源,诸如个人计算机、蜂窝电话、移动设备、照相机等,其使用存储器系统1050来存储数据。
在一个实施例中,存储器系统1050包含一个或多个数据存储组装件,诸如组装件100、组装件101、组装件102等,来存储相应的数据。如上所述,如果需要的话,组装件可以被配置为不同类型的功能。
主机处理器资源1120能经由接口1011访问存储器系统1050。接口1011可以是能够进行数据传输的任何适当的链接。例如,接口1011可以是支持数据传输的任何适当类型的通信链路。通过非限制性示例,通信链路可以是SCSI(小计算机系统接口)、SAS(串行连接SCSI)、SATA(串行高级技术附件)、USB(通用串行总线)、PCIE(快速外围组件互连)总线等。
经由接口1011,计算机系统1100的主机处理器资源1120可以从存储器系统1050取回数据,并在存储器系统1050中存储数据。
在一个实施例中,检验站1100包含主机处理器资源1120(诸如主机计算机处理器硬件),配置为管理存储在组装件100中的对应的数据的设定,组装件100包含管芯110-1的存储单元150-1和管芯110-2的存储单元150-2。
作为示例,假定主机处理器资源1120接收请求来执行由来自操作计算机系统1100的用户的输入105指明的相应的功能。主机处理器资源1120执行功能,其可以包含将请求通过接口1011传输至数据管理逻辑1040,以在指明的逻辑地址处取回数据。除了执行其他功能外,数据管理逻辑140可以被配置为将接收的访问请求的逻辑地址映射到存储器系统1050中的适当的物理地址,并从一个或者更多数据存储组装件取回数据。在从存储器系统1050(和一个或多个组装件100、101、102……)取回适当的数据之后,数据管理逻辑140将取回的数据传输至满足对数据的请求的主机处理器资源1120。
在一个非限制示例实施例中,主机处理器资源1120根据从数据管理逻辑1040接收的数据,在显示屏1030上启动图像的显示。在一个实施例中,检验站100包含显示屏1030,在其上至少部分基于组装件100的管芯110-1和/或管芯110-2中存储的对应的数据来渲染图像。
作为其他示例,要注意的是,主机处理器资源1120可以接收请求来执行由来自用户的输入105指明的相应的功能。主机处理器资源1120执行功能并与数据管理逻辑1040通信,来在由主机处理器资源1120指明的逻辑地址处存储数据。响应于接收该请求,数据管理逻辑1040将逻辑地址映射至适当的物理地址,并将接收的数据存储在一个或多个组装件100、101、102等中的对应的位置。
如上所述,每个组装件可以包含多个管芯。不同内部产生的电压(诸如电压Vcc1、Vcc2、Vcc3等)可以由每个相应的存储器管芯使用,来执行适当的数据管理操作。
公开的示例实施例的不同排列
如本文所述的第一示例实施例包含装置。该装置包括开关控制电路、第一电感元件和第二电感元件。开关控制电路设置在装置的第一管芯中。开关控制电路控制流经第一电感元件的电流,来生成第一电压。第二电感元件耦接用于接收第一电压并生成第二电压。装置中的第二电压对第二管芯提供功率。
第一示例实施例可以与任何一个或多个下面的特征一起实现,来生成以下更进一步的实施例:
依据一个实施例,第一电压对第一管芯提供功率。
在一个实施例中,第一电感元件磁耦接至第二电感元件。
依据另一个实施例,第一电感元件和第二电感元件设置在第一管芯上。第二电压的大小大于第一电压的大小。
依据进一步的实施例,第二管芯堆叠在第一管芯上。第二电压的大小大于第一电压的大小。
在又一个实施例中,第一管芯包含一组存储单元;第一管芯中的该组存储单元存储第一数据。第二管芯包含一组存储单元。第二管芯中的该组存储单元存储第二数据。
依据另一个实施例,第一电感元件和第二电感元件设置在第一管芯中。
在更进一步的实施例中,第一管芯和第二管芯设置在垂直堆叠中,其中,第一管芯的平面实质上接触第二管芯的平面。导电链接从第一管芯延伸到第二管芯。导电链接将第二电压从第二电感元件输送至设置在第二管芯中的二极管。
依据进一步的实施例,导电链接将第二电压从第二电感元件的输出节点输送到二极管的阳极。
在更进一步的实施例中,第一电感元件的第一节点耦接至输入电压;输入电压提供流经第一电感元件的电流。第一电压的大小大于输入电压的大小。
该装置还可以包含主体衬底。第一管芯和第二管芯可以在主体衬底的面上被彼此相邻地设置。导电链接在主体衬底的面上从第一管芯延伸到第二管芯。导电链接将第二电压从第二电感元件输送至设置在第二管芯中的二极管。
在一个实施例中,第一电感元件和第二电感元件设置在主体衬底上。
依据更进一步的实施例,第一管芯是第一DRAM(动态随机存取存储器)设备。第二管芯是第二DRAM(动态随机存取存储器)设备。
在其他实施例中,第二电压的大小大于第一电压的大小。第一管芯包含依据第一制造技术制造的第一组半导体组件。第一组中的半导体组件能容忍应用第一最大阈值电压。第二管芯包含第二组半导体组件。可以依据第二制造技术制造第二组半导体组件。第二组中的半导体组件能容忍应用第二最大阈值电压。第一电压的大小小于第一最大阈值电压。第二电压的大小大于第一最大阈值电压。第二电压的大小小于第二最大阈值电压。
在另一个实施例中,第一组中的半导体组件与第二电压电隔离,以防止损伤第一组中的半导体组件。第一电压被用于执行关于第一管芯中的存储单元的存储操作。第二电压被用于执行关于第二管芯中的存储单元的存储操作。
在更进一步的实施例中,装置包含从第一管芯延伸到第二管芯的第一导电链接。第一导电链接将第二电压从第一管芯输送至设置在第二管芯中的开关组件。第二导电链接从第一管芯延伸到第二管芯。第二导电链接将由开关控制电路生成的开关控制信号输送至开关组件。开关控制信号控制开关组件的状态。
装置还可以包含监控电路。监控电路监控第一电压的大小作为反馈。开关控制电路控制对流经第一电感元件的电流的开关,以在期望的电压范围内生成第一电压。
依据另一个实施例,装置可以包含监控电路,其配置为监控第二电压的大小作为反馈。开关控制电路控制对流经第二电感元件的电流的开关,以在期望的电压范围内生成第二电压。
在一个实施例中,装置包含由开关电路控制的开关。开关可以设置在第一电感元件和第二电感元件之间。开关提供第一电压来对第一管芯提供功率。第二电感元件接收第一电压,并生成第二电压,其对第二管芯提供功率。
计算机系统可以被配置为包含装置。这样的计算机系统可以被配置为包含主机计算机处理器硬件,其配置为管理在第一管芯的存储单元和第二管芯中的存储单元中存储的对应的数据的设定。
如本文所述的计算机系统可以包含显示屏,其上至少部分基于组装件的第一管芯和第二管芯中存储的对应的数据来渲染图像。
如本文所述的第二示例实施例包含用于管理组装件中的功率的方法,该方法可以包含:接收输入电压;经由设置在第一管芯上的开关电路来控制流经第一电感元件的电流,以从输入电压生成第一电压;经由从第一电压供应的流经第二电感元件的电流导出第二电压;以及将第二电压输送至第二管芯,第二电压对第二管芯中的电路提供功率。
第二示例方法实施例可以与任何一个或多个下面的特征一起实现,来生成以下更进一步的实施例:
依据一个实施例,第一电压对第一管芯提供功率。
在一个实施例中,该方法还包含生成大于第一电压的大小的第二电压。
依据另一个方法实施例,第一电感元件和第二电感元件被设置在第一管芯中。
依据另一个方法实施例,第一管芯和第二管芯被设置在垂直堆叠中,其中,第一管芯的平面接触第二管芯的平面。一个方法实施例还包括:在从第一管芯延伸到第二管芯的导电链接上输送第二电压,导电链接将第二电压从第二电感元件输送至设置在第二管芯中的二极管。
依据另一个方法实施例,该方法实施例还包括:接收输入电压,所述输入电压是流经第一电感元件的电流的源;以及生成大小大于输入电压的大小的第二电压。
依据另一个方法实施例,第一组中的半导体组件与第二电压电隔离,以防止损伤第一组中的半导体组件。该方法实施例还包括:利用第一电压来执行关于第一管芯中的存储单元的存储操作;以及利用第二电压来执行关于第二管芯中的存储单元的存储操作。
依据另一个实施例,该方法实施例可以包含:将第二电压从第一管芯输送至设置在第二管芯中的开关组件;以及将开关控制信号输送至开关组件,所述开关控制信号控制开关组件的状态。
依据另一个方法实施例,该方法实施例可以包含:监控第一电压的大小;以及基于第一电压的大小,控制对流经第一电感元件的电流的开关,以在期望的电压范围内生成第一电压。
依据另一个方法实施例,该方法实施例还可以包含:监控第二电压的大小;以及基于第二电压的大小,控制对流经第二电感元件的电流的开关,以在期望的电压范围内生成第二电压。
如本文所述的第三示例实施例包含计算机可读存储硬件(例如计算机可读存储介质),其具有存储在其上的指令,当由计算机处理器硬件执行时,所述指令使计算机处理器硬件执行如下操作:经由设置在第一管芯上的开关电路来控制流经第一电感元件的电流,以从输入电压生成第一电压;以及基于控制从第一电压供应的流经第二电感元件的电流,从第一电压导出第二电压,导电链接将第二电压输送至第二管芯,第二电压对第二管芯中的电路提供功率。
第三示例实施例可以与任何一个或多个下面的特征一起实现,来生成以下更进一步的实施例:
依据一个实施例,第一电压对第一管芯上的电路提供功率。
在一个实施例中,计算机可读存储硬件包含指令,其还使计算机处理器硬件执行生成大于第一电压的大小的第二电压的操作。
依据另一个实施例,计算机可读存储硬件包含指令,其还使计算机处理器硬件执行如下操作:接收输入电压;以及生成大小大于输入电压的大小的第一电压,输入电压是流经第一电感元件的电流的源。
在又一实施例中,计算机可读存储硬件包含指令,其还使计算机处理器硬件执行如下操作:监控第一电压的大小;以及基于第一电压的大小,控制对流经第一电感元件的电流的开关,以在期望的电压范围内生成第一电压。
在更进一步的实施例中,计算机可读存储硬件可以包含进一步的指令,其使计算机处理器硬件执行如下操作:监控第二电压的大小;以及基于第二电压的大小,控制对流经第二电感元件的电流的开关,以在期望的电压范围内生成第二电压。
如本文所述的第四示例实施例包含功率管理,包括:用于接收输入电压的模块;用于经由设置在第一管芯上的开关电路来控制流经第一电感元件的电流,以从输入电压生成第一电压的模块;用于经由从第一电压供应的流经第二电感元件的电流导出第二电压的模块;以及用于将第二电压输送至第二管芯的模块,第二电压对第二管芯中的电路提供功率。
第四示例实施例可以与任何一个或多个下面的特征一起实现,来生成以下更进一步的实施例:
依据一个实施例,第一电压对第一管芯上的电路提供功率。
在一个实施例中,功率管理器包含用于生成大于第一电压的大小的第二电压的模块。
依据另一个实施例,第一电感元件和第二电感元件设置在第一管芯中。
依据又一个实施例,第一管芯和第二管芯设置在垂直堆叠中,其中,第一管芯的平面接触第二管芯的平面。该功率管理器还包括:用于在从第一管芯延伸到第二管芯的导电链接上输送第二电压的模块,其中导电链接将第二电压从第二电感元件输送至设置在第二管芯中的二极管。
在更进一步的实施例中,该功率管理器包括:用于接收输入电压的模块,所述输入电压是流经第一电感元件的电流的源;以及用于生成大小大于输入电压的大小的第二电压的模块。
在更进一步的实施例中,第一组中的半导体组件与第二电压电隔离,以防止损伤第一组中的半导体组件。该功率管理器还可以包括:用于利用第一电压来执行关于第一管芯中的存储单元的存储操作的模块;以及用于利用第二电压来执行关于第二管芯中的存储单元的存储操作的模块。
依据进一步的实施例,该功率管理器可以包含:用于将第二电压从第一管芯输送至设置在第二管芯中的开关组件的模块;以及用于将开关控制信号输送至开关组件的模块,所述开关控制信号控制开关组件的状态。
在一个实施例中,功率管理器包含:用于监控第一电压的大小的模块;以及用于基于第一电压的大小,控制对流经第一电感元件的电流的开关,以在期望的电压范围内生成第一电压的模块。
在更进一步的实施例中,该功率管理器包括:用于监控第二电压的大小的模块;以及用于基于第二电压的大小,控制对流经第二电感元件的电流的开关,以在期望的电压范围内生成第二电压的模块。
本文实施例的潜在优点:
本文的一个实施例支持的概念是在组装件内只具有一个集中式功率产生单元。这使得能够进行或者至少便于有效的功率管理控制,像电压频率调整、光模式控制、低功率状态的控制等。
依据另一个实施例,可以在异构多设备系统内由功率和/或区域最有效的技术实现如本文所述的功率产生,而不会被严格的最大额定电压限制。专用的功率管理电路可以是分开的设备而且是逻辑处理内的一部分。后者的实施例受益于具有相同管芯上的管理控制。
依据另一个实施例,提出的概念支持的想法是从异构堆叠内的功能单元中将功率管理解耦。特定堆叠的设备将只包括专用的功能(例如DRAM、非易失性存储器、RF、传感器),其总是可以由最适当的处理技术实现。
依据另一个实施例,功率管理电路产生多设备系统内部的所有要求的电压,减少到平台的供应互连的数量以及平台上的设备的数量。如上所述,产生区域和成本优点。
依据这样的实施例,多设备系统中的更高电压的产生和分布减小了系统内供应凸块(bump)和互连(例如TSV)的数量,因为其由供应电流的量确定,这随着电压增加而减小。
如本文所述的任何资源可以包含一个或多个计算机化的设备、计算机系统、服务器、基站、无线通信装置、通信管理系统、工作站、手持或者膝上型计算机等,来执行和/或支持本文公开的任何或者所有方法操作。换言之,一个或多个计算机化的设备或者处理器可以被编程和/或配置为根据本文的解释来操作,以执行本发明的不同实施例。
本文的其他实施例包含软件程序、固件、逻辑等,来执行本文公开的操作。一个这样的实施例包括计算机程序产品,包含非暂时性计算机可读存储介质(即任何计算机可读硬件存储介质)其上编码有软件指令用于接下来的执行。当在具有一个或多个处理器的计算机化的设备中执行时,指令编程和/或使处理器执行本文公开的操作。这样的布置可以被提供为软件、固件、代码、指令、数据(例如数据结构)等,布置或编码在非暂时性计算机可读存储介质(诸如光学介质(例如CDROM)、软盘、硬盘、存储器等)或者其他介质(诸如一个或多个ROM、RAM、PROM中的固件或者短代码等)中,或者作为特定应用集成管芯(ASIC)中的逻辑等。软件或者固件或者其他这样的配置可以安装在计算机化的设备上,使计算机化的设备执行本文解释的技术。
相应地,本文的实施例针对支持如本文所述的操作的装置、方法、系统、计算机程序产品等。
要注意的是,如本文所述的任何处理可以以任何适当的顺序来执行。
要理解的是,如本文所述的计算机可读存储介质等上的装置、系统、方法、装置、指令还可以严格实施作为软件程序、固件、软件、硬件和/或固件的混合,或者只作为硬件,诸如在处理器设备内、在操作系统内或者在软件应用程序内等。
另外,要注意的是,尽管本文的每个不同特征、技术、配置等可能在本公开的不同处进行讨论,但意图为,在适当时,每个概念可以可选地独立于彼此或者彼此互相组合来执行。公开的特征的任何排列是可能的。相应地,如本文说明的一个或多个实施例可以以很多不同的方式实施并观看。
此外注意的是,本文的技术适合使用于包含组装件的系统。然而,应该注意的是本文的实施例不限于使用于这样的应用,并且本文说明的技术也适合其他应用。
已参考优选的实施例具体示出并说明了细节,但本领域的技术人员可以理解的是对形式和细节可以做出各种改变,而没有脱离由所附的权利要求限定的本申请的精神和范围。这样的变化旨在覆盖本申请的范围。这样,本申请的实施例的上述说明不意图是限制性的。相反,任何对本文的实施例的限制呈现在所附的权利要求中。

Claims (25)

1.一种装置,包括:
第一电感元件和第二电感元件;
多个管芯;
开关控制电路,所述开关控制电路设置在所述装置的第一管芯中,所述开关控制电路控制流经第一电感元件的电流,以生成第一电压;以及
所述第二电感元件被耦接以接收所述第一电压并生成第二电压,所述第二电压对所述装置中的第二管芯提供功率。
2.如权利要求1所述的装置,其中,所述第一电感元件磁耦接至所述第二电感元件。
3.如权利要求1或2所述的装置,其中,所述第一电压对所述第一管芯提供功率;
其中,所述第一电感元件和所述第二电感元件设置在所述第一管芯上;以及
其中,所述第二电压的大小大于所述第一电压的大小。
4.如权利要求2所述的装置,其中,所述第二管芯堆叠在所述第一管芯上;以及
其中,所述第二电压的大小大于所述第一电压的大小。
5.如权利要求1或4所述的装置,其中,所述第一管芯包含一组存储单元,所述第一管芯中的所述一组存储单元存储第一数据;以及
其中,所述第二管芯包含一组存储单元,所述第二管芯中的所述一组存储单元存储第二数据。
6.如权利要求1或4所述的装置,其中,所述第一电感元件和所述第二电感元件设置在所述第一管芯中。
7.如权利要求1所述的装置,其中,所述第一管芯和所述第二管芯设置在垂直存储器堆叠中,其中,所述第一管芯的平面实质上接触所述第二管芯的平面,所述装置还包括:
导电链接,其从所述第一管芯延伸到所述第二管芯,所述导电链接将所述第二电压从所述第二电感元件输送至设置在所述第二管芯中的二极管。
8.如权利要求7所述的装置,其中,所述导电链接将所述第二电压从所述第二电感元件的输出节点输送到所述二极管的阳极。
9.如权利要求1所述的装置,其中,所述第一电感元件的第一节点耦接至输入电压,所述输入电压提供流经所述第一电感元件的电流;以及
其中,所述第一电压的大小大于所述输入电压的大小。
10.如权利要求1或9所述的装置,还包括:
主体衬底,所述第一管芯和所述第二管芯在所述主体衬底的面上彼此相邻地设置;以及
导电链接,其在所述主体衬底的面上从所述第一管芯延伸到所述第二管芯,所述导电链接将所述第二电压从所述第二电感元件输送至设置在所述第二管芯中的二极管。
11.如权利要求10所述的装置,其中,所述第一电感元件和所述第二电感元件设置在所述主体衬底上。
12.如权利要求1所述的装置,其中,所述第一管芯是第一DRAM(动态随机存取存储器)设备;以及
其中,所述第二管芯是第二DRAM(动态随机存取存储器)设备。
13.如权利要求1所述的装置,其中,所述第二电压的大小大于所述第一电压的大小;
其中,所述第一管芯包含第一组半导体组件,所述第一组半导体组件依据第一制造技术被制造,所述第一组半导体组件中的半导体组件能容忍应用第一最大阈值电压;
其中,所述第二管芯包含第二组半导体组件,所述第二组半导体组件依据第二制造技术被制造,所述第二组半导体组件中的半导体组件能容忍应用第二最大阈值电压;
其中,所述第一电压的大小小于所述第一最大阈值电压;
其中,所述第二电压的大小大于所述第一最大阈值电压;以及
其中,所述第二电压的大小小于所述第二最大阈值电压。
14.如权利要求13所述的装置,其中,所述第一组半导体组件中的半导体组件与所述第二电压电隔离,以防止损伤所述第一组半导体组件中的半导体组件;
其中,所述第一电压被用于执行关于所述第一管芯中的存储单元的存储器存储操作;以及
其中,所述第二电压被用于执行关于所述第二管芯中的存储单元的存储器存储操作。
15.如权利要求1或13或14所述的装置,还包括:
第一导电链接,其从所述第一管芯延伸到所述第二管芯,所述第一导电链接将所述第二电压从所述第一管芯输送至设置在所述第二管芯中的开关组件;以及
第二导电链接,其从所述第一管芯延伸到所述第二管芯,所述第二导电链接将由所述开关控制电路生成的开关控制信号输送至所述开关组件,所述开关控制信号控制所述开关组件的状态。
16.如权利要求1所述的装置,还包括:
监控电路,所述监控电路监控所述第一电压的大小作为反馈;以及
开关控制电路,其控制对流经所述第一电感元件的电流的开关,以在期望的电压范围内生成所述第一电压。
17.如权利要求1所述的装置,还包括:
监控电路,所述监控电路监控所述第二电压的大小作为反馈;以及
开关控制电路,其控制对流经所述第二电感元件的电流的开关,以在期望的电压范围内生成所述第二电压。
18.如权利要求1所述的装置,还包括:
开关,其由所述开关电路控制,所述开关设置在所述第一电感元件和所述第二电感元件之间,所述开关提供所述第一电压来对所述第一管芯提供功率,所述第二电感元件接收所述第一电压并生成所述第二电压来对所述第二管芯提供功率。
19.一种计算机系统,包含权利要求1中的装置,所述计算机系统还包括:
主机计算机处理器硬件,其配置为管理存储在所述第一管芯的存储单元和所述第二管芯的存储单元中的对应的数据的设定。
20.如权利要求19所述的计算机系统,还包括:
显示屏,在其上至少部分基于在所述装置中存储的所述对应的数据来渲染图像。
21.一种方法,包括:
接收输入电压;
经由设置在组装件的第一管芯上的开关电路来控制流经第一电感元件的电流,以从所述输入电压生成第一电压;
经由从所述第一电压供应的流经第二电感元件的电流导出第二电压;以及
将所述第二电压输送至所述组装件中的第二管芯,所述第二电压对所述第二管芯中的电路提供功率。
22.如权利要求21所述的方法,还包括:
生成大于所述第一电压的大小的所述第二电压。
23.如权利要求21或22所述的方法,其中,所述第一电感元件和所述第二电感元件设置在第一管芯中。
24.如权利要求21或22所述的方法,其中,第一管芯和所述第二管芯设置在垂直存储器堆叠中,其中,所述第一管芯的平面接触所述第二管芯的平面,所述方法还包括:
在从所述第一管芯延伸到所述第二管芯的导电链接上输送所述第二电压,所述导电链接将所述第二电压从所述第二电感元件输送至设置在所述第二管芯中的二极管。
25.如权利要求21所述的方法,还包括:
接收输入电压,所述输入电压是流经所述第一电感元件的电流的源;以及
生成大小大于所述输入电压的大小的所述第二电压。
CN201480030419.XA 2013-06-26 2014-06-18 多管芯组装件中的功率管理 Expired - Fee Related CN105264743B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/927,227 2013-06-26
US13/927,227 US9391453B2 (en) 2013-06-26 2013-06-26 Power management in multi-die assemblies
PCT/US2014/042830 WO2014209693A1 (en) 2013-06-26 2014-06-18 Power management in multi-die assemblies

Publications (2)

Publication Number Publication Date
CN105264743A true CN105264743A (zh) 2016-01-20
CN105264743B CN105264743B (zh) 2018-11-16

Family

ID=52115475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480030419.XA Expired - Fee Related CN105264743B (zh) 2013-06-26 2014-06-18 多管芯组装件中的功率管理

Country Status (8)

Country Link
US (2) US9391453B2 (zh)
EP (1) EP3014742B1 (zh)
JP (2) JP6195985B2 (zh)
KR (1) KR101860624B1 (zh)
CN (1) CN105264743B (zh)
BR (1) BR112015029869B1 (zh)
RU (1) RU2639302C2 (zh)
WO (1) WO2014209693A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116547634A (zh) * 2020-12-02 2023-08-04 美光科技公司 存储器装置的电源管理

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230940B2 (en) * 2013-09-13 2016-01-05 Globalfoundries Inc. Three-dimensional chip stack for self-powered integrated circuit
US9298201B2 (en) * 2013-12-18 2016-03-29 International Business Machines Corporation Power delivery to three-dimensional chips
US9875787B2 (en) 2015-12-08 2018-01-23 Rambus Inc. Reduced transport energy in a memory system
KR101816242B1 (ko) 2016-02-12 2018-01-08 주식회사 맵스 무선통신장치를 보호하기 위한 장치 및 이를 포함하는 무선통신장치
WO2017138691A1 (ko) * 2016-02-12 2017-08-17 주식회사 맵스 무선통신장치를 보호하기 위한 장치 및 이를 포함하는 무선통신장치
KR102482896B1 (ko) 2017-12-28 2022-12-30 삼성전자주식회사 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치
US10446254B1 (en) * 2018-05-03 2019-10-15 Western Digital Technologies, Inc. Method for maximizing power efficiency in memory interface block
US11710720B2 (en) 2018-06-28 2023-07-25 Intel Corporation Integrated multi-die partitioned voltage regulator
CN111355309B (zh) * 2020-03-12 2022-04-22 宁波大学 一种基于硅通孔电感器的无线功率传输电路
US11561597B2 (en) * 2020-12-02 2023-01-24 Micron Technology, Inc. Memory device power management
JP2022144032A (ja) 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置
US11721385B2 (en) * 2021-08-12 2023-08-08 Micron Technology, Inc. Dynamic power distribution for stacked memory
WO2023223126A1 (ja) * 2022-05-16 2023-11-23 株式会社半導体エネルギー研究所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900764A (en) * 1994-12-14 1999-05-04 Micron Technology, Inc. Efficient Vccp supply with regulation for voltage control
US20110109382A1 (en) * 2009-11-12 2011-05-12 Hynix Semiconductor Inc. Semiconductor apparatus
US20110121811A1 (en) * 2009-11-23 2011-05-26 International Business Machines Corporation Power delivery in a heterogeneous 3-d stacked apparatus
CN102187400A (zh) * 2008-10-20 2011-09-14 国立大学法人东京大学 集成电路装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01218052A (ja) * 1988-02-26 1989-08-31 Nec Corp Lsiパッケージ
US6694438B1 (en) * 1999-07-02 2004-02-17 Advanced Energy Industries, Inc. System for controlling the delivery of power to DC computer components
US6545450B1 (en) 1999-07-02 2003-04-08 Advanced Energy Industries, Inc. Multiple power converter system using combining transformers
US6975098B2 (en) * 2002-01-31 2005-12-13 Vlt, Inc. Factorized power architecture with point of load sine amplitude converters
JP4230997B2 (ja) * 2002-08-09 2009-02-25 株式会社ルネサステクノロジ 半導体装置およびそれを用いたメモリカード
JP2004096921A (ja) * 2002-09-02 2004-03-25 Chinon Ind Inc 電源装置およびカメラ
JP3427935B1 (ja) * 2002-10-11 2003-07-22 ローム株式会社 スイッチング電源装置
JP2004274935A (ja) * 2003-03-11 2004-09-30 Denso Corp 多出力dcチョッパ回路
JP2007116013A (ja) 2005-10-24 2007-05-10 Renesas Technology Corp 半導体装置及びそれを用いた電源装置
US8120958B2 (en) * 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
RU2398279C2 (ru) * 2008-05-15 2010-08-27 Владимир Васильевич Леонтьев Устройство накопления и обработки информации (унои)
WO2010075447A1 (en) 2008-12-26 2010-07-01 Megica Corporation Chip packages with power management integrated circuits and related techniques
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
KR101212722B1 (ko) 2010-02-26 2013-01-09 에스케이하이닉스 주식회사 멀티 칩 패키지
US8654548B2 (en) * 2010-12-06 2014-02-18 Semtech Corporation Flyback primary side output voltage sensing system and method
US9160346B2 (en) 2011-03-15 2015-10-13 Rambus Inc. Area and power efficient clock generation
KR20120108474A (ko) * 2011-03-24 2012-10-05 에스케이하이닉스 주식회사 반도체 장치
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US8913443B2 (en) * 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
DE112011106009T5 (de) * 2011-12-23 2014-12-18 Intel Corp. Getrennte Mikrokanal-Spannungsdomänen in Stapelspeicherarchitektur
US9229466B2 (en) * 2011-12-31 2016-01-05 Intel Corporation Fully integrated voltage regulators for multi-stack integrated circuit architectures
US8964412B2 (en) * 2012-10-31 2015-02-24 Power Integrations, Inc. Split current mirror line sensing
US9208982B2 (en) * 2012-12-03 2015-12-08 Broadcom Corporation Systems and methods for distributing power to integrated circuit dies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900764A (en) * 1994-12-14 1999-05-04 Micron Technology, Inc. Efficient Vccp supply with regulation for voltage control
CN102187400A (zh) * 2008-10-20 2011-09-14 国立大学法人东京大学 集成电路装置
US20110109382A1 (en) * 2009-11-12 2011-05-12 Hynix Semiconductor Inc. Semiconductor apparatus
US20110121811A1 (en) * 2009-11-23 2011-05-26 International Business Machines Corporation Power delivery in a heterogeneous 3-d stacked apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116547634A (zh) * 2020-12-02 2023-08-04 美光科技公司 存储器装置的电源管理

Also Published As

Publication number Publication date
RU2639302C2 (ru) 2017-12-21
EP3014742B1 (en) 2020-08-05
JP2018032855A (ja) 2018-03-01
EP3014742A1 (en) 2016-05-04
JP6430600B2 (ja) 2018-11-28
KR101860624B1 (ko) 2018-05-23
JP6195985B2 (ja) 2017-09-13
KR20150138349A (ko) 2015-12-09
US20170011779A1 (en) 2017-01-12
WO2014209693A1 (en) 2014-12-31
US20150003181A1 (en) 2015-01-01
RU2015150798A (ru) 2017-05-31
JP2016528719A (ja) 2016-09-15
BR112015029869A2 (pt) 2017-07-25
US9391453B2 (en) 2016-07-12
US10079489B2 (en) 2018-09-18
BR112015029869B1 (pt) 2022-05-31
CN105264743B (zh) 2018-11-16
EP3014742A4 (en) 2017-03-22

Similar Documents

Publication Publication Date Title
CN105264743A (zh) 多管芯组装件中的功率管理
CN102934227B (zh) 包括具有嵌入式无源装置的集成电压调节器的堆叠式ic
KR102429349B1 (ko) 재구성 가능한 딕슨 스타 스위치드 커패시터 전압 조정기를 위한 장치, 시스템 및 방법
JP4030876B2 (ja) メモリシステムにおける供給電圧の発生および分配の方法およびシステム
US11437910B2 (en) Power module
US9396429B2 (en) Semiconductor memory device including wireless antenna
KR20130133014A (ko) 3차원 집적회로 스택을 위한 에너지 효율적인 전력 분배
CN110165890B (zh) 使用单个电感元件执行降压-升压转换的电子电路
JPWO2004025730A1 (ja) 半導体装置およびそれを用いたメモリカード
KR20170137806A (ko) 비대칭형 스위칭 커패시터 레귤레이터
US20090160421A1 (en) Multi-regulator power delivery system for ASIC cores
US11353900B2 (en) Integrated cross-domain power transfer voltage regulators
US8937404B1 (en) Data storage device comprising dual mode independent/parallel voltage regulators
US11380652B2 (en) Multi-level distributed clamps
US10332568B2 (en) Memory apparatus and memory module including a power management integrated circuit
US11502071B2 (en) Semiconductor device having voltage regulators embedded in layered package
CN101904081A (zh) 用于专用集成电路核的多调压器电源递送系统
US20130027899A1 (en) Embedded passive integration
US10719109B2 (en) Noise mitigation apparatus and method with positively and negatively coupled inductors
CN111399613B (zh) 一种存储装置以及电子设备
CN115116499A (zh) 半导体存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181116

Termination date: 20210618