KR20150138349A - 멀티-다이 어셈블리에서의 전력 관리 - Google Patents
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Abstract
이종 디바이스와 같은 장치는 적어도 제1 다이와 제2 다이를 포함한다. 장치는 또한 제1 유도 소자, 제2 유도 소자 및 스위치 제어 회로를 포함한다. 스위치 제어 회로는 제1 다이에 배치된다. 스위치 제어 회로는 제1 전압을 생성하기 위해 제1 유도 소자를 통해 전류를 제어한다. 제1 전압은 제1 다이에 전력을 공급한다. 제2 유도 소자는 제1 유도 소자에 결합된다. 제2 유도 소자는 제2 다이에 전력을 공급하기 위해 제2 전압을 생성한다. 제1 다이와 제2 다이는 상이한 기술들에 따라 제조될 수 있으며 제1 다이와 제2 다이는 상이한 최대 전압들에 견딜 수 있다. 제1 전압의 크기는 제2 전압의 크기보다 더 클 수 있다.
Description
본 개시의 실시예들은 일반적으로 멀티-다이 어셈블리에서의 전력 관리에 관한 것이다.
각각의 호스트 기판상의 공간을 절약하기 위해, 다수의 집적 회로 또는 다이는 서로의 상부에 다이들을 수직적으로 적층함으로써 단일의 멀티-다이 어셈블리를 생성하기 위해 결합될 수 있다. 그러한 예에서, 호스트 기판으로부터 수신된 전압은 일반적으로 멀티-다이 어셈블리에서 각 다이에 전력을 공급한다
소정 예들에서, 스택에서 각각의 다이에 전력을 공급하는데 필요한 전압의 크기는 가변적일 수 있고, 그런 경우에, 호스트 기판은 멀티-다이 어셈블리에 전력을 공급하기 위해 다수의 상이한 전압을 제공할 수 있다. 호스트 기판상에서의 전압의 외부 생성은 바람직하지 않을 수 있으며, 그 이유는 보드 설계자가 멀티-다이 어셈블리에 대해 외부 전압 조정기를 제공하여, 플랫폼 비용 및 복잡도를 증가시키는 것이 요구되기 때문이다. 즉, 멀티-다이 어셈블리에 대한 외부 회로는 멀티-다이 어셈블리에서 상이한 다이들에 전력을 공급하기 위해 적절한 전압들을 생성하는데 사용될 수 있다.
다수의 전압의 외부 생성을 요구하는 대안으로서, 종래의 다이들은 단일의 수신된 전압을 다수의 상이한 공급 전압들로 변환하기 위해 차지 펌프 회로를 포함하도록 구성될 수 있다. 멀티-다이 어셈블리에서의 접속성(connectivity)을 통해, 내부적으로 생성된 전압들은 멀티-다이 어셈블리에서 상이한 다이들에 전력을 공급하기 위해 사용된다. 멀티-다이 어셈블리에서 하나 이상의 차지 펌프의 사용은 바람직하지 않으며, 그 이유는 그들이 일반적으로 비효율적이며 전력을 낭비하기 때문이다.
도 1은 본 명세서에서 실시예들에 따른 다이들의 적층을 포함하는 어셈블리를 나타내는 예시적인 3차원 도면이다.
도 2는 본 명세서에서 실시예들에 따른 어셈블리를 나타내는 예시적인 측면도이다.
도 3은 본 명세서에서 실시예들에 따른 평면 멀티-다이 어셈블리를 나타내는 예시적인 3차원 도면이다.
도 4는 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 5는 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 6은 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 7은 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 8은 본 명세서에서 실시예들에 따른 하나 이상의 방법들을 실행하기 위해 사용될 수 있는 컴퓨터 아키텍처를 나타내는 예시적인 도면이다.
도 9는 본 명세서에서 실시예들에 따른 방법을 나타내는 예시적인 흐름도이다.
도 10은 본 명세서에서 실시예들에 따른 각각의 컴퓨터 시스템에서 다이들 및/또는 멀티-다이 어셈블리들의 사용을 나타내는 예시적인 도면이다.
도 2는 본 명세서에서 실시예들에 따른 어셈블리를 나타내는 예시적인 측면도이다.
도 3은 본 명세서에서 실시예들에 따른 평면 멀티-다이 어셈블리를 나타내는 예시적인 3차원 도면이다.
도 4는 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 5는 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
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도 7은 본 명세서에서 실시예들에 따른 멀티-다이 어셈블리의 전력 관리를 나타내는 예시적인 도면이다.
도 8은 본 명세서에서 실시예들에 따른 하나 이상의 방법들을 실행하기 위해 사용될 수 있는 컴퓨터 아키텍처를 나타내는 예시적인 도면이다.
도 9는 본 명세서에서 실시예들에 따른 방법을 나타내는 예시적인 흐름도이다.
도 10은 본 명세서에서 실시예들에 따른 각각의 컴퓨터 시스템에서 다이들 및/또는 멀티-다이 어셈블리들의 사용을 나타내는 예시적인 도면이다.
다수의 상이한 전력 레일들을 필요로 하는 멀티-다이 어셈블리들의 제조를 향한 압박이 있었다. 그러한 압박은 도전적이며, 그 이유는 멀티-다이 어셈블리에서의 하나의 다이상의 회로가 멀티-다이 어셈블리에서의 다른 다이에 의해 요구되는 전압에 대한 노출에 견딜 수 없을 수도 있기 때문이다. 예를 들어, 멀티-다이 어셈블리는 (상이한 기술에 따라 제조되는) 다수의 메모리 다이들이 서로의 상부에 적층되는 DRAM(Dynamic Random Access Memory)의 적층을 포함할 수 있다. 멀티-다이 어셈블리에서의 하나의 다이상의 제어 로직과 같은 회로는 소정의 메모리 관리 동작을 수행하기 위해 멀티-다이 어셈블리에서의 다른 다이(예를 들어, 메모리 다이)에 의해 요구되는 VPP(즉, 공급 전압)와 같은 고전압에 대한 노출에 견딜 수도 있다.
본 명세서에서의 일 실시예는 이종 멀티-다이 어셈블리(예를 들어, 메모리 스택, 평면 메모리 회로, 센서 회로, 무선 주파수 또는 다른 고전력 기술들, 등)에 배치된 전력 관리 회로를 포함한다. 이종 어셈블리는 다수 유형의 다이들을 포함할 수 있다. 예를 들어, 어셈블리에서의 제1 다이는 제1 기술에 따라 제조될 수 있고, 제2 다이는 제2 기술에 따라 제조될 수 있으며, 기타 등등이다. 어셈블리에 배치된 전력 관리 회로는 이종 어셈블리에 사용하기 위해 하나 이상의 더 높은 전압들의 생성을 가능하게 한다.
이종 멀티-다이 어셈블리에서의 각각의 다이는 동일하거나 상이한 기술들에 따라 제조될 수 있다. 예를 들어, 스택에서 하나 이상의 다이들은 다음을 포함하는 메모리 기술들에 따라 제조될 수 있다: SDRAM(Synchronous Dynamic Random Access Memory), DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), MRAM(Magnetoresistive random-access memory), EPROM(Erasable Programmable Read Only Memory), 플래시, PCM(Phase Change Memory) 등. 자동차 센서 애플리케이션들의 경우, 스택에서 하나 이상의 다이들은 스마트 전력 기술에 따라 제조될 수 있다. 스택에서 하나 이상의 다이들은 CMOS(Complementary Metal Oxide Semiconductor), GaAS(Gallium Arsenide), Ge(Germanium), SiC(Silicon Carbide), 등과 같은 상이한 기술들에 따라 상이하게 제조될 수 있다.
모든 상술한 제조 기술들은 상이한 전압 요구들을 가질 수 있고 공통 스택에 결합될 수 있다.
각각의 상이한 기술들은 각각의 다이에 전력을 공급하기 위해 상이한 전압의 애플리케이션을 요구할 수 있다. 예를 들어, 이종 다이에서 제1 다이는 데이터 관리(예를 들어, 판독, 소거, 기입, 등)와 같은 기능을 수행하기 위해 제1 전압 VPP1을 요구할 수 있고, 이종 어셈블리에서 제2 다이는 데이터 관리(예를 들어, 판독, 소거, 기입, 등)와 같은 기능을 수행하기 위해 제2 전압 VPP2(예를 들어, 상이하거나 VPP1보다 더 높은 전압)을 요구할 수 있으며, 기타 등등이다.
각각의 제1 다이를 제조하는데 사용되는 제조 기술로 인해, 제1 다이에서 임의의 다이 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 기타 등등)로의 VPP2(VPPl보다 더 높은 전압)의 인가는 손상의 원인이 될 수 있다. 따라서, 제1 다이로부터 제2 다이로의 전압 VPP2를 생성하고 및/또는 전달하는 것은 도전이다. 본 명세서에서의 일 실시예는 이종 어셈블리와 같은 장치를 포함한다. 언급된 바와 같이, 이종 어셈블리(또는 디바이스)는 제1 제조 기술에 따라 제조되는 제1 다이를 포함할 수 있고; 이종 어셈블리는 제2 제조 기술에 따라 제조되는 제2 다이를 포함할 수 있으며; 기타 등등이다.
이종 어셈블리는 스위치 제어 회로, 제1 유도 소자 및 제2 유도 소자를 더 포함할 수 있다. 스위치 제어 회로는 하나 이상의 다이들 내에 또는 그 상부에 배치될 수 있다.
일 실시예에 따라, 제1 유도 소자는 입력 전압을 수신하도록 구성될 수 있다. 스위치 제어 회로는 제1 전압을 생성하기 위해 제1 유도 소자를 통해 전류(예를 들어, 입력 전압에 의해 제공된 전류)를 제어한다. 제1 전압은 크기가 입력 전압보다 더 클 수 있다.
제1 전압은 제1 다이에 전력을 공급한다. 제2 유도 소자는 제1 유도 소자에 결합된다. 제2 유도 소자는 제2 전압을 생성하여 제2 회로에 전력을 공급한다. 제2 전압은 제2 다이에 전력을 공급한다. 제2 다이는 제2 다이에서의 각각의 동작들을 수행하기 위해 더 높은 전압을 필요로 할 수 있다는 것을 상기해야 한다. 일 실시예에서, 제2 전압의 크기는 제1 전압의 크기보다 실질적으로 더 크다.
언급된 바와 같이, 제1 다이와 제2 다이는 상이한 기술들에 따라 제조될 수 있고 제1 다이와 제2 다이는 상이한 최대 인가 전압을 견딜 수 있다. 예를 들어, 제1 다이에서의 다이 컴포넌트들은 소정 동작들을 수행하기 위해 제2 다이에 의해 요구되는 제2 전압을 견딜 수 없을 수도 있다.
본 명세서에서 논의되는 바와 같이 유도 소자들을 이용한 상이한 전압들의 생성은 어셈블리와 대응하는 전력 관리 회로의 필요한 면적 또는 볼륨의 양을 감소시킨다. 예를 들어, 제1 유도 소자, 제2 유도 소자 및 스위치 제어 회로를 포함하는 전력 관리 회로는 어셈블리에 배치된다.
본 명세서에서 논의되는 바와 같이 전력 관리 회로를 이용한 상이한 전압들의 생성은 또한 어셈블리에서 이종 회로들의 동작을 가능하게 한다. 예를 들어, 언급된 바와 같이, 유도 소자들과 대응하는 스위칭 회로는 각각의 이종 디바이스 내에 배치될 수 있으며, 그에 따라 각각의 어셈블리에 필요한 전력 입력 핀들의 수와 외부 회로 기판 실제 영역의 사이즈를 감소시킨다. 부가적으로, 본 명세서에서 논의되는 바와 같이 다수의 전압들의 생성은 상이한 기술들에 따라 제조되는 메모리 회로들을 포함하는 메모리 스택과 같은 공통 디바이스에서의 이종 회로들의 동일 위치 및 동작을 가능하게 한다.
이제, 보다 구체적으로, 도 1은 본 명세서에서의 실시예들에 따른 다이들의 스택과 같은 어셈블리의 사시도를 나타내는 예시적인 도면이다.
도시된 바와 같이, 어셈블리(100)는 다이(110-1), 다이(110-2), 다이(110-3), 기타 등등과 같은 2개 이상의 다이들을 포함한다. 어셈블리(100)는 임의의 적절한 개수(예를 들어, 2, 3, 4, 5, ...)의 다이들(예를 들어, 반도체 칩들, 집적 회로들, 기타 등등)을 포함할 수 있으며, 이들 각각은 동일하거나 상이한 기술에 따라 제조된다.
어셈블리(100)에서 각각의 다이는 임의의 적절한 유형의 리소스일 수 있다. 예를 들어, 어셈블리(100)에서 하나 이상의 다이는 메모리 칩들일 수 있다. 일 실시예에서, 어셈블리(100)에서 하나 이상의 다이는 각각 DRAM 디바이스, NAND 플래시, NOR 플래시, 자기 저항적 랜덤 액세스 메모리, 강유전성 랜덤 액세스 메모리, 3-D 메모리, 개인용 컴퓨터 메모리 시스템, 등일 수 있다.
각각의 다이는 각각의 데이터를 저장하기 위해 다수의 저장 셀들을 포함하는 각각의 반도체 디바이스(예를 들어, 집적 회로)일 수 있다. 비-제한에 의해서, 다이(110-1)는 제1 데이터를 저장하기 위해 한 세트의 저장 셀들(150-1)을 포함할 수 있고, 다이(110-2)는 제2 데이터를 저장하기 위해 한 세트의 저장 셀들(150-2)을 포함할 수 있고, 다이는 제3 데이터를 저장하기 위해 한 세트의 저장 셀들(150-3)을 포함할 수 있으며, 기타 등등이다.
언급된 바와 같이, 각각의 다이는 각각의 저장 셀들을 포함하지 않을 수 있고, 임의의 적절한 기능을 수행할 수 있다.
각각의 다이는 다수의 다이를 포함하는 각각의 반도체 웨이퍼로부터 커팅될 수 있다.
하나 이상의 상이한 종류의 다이들(110)은 어셈블리(100)를 형성하기 위해 서로의 상부에 적층될 수 있다. 언급된 바와 같이, 수직 스택을 생성하기 위한 다이들(110)의 적층은 어셈블리(100)가 탑재된 인쇄 회로 기판 또는 다른 적절한 호스트 기판상의 다이들(110)에 의해 점유된 대응하는 영역을 절약할 수 있다.
소정 예들에서, 도시된 바와 같이, 어셈블리(100)에서 각각의 다이는 각각의 데이터 동작(메모리 관리 동작들, 제어 동작들, 처리 동작들, 센서 동작들, 기타 등등)을 수행하기 위해 상이한 세트의 하나 이상의 전압(예를 들어, Vcc1, Vcc2, Vcc3, 기타 등등)을 필요로 할 수 있다. 어셈블리(100)에서 각각의 다이에 의해 지원되는 동작은 어셈블리가 사용되는 애플리케이션에 따라 변경할 수 있다.
예를 들어, 일 실시예에서, 다이(110-1)에 배치된 전력 관리 회로(142)(예를 들어, 스위치 제어 회로(140), 유도 소자(130-1), 유도 소자(130-2), 유도 소자(130-3), 도전성 링크(170-1), 도전성 링크(170-2), 기타 등등)는 입력 전압 Vin을 수신하고, 각각의 동작을 수행하기 위해 각각의 다이에 의해 이용되는 전압들(예를 들어, Vcc1, Vcc2, Vcc3, 기타 등등)을 생성한다.
비-제한적 예시적인 실시예에서, 다이들(110)이 데이터를 저장하기 위해 불휘발성 메모리 저장 셀들(예를 들어, NAND 기술에 기초한)을 포함하도록 구성될 경우, 각각의 다이를 제조하기 위해 이용되는 기술의 유형에 따라, 각각의 다이에서의 저장 셀들은 각각 메모리 다이의 각각의 셀 당 비트(bit-per-cell) 모드 설정(예를 들어, 멀티-레벨 셀 MLC, 단일 레벨 셀 SLC, 등)에 따라 하나 또는 다수 비트의 데이터를 저장하도록 구성될 수 있다.
전력 관리 회로(142)(예를 들어, 스위치 제어 회로(140)) 및/또는 관련 컴포넌트들은 아날로그 회로, 디지털 회로, 명령어들을 실행하는 디지털 신호 프로세서 하드웨어, 펌웨어, 등과 같은 임의의 적절한 유형의 리소스를 통해 실행될 수 있다. 따라서, 본 명세서에서의 실시예들은 하드웨어, 소프트웨어, 하드웨어와 소프트웨어의 하이브리드, 기타 등등을 포함할 수 있다
언급된 바와 같이, 이 비-제한적 예시적인 실시예에서, 다이(110-1) 상의 전력 관리 회로(142)는 스위치 제어 회로(140)를 포함한다. 다이(110-1)는 또한 입력 전압 Vin의 Vcc1, Vcc2, Vcc3, 등과 같은 하나 이상의 전압으로의 변환을 용이하게 하기 위해 유도 소자(130-1), 유도 소자(130-2) 및 유도 소자(130-3)를 포함하는 유도 소자들(130)을 포함한다. 따라서, 제1 유도 소자(130-1), 제2 유도 소자(130-2), 제3 유도 소자(130-3), 등은 제1 다이(110-1)에 배치될 수 있다.
일 실시예에 따라, 스위치 제어 회로(140)는 어셈블리(100)의 제1 다이(110-1)(예를 들어, 데이터 저장 장치 또는 다른 적절한 유형의 멀티-칩 디바이스)에 배치된다. 스위치 제어 회로(140)는 제1 전압 Vcc1을 생성하기 위해 제1 유도 소자(130-1)를 통해 전류를 제어한다. 하나의 비-제한적 예시적인 실시예에서, 제1 전압 Vcc1은 제1 다이(110-1)에 전력을 공급하고, 저장 셀들(150-1)과 연관된 하나 이상의 상이한 유형의 데이터 관리 동작을 지원한다. 대안적으로, 다른 예시적인 실시예에서, 제1 전압 Vcc1은 제1 다이(110-1) 상에 배치된 임의의 회로에 전력을 공급하지 않는 중간 전압이다. 본 명세서에서 논의되는 바와 같이, 제1 전압 Vcc1은 Vcc2, Vcc3, 등과 같은 하나 이상의 다른 전압들을 생성하기 위한 토대(basis)로서 이용된다
도 1에 추가로 나타낸 바와 같이, 전력 관리 회로(142)는 유도 소자(130-2)를 포함한다. 유도 소자(130-2)는 제1 전압 Vcc1을 수신하고 제2 전압 Vcc2을 생성하도록 결합된다. 도전성 링크(170-1)는 유도 소자(130-2)의 출력으로부터 다이(110-2) 상에 배치된 다이오드(D11)로의 접속성을 제공한다. 도전성 링크는 금속과 같은 임의의 적절한 도전성 재료로부터 제조될 수 있다. 따라서, 도전성 링크(170-1)는 전압 Vcc2를 다이(110-2)에 전달한다. 앞서 논의된 바와 같이, 제2 전압 Vcc2은 어셈블리(100)에서의 제2 다이(110-2)에 전력을 공급하고, 다이(110-2)와 연관된 하나 이상의 동작들을 지원한다.
도 1에 추가로 나타낸 바와 같이, 이 비-비제한적 예시적인 실시예에서, 전력 관리 회로(142)는 130-3을 포함한다. 제3 유도 소자(130-3)는 제1 전압 Vcc1을 수신하고 제3 전압 Vcc3을 생성하도록 결합된다. 도전성 링크(170-2)는 유도 소자(130-3)의 출력 노드로부터 다이(110-3) 상에 배치된 다이오드 D21로의 접속성을 제공한다. 도전성 링크(170-2)는 다이(110-2) 상의 컴포넌트들로부터 전기적으로 분리될 수 있다. 도전성 링크(170-2)는 금속과 같은 임의의 적절한 도전성 재료로부터 제조될 수 있다. 따라서, 도전성 링크(170-2)는 전압 Vcc3을 다이(110-3)에 전달한다. 앞서 논의된 바와 같이, 전압 Vcc3은 어셈블리(100)에서의 제2 다이(110-3)에 전력을 공급하고 다이(110-3)와 연관된 하나 이상의 각각의 데이터 관리 동작을 지원한다.
일 실시예에서, 제1 유도 소자(130-1)와 제2 유도 소자(130-2)는 자기 방식으로 서로 결합된다. 유사한 방식으로, 제1 유도 소자(130-1)와 제3 유도 소자(130-3)는 또한 자기 방식으로 또는 유도 방식으로 서로 결합될 수 있다. 자기 결합은 유도 소자(130-2)와 유도 소자(130-3)를 통한 전류의 흐름을 유도하여, 잠재적으로 더 높은 전압 레벨들을 생성하는 것을 돕는다.
유도 소자들은 임의의 적절한 방식으로 형성될 수 있다. 예를 들어, 하나의 비-제한적 예시적인 실시예에서, 각각의 유도 소자들(130)은 다이(110-1)의 계층들에 배치된 하나 이상의 연속적인 코일링 경로(coiling path)들을 통해 제조된다. 코일링 경로들은 자기 결합을 제공하기 위해 공동 위치될 수 있다.
인덕터들은 또한 다이 상에서 주어진 금속층을 이용한 수평 인덕터들로서 또는 TSV들(Through-Silicon Vias)을 이용한 수직 인덕터들로서 구현될 수 있다. 2.5D 유형 집적화(도 3에서와 같이)를 위해, 인덕터 소자들은 또한 공통 인터포저 상에 구현될 수 있다.
70% 초과의 전력 효율을 위해, 유도 소자들의 결합 인자는 대략 0.9 또는 그 이상일 수 있다. 각각의 유도 소자들은 다이(110-1)의 하나 이상의 계층에서 나선형 방식으로 TSV들을 이용하여 형성될 수 있다. 특별한 자성 재료들은 앞서 논의된 바와 같이 자기 결합을 제공하기 위해 유도 소자들(130)의 코일 또는 나선형 루프들 내부에 추가될 수 있다. 그러나, 높은 전압 생성을 위한 매우 높은 효율은 항상 요구되지는 않는다. 이들 전압들이 단지 짧은 시간을 따라 또는 드문 이벤트들 동안만 -초기 융화 동작 동안과 같이- 활성화될 필요가 있다면, 효율은 잠재적으로 덜 관련된다.
일 실시예에서, 전압 Vcc1의 크기는 전압 Vin의 크기보다 더 크고; 전압 Vcc2의 크기는 전압 Vcc1보다 더 크고; 전압 Vcc3의 크기는 전압 Vcc2의 크기보다 더 크며; 기타 등등이다.
앞서 논의된 바와 같이, 어셈블리(100)는 다이(110-1), 다이(110-2), 다이(110-3) 등을 포함하는 수직 메모리 스택일 수 있다. 제1 다이(110-1)의 대향 평면(182-1)(대향 상부)은 제2 다이(110-2)의 대향 평면(182-2)(대향 하부)과 실질적으로 접촉한다.
도전성 링크(170-1)는 제1 다이(110-1)로부터 제2 다이(110-2)로 연장된다. 도전성 링크(170-1)는 제2 전압 Vcc2을 유도 소자(130-2)의 출력 노드로부터 제2 다이(110-2)에 배치된 다이오드(D11)의 애노드로 전달한다.
유사한 방식으로, 도전성 링크(170-2)는 제1 다이(110-1)로부터 제3 다이(110-3)로 연장된다. 도전성 링크(170-2)는 전압 Vcc3을 유도 소자(130-3)의 출력 노드로부터 다이(110-3)에 배치된 다이오드(D21)의 애노드로 전달한다.
각각 다이는 대응하는 기능성을 지원하기 위해 상이한 유형의 회로 컴포넌트들을 포함할 수 있다. 예를 들어, 다이(110-1)는 제1 제조 기술에 따라 제조되는 트랜지스터들, 다이오드들, 기타 등등과 같은 제1 세트의 반도체 컴포넌트들을 포함할 수 있고; 다이(110-2)는 제2 제조 기술에 따라 제조되는 트랜지스터들, 다이오드들, 기타 등등과 같은 제2 세트의 반도체 컴포넌트들을 포함할 수 있고; 다이(110-3)는 트랜지스터들, 다이오드들, 기타 등등과 같은 제3 세트의 반도체 컴포넌트들을 포함할 수 있으며, 기타 등등이다.
제1 세트의 (예를 들어, 다이(110-1)상의) 반도체 컴포넌트들은 제1 최대 임계 전압의 인가를 견딜 수 있도록 제조될 수 있고; 제2 세트의 (예를 들어, 다이(110-1)상의) 반도체 컴포넌트들은 제2 최대 임계 전압의 인가를 견딜 수 있도록 제조될 수 있고; 제3 세트의 (다이(110-3)상의) 반도체 컴포넌트들은 제3 최대 임계 전압의 인가를 견딜 수 있도록 제조될 수 있으며; 기타 등등이다.
추가적 비-제한적인 예로서, 다이(110-1) 상의 반도체 컴포넌트들과 같은 회로가 2.2 볼트의 최대 전압의 인가를 견딜 수 있다고 가정하고; 다이(110-2) 상의 반도체 컴포넌트들과 같은 회로가 2.9 볼트의 최대 전압의 인가를 견딜 수 있다고 가정하고; 다이(110-3) 상의 반도체 컴포넌트들과 같은 회로가 3.6 볼트의 최대 전압의 인가를 견딜 수 있다고 가정한다.
그러한 일 실시예에서, 비-제한적인 예로서, 전력 관리 회로(142)는 입력 전압 Vin(예를 들어, 1.0 볼트 DC)을 최대 임계값 2.2 볼트 DC보다 낮은 Vcc1(예를 들어, 1.8 볼트 DC)으로 변환하고; 전력 관리 회로(142)는 입력 전압 Vcc1(예를 들어, 1.8 볼트 DC)을 최대 임계값 2.9 볼트 DC보다 낮은 Vcc2(예를 들어, 2.5 볼트 DC)로 변환하고; 전력 관리 회로(142)는 입력 전압 Vcc1(예를 들어, 1.8 볼트 DC)을 최대 임계값 3.6 볼트 DC보다 낮은 Vcc3(예를 들어, 3.2 볼트 DC)로 변환한다.
따라서, 전력 관리 회로(142)는 제1 전압 Vcc1(1.8 VDC)의 크기가 제1 최대 임계 전압(2.2 VDC)보다 작게 되도록 생성하고; 제2 전압 Vcc2(2.5 VDC)의 크기가 제1 최대 임계 전압(2.2 VDC)보다 크지만 제2 최대 임계 전압(2.9 VDC)의 크기보다 작게 되도록 생성하도록 구성될 수 있다.
다이(110-1)에서의 반도체 회로 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 기타 등등)은 다이(110-1)에서의 반도체 컴포넌트들에 대한 손상을 방지하기 위해 제2 전압 Vcc2(2.5 VDC)으로부터 전기적으로 분리된다. 따라서, 본 명세서에서의 실시예들은 다이(110-1)에서의 다른 컴포넌트들로부터 (더 큰, 잠재적으로 손상을 입힐 수 있는 전압 Vcc2를 생성하는) 유도 소자(130-2)의 출력 노드를 분리하는 것을 포함할 수 있다. 전압 Vcc2의 크기를 견딜 수 있는 도전성 링크(170-1)의 단부(end)는 전압 Vcc2을 다이(110-2)에 전달한다.
앞서 논의된 바와 같이, 어셈블리(100)에서의 다이들은 상이한 기술에 따라 제조될 수 있다. 다이들은 또한 동일한 기술 유형으로부터의 것일 수 있다. 하나의 예시적인 실시예에서, 제1 다이(110-1)는 어셈블리(100)에서 제1 DRAM 디바이스이고; 제2 다이(110-2)는 어셈블리(100)에서 제2 DRAM 디바이스이다.
상이한 전압의 생성은 단지 비-제한적인 예로서 나타낸 것이며 어셈블리(100)에서 다이들(110)은 동일한 제조 기술에 따라 제조될 수 있다는 것에 다시 유의해야 한다. 전력 관리 회로(142)는 어셈블리(100)에서의 각각의 다이들(110)에 전력을 공급하기 위해 동일 또는 실질적으로 동일한 전압 레벨을 생성하도록 구성될 수 있다.
도 2는 본 명세서에서의 실시예들에 따라 어셈블리를 생산하기 위해 다수의 다이의 적층을 나타내는 예시적인 측면도이다.
앞서 논의된 바와 같이, 어셈블리(100)는 다이(110-1), 다이(110-2), 다이(110-3) 등을 포함하는 다수의 다이를 포함할 수 있다. 어셈블리(100)의 측면도에 나타난 바와 같이, 다이(110-2)는 제1 다이(110-1) 상에 적층되고; 다이(110-3)는 다이(110-2) 상에 적층되며; 기타 등등이다.
어셈블리(100)는 각각의 회로 보드(225)에 탑재될 수 있다. 언급된 바와 같이, 어셈블리(100)를 생산하기 위한 다이들(110)의 적층은 회로 보드(225)상의 실질적인 실제 영역 공간 절약으로 이어지는데, 그 이유는 어셈블리(100)가 데이터를 저장하거나 임의의 다른 적절한 기능을 수행하기 위해 추가적인 레벨들(예를 들면, 다이(110-2), 다이 (110-3), 기타 등등)을 포함한다고 할지라도 어셈블리(100)의 풋프린트가 일반적으로 다이(110-1)의 풋프린트와 동일하기 때문이다.
일 실시예에서, 도전성 링크(170-1)와 도전성 링크(170-2)는 소위 TSVs(Through-Silicon Vias)로서 제조된다. 앞서 논의된 바와 같이, 어셈블리(100)에서의 다이들(110)은 반도체 디바이스들 또는 집적 회로일 수 있다. 다이들을 통과하는 도전성 링크들은 어셈블리(100)에서 하나의 실리콘층(예를 들어, 다이(110-1))으로부터 다음의 실리콘층(예를 들어, 다이(110-2))로의 접속성을 제공한다.
원할 경우, 하나 이상의 유도 소자들(130)은 다이(110-1)에 배치되는 것 대신에 호스트 기판(225)에 배치될 수 있다. 그러한 예에서, 어셈블리(100)와 회로 보드(225)는 스택에서 다이(110-1)를 통한 회로 보드(225)상의 유도 소자들(130)로부터 생성된 전압들 Vcc1, Vcc2, Vcc3, 등의 다른 각각의 다이들로의 전달을 용이하게 하는 추가적인 도전성 링크들을 포함한다.
스위칭 동작의 추가적인 상세는 이하 논의된다.
도 3은 본 명세서에서의 실시예들에 따른 평면 어셈블리를 나타내는 예시적인 3차원 도면이다.
앞서 논의된 바와 같이, 어셈블리(110)는 수직 메모리 스택으로서 구성될 수 있다. 추가적인 대안 실시예들에 따라, 어셈블리는 복수의 다이와 같은 컴포넌트들이 탑재된 평면 어셈블리로서 구성될 수 있다.
예를 들어, 어셈블리(300)는 호스트 기판(325)(예를 들어, 인터포저)을 포함할 수 있다. 스위치 제어 회로(140)와 대응하는 유도 소자들(130)은 상술한 바와 같이 유사한 방식으로 동작한다. 그러나, 도시된 바와 같이 각각의 스택을 형성하기 위해 서로의 상부 상에 적층되는 것 대신에, 다이(110-1), 다이(110-2) 및 다이(110-3)는 호스트 기판(325)의 노출된 대향면 상에서 서로 인접하여 배치될 수 있다.
이 비-제한적 평면 예시적인 실시예에서, 도전성 링크(370-1)는 호스트 기판(325)의 대향면 상에서 제1 다이(110-1) 상의 유도 소자(130-2)로부터 다이(110-2)에 배치된 다이오드(D11)로 측면으로 연장된다. 따라서, 도전성 링크(370-1)는 전압 Vcc2을 유도 소자(130-2)로부터 다이(110-2)에 배치된 다이오드(D11)로 전달한다.
도전성 링크(370-2)는 호스트 기판(325)의 대향면 상에서 제1 다이(110-1) 상의 유도 소자(130-3)로부터 다이(110-3)에 배치된 다이오드(D21)로 측면으로 연장된다. 따라서, 도전성 링크(370-2)는 전압 Vcc3을 유도 소자(130-3)로부터 다이(110-3)에 배치된 다이오드(D21)로 전달한다.
원할 경우, 하나 이상의 유도 소자들(130)은 호스트 기판(325) 상에 배치될 수 있다. 그러한 예에서, 어셈블리(300)는 생성된 전압들 Vcc1, Vcc2, Vcc3, 등의 각각 다이들(110)로의 전달을 용이하게 하는 추가적인 도전성 링크들을 포함한다.
도 4는 본 명세서에서의 실시예들에 따른 어셈블리에서 전력 관리를 나타내는 예시적인 도면이다.
도시된 바와 같이, 어셈블리(100)는 스위치 제어 회로(140)는 물론 대응하는 스위치들 S1과 S2를 포함할 수 있다. 스위치 제어 회로(140)는 스위치들 S1과 S2의 상태들을 제어하기 위해 제어 신호들(432)을 생성한다. 유도 소자(130-1)의 제1 노드(예를 들면, 입력 노드)는 입력 전압 Vin에 전기적으로 결합된다. 입력 전압 Vin은 전압 Vcc1을 생성하기 위해 유도 소자(130-1)를 통해 전류를 제공하는 소스이다.
다이(110-1)에서 전력 관리 회로(142)는 스위칭 회로(140)에 의해 제어되는 스위치 S1를 포함한다. 스위치 S1는 제1 유도 소자(130-1)와 제2 유도 소자(130-2) 사이에 배치된다. 이하 보다 상세하게 논의되는 바와 같이, 스위치 S1는 제1 다이(110-1)에 전력을 공급하기 위해 제1 전압을 생성한다. 제2 유도 소자(130-2)는 제1 전압 Vcc1을 수신하고 제2 전압 Vcc2을 생성하여, 제2 다이(110-2)에 전력을 공급한다.
보다 상세하게는, 일 실시예에서의 동작 동안, 제어 신호들(432)을 통해, 스위치 제어 회로(140)는 스위치 S2가 오프 상태로 설정되어 있는 동안 스위치 S1를 온 상태로 제어한다. 스위치 제어 회로(140)는 스위치 S2가 온 상태로 설정되어 있는 동안에는 스위치 S2를 오프 상태로 제어한다. 제어 신호들(432)의 듀티 사이클은 출력 전압 Vcc1의 크기를 원하는 레벨로 변경하기 위해 조절될 수 있다.
일 실시예에서, 전력 관리 회로(142)는 입력 전압 Vin이 전압 Vcc1을 생성하기 위해 부스팅되는 벅-부스트(buck-boost) DC-투-DC 변환기와 같이 동작한다. 캐패시터 C1는 안정성을 제공하고 스위칭 잡음을 필터링한다.
유도 소자(130-2)에 대한 유도 소자(130-1)의 자속 커플링 때문에, 전압 Vcc1을 생성하기 위한 유도 소자(130-1)를 통한 전류의 제어는, 도전성 링크(170-1)에 결합된 유도 소자(130-2)의 출력 노드로부터의 전압 Vcc2의 생성으로 이어진다. 유도 소자(130-2)에 의해 생성된 전압은 유도 소자들(130-1)과 (130-2) 각각의 다수의 효과적 권선들 또는 코일들은 물론 유도 소자들 간의 자기 커플링의 양에 따라 좌우된다.
다이(110-2)는 도전성 링크(170-1)에 수신된 신호를 정류하기 위해 다이오드 D11와 다이오드 D12를 포함한다. 캐패시터 C2는 안정성을 제공하고 스위칭 잡음을 필터링한다.
도 5는 본 명세서에서의 실시예들에 따른 어셈블리에서의 전력 관리를 나타내는 예시적인 도면이다.
도시된 바와 같이, 스위치 제어 회로(140)는 전압 Vcc1를 생성하기 위해 상술한 바와 같은 유사한 방식으로 제어 신호들(532)을 생성한다. 그러나, 이 예시적 실시예에서, 다이(110-2)는 스위치 제어 회로(140)에 의해 제어되는 스위치 S3를 포함한다. 예를 들어, 도전성 링크(170-1)와 같은 제1 도전성 링크는 다이(110-1)로부터 다이(110-2)로 연장된다. 도전성 링크(170-1)는 다이(110-1)에서의 유도 소자(130-2)로부터 출력된 전압 Vcc2을 다이(110-2)에 배치된 스위치 컴포넌트 S3로 전달한다.
도전성 링크(570-1)는 다이(110-1)에서의 스위치 제어 회로(140)로부터 다이(110-2)로 연장된다. 하나의 비제한적 예시적인 실시예에서, 스위치 제어 회로(140)는 스위치들 S1과 S2를 제어하기 위해 이용되는 제어 신호들과는 별도로 스위치 S3를 제어하기 위한 제어 신호를 생성한다. 도전성 링크(570-1)는 스위치 제어 회로(140)에 의해 생성된 스위치 제어 신호를 스위치 컴포넌트 S3에 전달한다. 생성된 제어 신호를 통해, 스위치 제어 회로(140)는 스위치 컴포넌트 S3의 상태와 전압 Vcc2의 크기를 제어한다.
일 실시예에서, 스위치 제어 회로(140)는 스위치 S1가 오프 상태로 제어될 때 실질적으로 동시에 스위치들 S2와 S3를 온 상태로 제어한다. 스위치 제어 회로(140)는 스위치 S1가 온 상태로 제어될 때 실질적으로 동시에 스위치들 S2와 S3를 오프 상태로 제어한다.
도 6은 본 명세서에서의 실시예들에 따른 어셈블리에서의 전력 관리를 나타내는 예시적인 도면이다.
이 예시적 실시예에서, 다이(110-1)는 유도 소자(630-1), 유도 소자(630-2) 및 유도 소자(630-3)를 포함한다. 앞서 논의된 바와 같은 방식으로, 스위치 제어 회로(140)는 전압 Vin으로부터 전압 Vcc1을 생성하기 위해 스위치들 S1과 S2의 상태를 제어한다.
유도 소자(630-2)와 유도 소자(630-3)의 직렬 연결은 도시된 바와 같이 자기 방식으로 유도 소자(630-1)에 결합된다. 출력 전압 Vcc1을 생성하기 위해 스위치들 S1과 S2을 제어하는 동작동안, 유도 소자들(630-2) 및 (630-3)은 도시된 바와 같이 각각의 다이들(110-2)과 (110-3)에 전력을 공급하기 위해 각각의 전압들 Vcc2와 Vcc3를 생성한다.
도 7은 본 명세서에서의 실시예들에 따른 어셈블리에서의 전력 관리를 나타내는 예시적인 도면이다.
전술한 바와 같은 실시예들은 하나 이상의 전압들을 생성하기 위해 개방 루프 제어를 수행하는 방법을 예시한다. 대안적인 실시예들에 따라, 피드백에 기초하여, 하나 이상의 전압들 Vcc1, Vcc2, Vcc3, 기타 등등을 생성하는 것이 바람직할 수 있다.
예를 들어, 일 실시예에서, 스위치 제어 회로(140)는 모니터 회로(740)를 포함한다. 그 명칭이 제시하는 바와 같이, 모니터 회로(740)는 피드백 경로(750-1)에 수신되는 바와 같이 전압 Vcc1의 크기를 모니터링한다. 피드백에 기초하여, 스위치 제어 회로(140)는 원하는 전압 범위 내에서 전압 Vcc1을 생성하기 위해 (Vcc1에 의해 공급되는) 제1 유도 소자(130-1)를 통한 전류의 스위칭을 제어한다.
추가적인 실시예들에서, 모니터 회로(740)는 피드백 경로(750-2)에 수신되는 바와 같은 전압 Vcc2의 크기를 모니터링하도록 구성될 수 있다. 피드백에 기초하여, 스위치 제어 회로(140)는 원하는 전압 범위 내에서 전압 Vcc2를 생성하기 위해 (Vin에 의해 공급되는) 유도 소자(130-2)를 통한 전류의 스위칭을 제어한다.
앞서 논의된 바와 같이, 원할 경우, 다이오드 D11는 스위치 S3와 같은 스위치로 대체될 수 있다. 그러한 실시예에서, 스위치 제어 회로(140)는 원하는 범위내에서 Vcc1과 Vcc2를 생성하기 위해 스위치 S3를 제어하는 것과는 별도로 스위치 S1과 S2를 제어할 수 있다.
도 8은 본 명세서에서의 실시예들에 따른 전력 관리를 구현하기 위한 컴퓨터 시스템의 예시적인 블록도이다.
컴퓨터 시스템(850)은 스위치 제어 회로(140)에 대해 임의의 동작들을 실행하도록 구성될 수 있다.
도시된 바와 같이, 본 예의 컴퓨터 시스템(850)은 디지털 정보가 저장되고 검색될 수 있는 물리적 비-일시적 유형의 매체(즉, 임의 유형의 물리적 하드웨어 기억 매체)와 같은 컴퓨터 판독가능 기억 매체(812), 프로세서(813)(즉, 하나 이상의 프로세서 디바이스 또는 컴퓨터 프로세서 하드웨어), I/O 인터페이스(814), 통신 인터페이스(817), 등을 결합하는 상호접속부(811)를 포함할 수 있다.
컴퓨터 판독가능 기억 매체(812)는 메모리, 광 스토리지, 하드 드라이브, 플로피 디스크, 등과 같은 디바이스들 또는 임의의 물리적 또는 유형의 하드웨어 저장 장치일 수 있다. 일 실시예에서, 컴퓨터 판독가능 기억 매체(812)(예를 들어, 컴퓨터 판독가능 하드웨어 스토리지)는 명령어들 및/또는 데이터를 저장한다.
일 실시예에서, 통신 인터페이스(817)는 네트워크(190)와 같은 리소스를 통해 통신하는 컴퓨터 시스템(850)과 각각의 프로세서(813)(컴퓨터 프로세서 하드웨어)가 원격 소스들로부터 정보를 검색하고 다른 컴퓨터들과 통신할 수 있게 한다. I/O 인터페이스(814)는 앞서 논의된 바와 같이 스위치들을 제어하기 위해 컴퓨터 시스템(850)이 피드백 수신하고 및/또는 제어 신호들을 출력할 수 있게 한다.
도시된 바와 같이, 컴퓨터 판독가능 기억 매체(812)는 프로세서(813)에 의해 실행되는 스위치 제어 애플리케이션(140-1)(예를 들어, 소프트웨어, 펌웨어, 기타 등등)을 사용하여 인코딩된다. 스위치 제어 애플리케이션(140-1)은 본 명세서에서 논의된 바와 같이 임의의 동작들을 구현하기 위한 명령어들을 포함하도록 구성될 수 있다.
일 실시예의 동작동안, 프로세서(813)는 컴퓨터 판독가능 기억 매체(812) 상에 기억된 스위치 제어 애플리케이션(140-1)에서 명령어들을 개시(launch), 구동(run), 실행, 해석 또는 그렇지 않으면 수행하기 위해 상호접속부(811)의 사용을 통해 컴퓨터 판독가능 기억 매체(812)에 액세스한다.
스위치 제어 애플리케이션(140-1)의 실행은 프로세서(813)에서 스위치 제어 프로세스(140-2)와 같은 프로세싱 기능성을 생성한다. 즉, 프로세서(813)와 연관된 스위치 제어 프로세스(140-2)는 컴퓨터 시스템(850)의 프로세서(813) 내에서 또는 그 위에서 스위치 제어 애플리케이션(140-1)을 실행하는 하나 이상의 양상을 나타낸다.
본 분야의 숙련된 자라면, 컴퓨터 시스템(850)이, 스위치 제어 애플리케이션(140-1)을 실행하기 위해 히드웨어 리소스들, 소프트웨어 리소스들, 기타 등등의 할당 및 이용을 제어하는 운영 체제와 같이, 다른 프로세스들 및/또는 소프트웨어 및 하드웨어 컴포넌트들을 포함할 수 있다는 것을 이해할 것이다.
상이한 실시예들에 따라, 컴퓨터 시스템(850)은 모바일 컴퓨터, 퍼스널 컴퓨터 시스템, 무선 장치, 기지국, 전화 장치, 데스크톱 컴퓨터, 랩톱, 노트북, 넷북 컴퓨터, 메인프레임 컴퓨터 시스템, 핸드헬드 컴퓨터, 워크스테이션, 네트워크 컴퓨터, 애플리케이션 서버, 저장 장치, 카메라와 같은 소비자 가전 장치, 캠코더, 셋톱 박스, 모바일 장치, 비디오 게임 콘솔, 핸드헬드 비디오 게임 장치, 스위치와 같은 주변 장치, 모뎀, 라우터, 또는 일반적으로 임의 유형의 컴퓨팅 또는 전자 장치를 포함하지만, 이에 국한되지 않는 임의의 다양한 유형의 장치들일 수 있다는 것에 유의해야 한다.
상이한 리소스들에 의해 지원되는 기능성은 이제 도 9의 흐름도를 통해 논의될 것이다. 하기 흐름도들에서의 프로세싱은 하기 임의의 적절한 순서로 실행될 수 있다는 것에 유의해야 한다.
도 9는 실시예들에 따른 예시적 방법을 나타내는 흐름도(900)이다. 상술한 바와 같은 개념들에 관련하여 일부 중복이 있을 것이라는 것에 유의해야 한다.
처리 블록(910)에서, 전력 관리 회로(142)는 입력 전압 Vin을 수신한다.
처리 블록(920)에서, 전력 관리 회로(142)는 입력 전압으로부터 제1 전압 Vcc1을 생성하기 위해 제1 유도 소자(130-1)을 통해 전류를 제어한다. 생성된 제1 전압 Vcc1은 제1 다이(110-1) 상의 회로(예를 들어, 저장 셀들(150-1))에 전력을 공급한다.
처리 블록(930)에서, 전력 관리 회로(142)는 제2 유도 소자(130-2)를 통하여 제1 전압 Vcc1으로부터 공급된 전류를 통해 제2 전압 Vcc2을 유도한다.
처리 블록(940)에서, 전력 관리 회로(142)는 제2 전압 Vcc2을 어셈블리(100)에서의 제2 다이(110-2)에게 전달한다. 생성된 제2 전압 Vcc2은 제2 다이(110-2)에서의 회로(예를 들어, 저장 셀들(150-3))에 전력을 공급한다.
도 10은 본 명세서에서의 실시예들에 따른 각각의 컴퓨터 시스템에서 하나 이상의 어셈블리의 사용을 나타내는 예시적인 도면이다.
도시된 바와 같이, 컴퓨터 시스템(1100)은 호스트 프로세서 리소스(1120)와 메모리 시스템(1050)을 포함할 수 있다. 호스트 프로세서 리소스(1120)는 하나 이상의 프로세서 장치들과 같은 컴퓨터 프로세서 하드웨어이거나 이를 포함할 수 있다. 비-제한적인 예로서, 컴퓨터 시스템(1100)은 데이터를 저장하기 위해 메모리 시스템(1050)을 이용하는, 개인용 컴퓨터, 셀룰러 폰, 모바일 장치, 카메라, 기타 등등과 같은 임의의 적절한 유형의 리소스일 수 있다.
일 실시예에서, 메모리 시스템(1050)은 각각의 데이터를 저장하기 위해 어셈블리(100), 어셈블리(101), 어셈블리(102), 등과 같은 하나 이상의 데이터 저장 어셈블리를 포함한다. 앞서 논의된 바와 같이, 원할 경우, 어셈블리들은 상이한 유형의 기능들로 구성될 수 있다.
호스트 프로세서 리소스(1120)는 인터페이스(1011)를 통해 메모리 시스템(1050)에 액세스한다. 인터페이스(1011)는 데이터 전송들을 가능하게 하는 임의의 적절한 링크일 수 있다. 예를 들어, 인터페이스(1011)는 데이터의 전송을 지원하는 임의의 적절한 유형의 통신 링크일 수 있다. 비-제한적인 예로서, 통신 링크는 SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment), USB(Universal Serial Bus), PCIE(Peripheral Component Interconnect Express) 버스, 기타 등등일 수 있다
인터페이스(1011)를 통해, 컴퓨터 시스템(1100)의 호스트 프로세서 리소스(1120)는 메모리 시스템(1050)으로부터 데이터를 검색하고 이 메모리 시스템에 데이터를 저장할 수 있다.
일 실시예에서, 체크아웃 스테이션(1100)은 다이(110-1)의 저장 셀들(150-1)과 다이(110-2)에서의 저장 셀들(150-2)을 포함하는, 어셈블리(100)에 저장된 대응하는 데이터의 설정을 관리하도록 구성된 호스트 프로세서 리소스(1120)(예를 들어, 호스트 컴퓨터 프로세서 하드웨어)를 포함한다.
일례로서, 호스트 프로세서 리소스(1120)가 컴퓨터 시스템(1100)을 작동시키는 사용자로부터 입력(105)에 의해 지정된 바와 같이 각각의 기능을 수행하라고 하는 요구를 수신했다고 가정한다. 호스트 프로세서 리소스(1120)는 특정된 논리 어드레스에 있는 데이터의 검색을 위해 인터페이스(1011)를 통한 요구를 데이터 관리 로직(1040)에 전송하는 것을 포함할 수 있는 기능을 실행한다. 다른 기능들을 수행하는 것에 부가하여, 데이터 관리 로직(140)은 메모리 시스템(1050)에서 적절한 물리적 어드레스에 수신된 액세스 요구의 논리적 어드레스를 매핑하고 하나 이상의 데이터 저장 어셈블리로부터 데이터를 검색하도록 구성될 수 있다. 메모리 시스템(1050)(그리고 하나 이상의 어셈블리들(100, 101, 102, ...))으로부터 적절한 데이터의 검색에 이어서, 데이터 관리 로직(140)은 검색된 데이터를 데이터에 대한 요구를 충족하는 호스트 프로세서 리소스(1120)에 전송한다.
비-제한적 예시적인 실시예에서, 호스트 프로세서 리소스(1120)는 데이터 관리 로직(1040)으로부터 수신된 데이터에 따라 디스플레이 스크린(1030)에 이미지의 표시를 시작한다. 일 실시예에서, 체크아웃 스테이션(100)은 어셈블리(100)의 다이(110-1) 및/또는 다이(110-2)에 저장된 대응하는 데이터에 적어도 부분적으로 기초하여 이미지를 랜더링하는 디스플레이 스크린(1030)을 포함한다.
추가적인 예로서, 호스트 프로세서 리소스(1120)가 사용자로부터 입력(105)에 의해 특정된 각각의 기능을 수행하라고 하는 요구를 수신할 수 있다는 것에 유의해야 한다. 호스트 프로세서 리소스(1120)는 호스트 프로세서 리소스(1120)에 의해 특정된 논리적 어드레스에 데이터를 저장하기 위해 기능을 실행하고 데이터 관리 로직(1040)과 통신한다. 요구를 수신한 것에 응답하여, 데이터 관리 로직(1040)은 논리적 어드레스를 적절한 물리적 어드레스에 매핑하고 수신된 데이터를 하나 이상의 어셈블리들(100, 101, 102, 등)에서 대응하는 위치에 저장한다.
앞서 논의된 바와 같이, 각각의 어셈블리들은 다수의 다이를 포함할 수 있다. 상이한 초기 생성 전압(예를 들어, 전압 Vcc1, Vcc2, Vcc3, 기타 등등)은 적절한 데이터 관리 동작들을 수행하기 위해 각각의 메모리 다이들에 의해 사용될 수 있다.
개시된 예시적인
실시예들의
상이한 치환
본 명세서에서 논의된 제1 예시적인 실시예는 장치를 포함한다. 본 장치는 스위치 제어 회로, 제1 유도 소자 및 제2 유도 소자를 포함한다. 스위치 제어 회로는 장치의 제1 다이에 배치된다. 스위치 제어 회로는 제1 전압을 생성하기 위해 제1 유도 소자를 통해 전류를 제어한다. 제2 유도 소자는 제1 전압을 수신하여 제2 전압을 생성하도록 결합된다. 제2 전압은 장치에서의 제2 다이에 전력을 공급한다.
제1 예시적인 실시예는 하기 추가적인 실시예들을 생산하기 위해 하나 이상의 하기 특징들 중 임의의 것과 함께 구현될 수 있다:
일 실시예에 따라, 제1 전압은 제1 다이에 전력을 공급한다.
일 실시예에서, 제1 유도 소자는 자기 방식으로 제2 유도 소자에 결합된다.
다른 실시예에 따라, 제1 유도 소자와 제2 유도 소자는 제1 다이 상에 배치된다. 제2 전압의 크기는 제1 전압의 크기보다 더 크다.
추가적인 실시예들에 따라, 제2 다이는 제1 다이 상에 적층된다. 제2 전압의 크기는 제1 전압의 크기보다 더 크다.
또 다른 실시예에서, 제1 다이는 한 세트의 저장 셀들을 포함하고; 제1 다이에서의 저장 셀들의 세트는 제1 데이터를 저장한다. 제2 다이는 한 세트의 저장 셀들을 포함한다. 제2 다이에서의 저장 셀들의 세트는 제2 데이터를 저장한다.
다른 실시예에 따라, 제1 유도 소자와 제2 유도 소자는 제1 다이에 배치된다.
추가적인 실시예들에서, 제1 다이와 제2 다이는 제1 다이의 대향 평면이 제2 다이의 대향 평면과 실질적으로 접촉하는 수직 스택으로 배치된다. 도전성 링크는 제1 다이로부터 제2 다이로 연장된다. 도전성 링크는 제2 유도 소자로부터 제2 다이에 배치된 다이오드로 제2 전압을 전달한다.
추가적인 실시예들에 따라, 도전성 링크는 제2 전압을 제2 유도 소자의 출력 노드로부터 다이오드의 애노드로 전달한다.
추가적인 실시예들에서, 제1 유도 소자의 제1 노드는 입력 전압에 결합되고; 입력 전압은 제1 유도 소자를 통해 전류를 제공한다. 제1 전압의 크기는 입력 전압의 크기보다 더 크다.
장치는 호스트 기판을 더 포함할 수 있다. 제1 다이와 제2 다이는 호스트 기판의 대향면 상에 서로 인접하여 배치된다. 도전성 링크는 호스트 기판의 대향면 상에서 제1 다이로부터 제2 다이로 연장된다. 도전성 링크는 제2 전압을 제2 유도 소자로부터 제2 다이에 배치된 다이오드로 전달한다.
일 실시예에서, 제1 유도 소자와 제2 유도 소자는 호스트 기판 상에 배치된다.
추가적인 실시예들에 따라, 제1 다이는 제1 DRAM(Dynamic Random Access Memory) 디바이스이다. 제2 다이는 제2 DRAM(Dynamic Random Access Memory) 디바이스이다.
추가적인 실시예에서, 제2 전압의 크기는 제1 전압의 크기보다 더 크다. 제1 다이는 제1 제조 기술에 따라 제조된 제1 세트의 반도체 컴포넌트를 포함한다. 제1 세트의 반도체 컴포넌트는 제1 최대 임계 전압의 인가를 견딜 수 있다. 제2 다이는 제2 세트의 반도체 컴포넌트를 포함한다. 제2 세트의 반도체 컴포넌트는 제2 제조 기술에 따라 제조될 수 있다. 제2 세트의 반도체 컴포넌트는 제2 최대 임계 전압의 인가를 견딜 수 있다. 제1 전압의 크기는 제1 최대 임계 전압보다 작다. 제2 전압의 크기는 제1 최대 임계 전압보다 더 크다. 제2 전압의 크기는 제2 최대 임계 전압보다 작다.
다른 실시예에서, 제1 세트의 반도체 컴포넌트는 제1 세트의 반도체 컴포넌트에 대한 손상을 방지하기 위해 제2 전압으로부터 전기적으로 분리된다. 제1 전압은 제1 다이내의 저장 셀들에 대해 저장 동작들을 수행하는데 사용된다. 제2 전압은 제2 다이내의 저장 셀들에 대해 저장 동작들을 수행하는데 사용된다.
추가적인 실시예들에서, 장치는 제1 다이로부터 제2 다이로 연장되는 제1 도전성 링크를 포함한다. 제1 도전성 링크는 제2 전압을 제1 다이로부터 제2 다이내에 배치된 스위치 컴포넌트로 전달한다. 제2 도전성 링크는 제1 다이로부터 제2 다이로 연장된다. 제2 도전성 링크는 스위치 제어 회로에 의해 생성된 스위치 제어 신호를 스위치 컴포넌트로 전달한다. 스위치 제어 신호는 스위치 컴포넌트의 상태를 제어한다.
장치는 모니터 회로를 더 포함할 수 있다. 모니터 회로는 제1 전압의 크기를 피드백으로서 모니터링한다. 스위치 제어 회로는 제1 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제1 전압을 생성한다.
다른 실시예에 따라, 장치는 제2 전압의 크기를 피드백으로서 모니터링하도록 구성된 모니터 회로를 더 포함할 수 있다. 스위치 제어 회로는 제2 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제2 전압을 생성한다.
일 실시예에서, 장치는 스위칭 회로에 의해 제어되는 스위치를 포함한다. 스위치는 제1 유도 소자와 제2 유도 소자 사이에 배치될 수 있다. 스위치는 제1 다이에 전력을 공급하기 위해 제1 전압을 제공한다. 제2 유도 소자는 제1 전압을 수신하고 제2 다이에 전력을 공급하는 제2 전압을 생성한다.
컴퓨터 시스템은 장치를 포함하도록 구성될 수 있다. 이러한 컴퓨터 시스템은 제1 다이의 저장 셀들과 제2 다이에서의 저장 셀들에 저장된 대응하는 데이터의 설정을 관리하도록 구성된 호스트 컴퓨터 프로세서 하드웨어를 포함하도록 구성될 수 있다.
본 명세서에서 논의된 바와 같은 컴퓨터 시스템은 어셈블리의 제1 다이 및 제2 다이에 저장된 대응하는 데이터에 적어도 부분적으로 기초하여 이미지를 랜더링하는 디스플레이 스크린을 포함할 수 있다.
본 명세서에서 논의된 바와 같은 제2 예시적인 실시예는 어셈블리에서의 전력을 관리하기 위한 방법을 포함하고, 이 방법은: 입력 전압을 수신하는 단계; 입력 전압으로부터 제1 전압을 생성하기 위해 제1 유도 소자를 통한 전류를 제1 다이 상에 배치된 스위칭 회로를 통해 제어하는 단계; 제2 유도 소자를 통해 제1 전압으로부터 공급되는 전류를 통해 제2 전압을 유도하는 단계; 및 제2 전압을 제2 다이에 전달하는 단계 -제2 전압은 제2 다이에서의 회로에 전력을 공급함- 를 포함할 수 있다.
제2 예시적인 방법 실시예는 하기 추가적인 실시예들을 생산하기 위해 하나 이상의 하기 특징들 중 임의의 것과 함께 구현될 수 있다.
일 실시예에 따라, 제1 전압은 제1 다이에 전력을 공급한다.
일 실시예에서, 본 방법은 제2 전압이 제1 전압의 크기보다 더 크게 되도록 생성하는 단계를 더 포함한다.
다른 방법 실시예에 따라, 제1 유도 소자와 제2 유도 소자는 제1 다이에 배치된다.
다른 방법 실시예에 따라, 제1 다이와 제2 다이는 제1 다이의 대향 평면이 제2 다이의 대향 평면과 접촉하는 수직 스택으로 배치된다. 하나의 방법 실시예는: 제1 다이로부터 제2 다이로 연장되는 도전성 링크 상에서 제2 전압을 전달하는 단계를 더 포함하고, 도전성 링크는 제2 전압을 제2 유도 소자로부터 제2 다이에 배치된 다이오드로 전달한다.
다른 방법 실시예에 따라, 본 방법 실시예는: 입력 전압을 수신하는 단계 -입력 전압은 제1 유도 소자를 통한 전류의 소스임- ; 및 제2 전압의 크기가 입력 전압의 크기보다 더 크게 되도록 생성하는 단계를 더 포함한다.
다른 방법 실시예에 따라, 제1 세트의 반도체 컴포넌트는 제1 세트의 반도체 컴포넌트에 대한 손상을 방지하기 위해 제2 전압으로부터 전기적으로 분리된다. 본 방법은: 제1 다이에서의 저장 셀들에 대해 저장 동작들을 수행하기 위해 제1 전압을 이용하는 단계; 및 제2 다이에서의 저장 셀들에 대해 저장 동작들을 수행하기 위해 제2 전압을 이용하는 단계를 더 포함한다.
다른 실시예에 따라, 방법 실시예는: 제2 전압을 제1 다이로부터 제2 다이에 배치된 스위치 컴포넌트로 전달하는 단계; 및 스위치 제어 신호를 스위치 컴포넌트에 전달하는 단계를 포함할 수 있고, 스위치 제어 신호는 스위치 컴포넌트의 상태를 제어한다.
다른 방법 실시예에 따라, 방법 실시예는: 제1 전압의 크기를 모니터링하는 단계; 및 제1 전압의 크기에 기초하여, 제1 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제1 전압을 생성하는 단계를 포함할 수 있다.
다른 방법 실시예에 따라, 방법 실시예는: 제2 전압의 크기를 모니터링하는 단계; 및 제2 전압의 크기에 기초하여, 제2 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제2 전압을 생성하는 단계를 더 포함할 수 있다.
본 명세서에서 논의된 바와 같은 제3 예시적인 실시예는 명령어들이 저장되어 있는 컴퓨터 판독가능 기억 하드웨어(예를 들어, 컴퓨터 판독가능 기억 매체)를 포함하며, 명령어들은, 컴퓨터 프로세서 하드웨어에 의해 수행될 때, 컴퓨터 프로세서 하드웨어로 하여금: 입력 전압으로부터 제1 전압을 생성하기 위해 제1 다이 상에 배치된 스위칭 회로를 통해 제1 유도 소자를 통해 전류를 제어하는 동작; 및 제2 유도 소자를 통해 제1 전압으로부터 공급된 전류를 제어하는 것에 기초하여 제1 전압으로부터 제2 전압을 유도하는 동작을 수행하게 하고, 도전성 링크는 제2 전압을 제2 다이에 전달하고, 제2 전압은 제2 다이에서의 회로에 전력을 공급한다.
제3 예시적인 실시예는 하기 추가적인 실시예들을 생산하기 위해 하나 이상의 하기 특징들 중 임의의 것과 함께 구현될 수 있다.
일 실시예에 따라, 제1 전압은 제1 다이 상의 회로에 전력을 공급한다.
일 실시예에서, 컴퓨터 판독가능 기억 하드웨어는 컴퓨터 프로세서 하드웨어로 하여금 제2 전압이 제1 전압의 크기보다 더 크게 되도록 생성하는 동작을 더 수행하게 하는 명령어들을 포함한다.
다른 실시예에 따라, 컴퓨터 판독가능 기억 하드웨어는 컴퓨터 프로세서 하드웨어로 하여금: 입력 전압을 수신하는 동작; 및 제1 전압의 크기가 입력 전압의 크기보다 더 크게 되도록 생성하는 동작을 더 수행하게 하는 명령어들을 포함하며, 입력 전압은 제1 유도 소자를 통한 전류의 소스이다.
추가적인 실시예들에서, 컴퓨터 판독가능 기억 하드웨어는 컴퓨터 프로세서 하드웨어로 하여금: 제1 전압의 크기를 모니터링하는 동작; 및 제1 전압의 크기에 기초하여, 제1 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제1 전압을 생성하는 동작을 더 수행하게 하는 명령어들을 포함한다.
추가적인 실시예들에서, 컴퓨터 판독가능 기억 하드웨어는 컴퓨터 프로세서 하드웨어로 하여금: 제2 전압의 크기를 모니터링하는 동작; 및 제2 전압의 크기에 기초하여, 제2 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제2 전압을 생성하는 동작을 수행하게 하는 추가적인 명령어들을 포함할 수 있다.
본 명세서에서 논의된 바와 같은 제4 예시적인 실시예는: 입력 전압을 수신하기 위한 수단; 입력 전압으로부터 제1 전압을 생성하기 위해 제1 유도 소자를 통한 전류를 제1 다이 상에 배치된 스위칭 회로를 통해 제어하기 위한 수단; 제2 유도 소자를 통해 제1 전압으로부터 공급되는 전류를 통해 제2 전압을 유도하기 위한 수단; 및 제2 전압을 제2 다이에 전달하기 위한 수단 -제2 전압은 제2 다이에서의 회로에 전력을 공급함- 을 포함하는 전력 매니저를 포함한다.
제4 예시적인 실시예는 하기 추가적인 실시예들을 생산하기 위해 하나 이상의 하기 특징들 중 임의의 것과 함께 구현될 수 있다.
일 실시예에 따라, 제1 전압은 제1 다이 상의 회로에 전력을 공급한다.
일 실시예에서, 전력 매니저는 제2 전압이 제1 전압의 크기보다 더 크게 되도록 생성하기 위한 수단을 포함한다.
다른 실시예에 따라, 제1 유도 소자와 제2 유도 소자는 제1 다이에 배치된다.
또 다른 실시예에 따라, 제1 다이와 제2 다이는 제1 다이의 대향 평면이 제2 다이의 대향 평면과 접촉하는 수직 스택으로 배치된다. 전력 매니저는: 제1 다이로부터 제2 다이로 연장되는 도전성 링크 상에서 제2 전압을 전달하기 위한 수단을 더 포함하고, 도전성 링크는 제2 전압을 제2 유도 소자로부터 제2 다이에 배치된 다이오드로 전달한다.
추가적인 실시예들에서, 전력 매니저는: 입력 전압을 수신하기 위한 수단 -입력 전압은 제1 유도 소자를 통한 전류의 소스임- ; 및 제2 전압의 크기가 입력 전압의 크기보다 더 크게 되도록 생성하기 위한 수단을 포함한다.
추가적인 실시예들에서, 제1 세트의 반도체 컴포넌트는 제1 세트의 반도체 컴포넌트에 대한 손상을 방지하기 위해 제2 전압으로부터 전기적으로 분리된다. 전력 매니저는: 제1 다이에서의 저장 셀들에 대해 저장 동작들을 수행하기 위해 제1 전압을 이용하기 위한 수단; 및 제2 다이에서의 저장 셀들에 대해 저장 동작들을 수행하기 위해 제2 전압을 이용하기 위한 수단을 더 포함할 수 있다.
추가적인 실시예에 따라, 전력 매니저는: 제2 전압을 제1 다이로부터 제2 다이에 배치된 스위치 컴포넌트로 전달하기 위한 수단; 및 스위치 제어 신호를 스위치 컴포넌트에 전달하기 위한 수단을 포함할 수 있고, 스위치 제어 신호는 스위치 컴포넌트의 상태를 제어한다.
일 실시예에서, 전력 매니저는 제1 전압의 크기를 모니터링하기 위한 수단; 및 제1 전압의 크기에 기초하여, 제1 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제1 전압을 생성하기 위한 수단을 포함한다.
추가적인 실시예들에서, 전력 매니저는: 제2 전압의 크기를 모니터링하기 위한 수단; 및 제2 전압의 크기에 기초하여, 제2 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내의 제2 전압을 생성하기 위한 수단을 포함한다.
본 명세서에서의
실시예들의
잠재적인 이점들
본 명세서에서의 일 실시예는 어셈블리 내부에 단지 하나의 집중된 전력 생성 유닛을 갖는 개념을 지원한다. 이것은 전압-주파수-스케일링, 광 모드 제어, 저전력 상태의 제어, 기타 등등과 같이, 효과적인 전력 관리 제어를 가능하게 하거나 적어도 수월하게 한다,
다른 실시예에 따라, 본 명세서에서 논의된 바와 같은 전력 생성은 엄중한 최대 전압 레이팅들에 제한되지 않고 이종 멀티-디바이스 시스템들내에서 대부분의 전력 및/또는 면적 효율 기술에 대해 수행될 수 있다. 전용 전력 관리 회로는 분리 장치일 수 있지만 로직 프로세스 내부의 일부일 수도 있다. 후자의 실시예는 동일 다이 상에서의 관리 제어를 할 수 있는 이점이 있다.
다른 실시예에 따라, 제안된 개념은 이종 스택들 내부의 기능 유닛들로부터 전력 관리를 분리하는 아이디어를 지원한다. 특정한 적층형 디바이스들은 항상 가장 적합한 프로세스 기술에서 수행될 수 있는 전용 기능성(예를 들어, DRAM, 불휘발성 메모리들, RF, 센서들)을 포함할 것이다.
다른 실시예에 따라, 전력 관리 회로는 멀티-디바이스 시스템에서 내부적으로 모든 필요한 전압을 생성하고 플랫폼에 대한 공급 상호접속부의 수는 물론 플랫폼에 대한 디바이스들의 수를 감소시킨다. 언급된 바와 같이, 수율 면적과 비용 양쪽 모두에서 이점이 있다.
그러한 실시예에 따라, 멀티-디바이스 시스템에서 고전압의 생성 및 분배는 전압이 증가함에 따라 감소하는, 공급 전류의 양에 의해 결정되는 것과 같이 시스템내의 공급 범프(bump)들과 상호접속부들(예를 들어, TSVs)의 수를 감소시킨다.
본 명세서에서 논의된 바와 같은 임의의 리소스들은 본 명세서에 개시된 임의의 또는 모든 방법 동작들을 수행하고 및/또는 지원하기 위해 하나 이상의 전산화된 장치들, 컴퓨터 시스템들, 서버들, 기지국들, 무선 통신 장비, 통신 관리 시스템들, 워크스테이션들, 휴대용이거나 또는 랩톱 컴퓨터들, 기타 등등 포함할 수 있다. 즉, 하나 이상의 전산화된 장치들 또는 프로세서들은 본 발명의 상이한 실시예들을 수행하기 위해 본 명세서에서 설명된 것과 같이 동작하도록 프로그래밍되고 및/또는 구성될 수 있다.
본 명세서에서의 또 다른 실시예들은 본 명세서에 개시된 바와 같은 동작들을 수행하기 위해, 소프트웨어 프로그램들, 펌웨어, 로직, 기타 등등 포함한다. 그러한 일 실시예는 소프트웨어 명령어들이 후속 실행을 위해 인코딩되는 비일시적 컴퓨터 판독가능 기억 매체(즉, 임의의 컴퓨터 판독가능 하드웨어 기억 매체)를 포함하는 컴퓨터 프로그램 제품을 포함한다. 명령어들, 하나 이상의 프로세서들을 갖는 전산화된 장치에서 실행될 때, 프로그램은 프로세서가 본 명세서에 개시된 동작들을 수행하게 한다. 그와 같은 배열들은 소프트웨어, 펌웨어, 코드, 명령어들, 데이터(예를 들어, 데이터 구조들), 기타 등등으로서 제공되고, 광학 매체(예를 들어, CD-ROM), 플로피 디스크, 하드 디스크, 메모리, 기타 등등과 같은 비일시적 컴퓨터 판독가능 기억 매체, 또는 하나 이상의 ROM, RAM, PROM, 기타 등등에서의 펌웨어 또는 단코드(shortcode)와 같은 다른 매체, 또는 ASIC(Application Specific Integrated Die) 등에서의 로직 상에서 배열되거나 인코딩될 수 있다. 소프트웨어 또는 펌웨어 또는 다른 그와 같은 구성들은 전산화된 장치 상에 설치되어 그 전산화된 장치가 본 명세서에서 설명된 기술들을 수행할 수 있게 할 수 있다.
따라서, 본 명세서에서의 실시예들은 본 명세서에서 논의된 바와 같은 동작들을 지원하는 장치, 방법, 시스템, 컴퓨터 프로그램 제품, 기타 등등에 관한 것이다.
본 명세서에서 논의된 바와 같은 임의의 프로세싱은 임의의 적절한 순서로 수행될 수 있다는 것에 유의해야 한다.
본 명세서에서 논의된 바와 같은 장치, 시스템, 방법, 장치, 컴퓨터 판독가능 기억 매체 상의 명령어들, 기타 등등은 또한 소프트웨어 프로그램, 펌웨어, 소프트웨어, 하드웨어 및/또는 펌웨어의 하이브리드, 또는 프로세서 디바이스, 운영 체제 또는 소프트웨어 애플리케이션 내에서 하드웨어 단독으로서 엄밀하게 구현될 수 있다는 것을 이해해야 한다.
부가적으로, 본 명세서에서 각각의 상이한 특징들, 기술들, 구성들, 기타 등등이 이 개시의 상이한 곳에서 논의될 수 있지만, 적당한 곳에서, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 선택적으로 실행될 수 있다는 것에 유의해야 한다. 개시된 특징들의 임의의 치환은 가능하다. 따라서, 본 명세서에 기술된 바와 같은 하나 이상의 실시예는 많은 상이한 방식들로 구현되고 보여질 수 있다.
추가적으로, 본 명세서에서의 기술들은 어셈블리들을 포함하는 시스템들에 사용하기에 적합하다는 것에 유의해야 한다. 그러나, 본 명세서에서의 실시예들은 그러한 애플리케이션에 사용하는 것에 제한되지 않고 본 명세서에서 논의된 기술들은 또한 다른 애플리케이션에도 매우 적합하다는 것에 유의해야 한다.
상세 사항은 그 바람직한 실시예들을 참조하여 특별히 도시되고 기술되었지만, 형태 및 상세 사항에 있어서의 다양한 변화가 첨부된 특허청구범위에 의해 한정되는 바와 같은 본 명세서의 사상 및 범주로부터 벗어남이 없이 본원에서 이루어질 수 있음이 본 분야의 숙련된 자에 의해 이해될 것이다. 그러한 변경들은 본원의 범주에 포함되도록 의도된다. 이와 같이, 본원의 실시예들의 상술한 설명은 제한적으로 의도되지 않는다. 오히려, 본 명세서에서의 실시예들에 대한 임의의 제한은 다음의 특허청구범위에서 제시된다.
Claims (25)
- 장치로서,
제1 유도 소자와 제2 유도 소자;
복수의 다이; 및
상기 장치의 제1 다이에 배치되며, 제1 유도 소자를 통해 전류를 제어하여 제1 전압을 생성하는 스위치 제어 회로
를 포함하고,
상기 제2 유도 소자는 상기 제1 전압을 수신하고 제2 전압을 생성하도록 결합되고, 상기 제2 전압은 상기 장치의 제2 다이에 전력을 공급하는, 장치. - 제1항에 있어서,
상기 제1 유도 소자는 상기 제2 유도 소자에 자기 방식으로 결합되는, 장치. - 제1항 또는 제2항에 있어서,
상기 제1 전압은 상기 제1 다이에 전력을 공급하고;
상기 제1 유도 소자와 상기 제2 유도 소자는 상기 제1 다이 상에 배치되고;
상기 제2 전압의 크기는 상기 제1 전압의 크기보다 더 큰, 장치. - 제2항에 있어서,
상기 제2 다이는 상기 제1 다이 상에 적층되고;
상기 제2 전압의 크기는 상기 제1 전압의 크기보다 더 큰, 장치. - 제1항 또는 제4항에 있어서,
상기 제1 다이는 한 세트의 저장 셀들을 포함하고, 상기 제1 다이의 저장 셀들의 세트는 제1 데이터를 저장하고;
상기 제2 다이는 한 세트의 저장 셀들을 포함하고, 상기 제2 다이의 저장 셀들의 세트는 제2 데이터를 저장하는, 장치. - 제1항 또는 제4항에 있어서,
상기 제1 유도 소자와 상기 제2 유도 소자는 상기 제1 다이에 배치되는, 장치. - 제1항에 있어서,
상기 제1 다이와 상기 제2 다이는 상기 제1 다이의 대향 평면이 상기 제2 다이의 대향 평면과 실질적으로 접촉하는 수직 메모리 스택으로 배치되고,
상기 장치는,
상기 제1 다이로부터 상기 제2 다이로 연장되고, 상기 제2 유도 소자로부터 상기 제2 다이에 배치된 다이오드로 상기 제2 전압을 전달하는 도전성 링크를 더 포함하는, 장치. - 제7항에 있어서,
상기 도전성 링크는 상기 제2 전압을 상기 제2 유도 소자의 출력 노드로부터 상기 다이오드의 애노드로 전달하는, 장치. - 제1항에 있어서,
상기 제1 유도 소자의 제1 노드는 입력 전압에 결합되고, 상기 입력 전압은 상기 제1 유도 소자를 통해 전류를 제공하고;
상기 제1 전압의 크기는 상기 입력 전압의 크기보다 더 큰, 장치. - 제1항 또는 제9항에 있어서,
호스트 기판 -상기 제1 다이와 상기 제2 다이는 상기 호스트 기판의 대향면 상에 서로 인접하여 배치됨- ; 및
상기 호스트 기판의 대향면 상에서 상기 제1 다이로부터 상기 제2 다이로 연장되고, 상기 제2 전압을 상기 제2 유도 소자로부터 상기 제2 다이에 배치된 다이오드로 전달하는 도전성 링크를 더 포함하는, 장치. - 제10항에 있어서,
상기 제1 유도 소자와 상기 제2 유도 소자는 상기 호스트 기판 상에 배치되는, 장치. - 제1항에 있어서,
상기 제1 다이는 제1 DRAM(Dynamic Random Access Memory) 디바이스이고;
상기 제2 다이는 제2 DRAM(Dynamic Random Access Memory) 디바이스인, 장치. - 제1항에 있어서,
상기 제2 전압의 크기는 상기 제1 전압의 크기보다 더 크고;
상기 제1 다이는 제1 세트의 반도체 컴포넌트들을 포함하고, 상기 제1 세트의 반도체 컴포넌트들은 제1 제조 기술에 따라 제조되고, 상기 제1 세트의 반도체 컴포넌트들은 제1 최대 임계 전압의 인가를 견딜 수 있고;
상기 제2 다이는 제2 세트의 반도체 컴포넌트들을 포함하고, 상기 제2 세트의 반도체 컴포넌트들은 제2 제조 기술에 따라 제조되고, 상기 제2 세트의 반도체 컴포넌트들은 제2 최대 임계 전압의 인가를 견딜 수 있고;
상기 제1 전압의 크기는 상기 제1 최대 임계 전압보다 더 작고;
상기 제2 전압의 크기는 상기 제1 최대 임계 전압보다 더 크며;
상기 제2 전압의 크기는 상기 제2 최대 임계 전압보다 더 작은, 장치. - 제13항에 있어서,
상기 제1 세트의 반도체 컴포넌트들은 상기 제1 세트의 반도체 컴포넌트들에 대한 손상을 방지하기 위해 상기 제2 전압으로부터 전기적으로 분리되고;
상기 제1 전압은 상기 제1 다이에서의 저장 셀들에 대해 메모리 저장 동작들을 수행하는데 사용되고;
상기 제2 전압은 상기 제2 다이에서의 저장 셀들에 대해 메모리 저장 동작들을 수행하는데 사용되는, 장치. - 제1항, 제13항 또는 제14항 중 어느 한 항에 있어서,
상기 제1 다이로부터 상기 제2 다이로 연장되고, 상기 제2 전압을 상기 제1 다이로부터 상기 제2 다이에 배치된 스위치 컴포넌트로 전달하는 제1 도전성 링크; 및
상기 제1 다이로부터 상기 제2 다이로 연장되고, 상기 스위치 제어 회로에 의해 생성된 스위치 제어 신호를 상기 스위치 컴포넌트로 전달하는 제2 도전성 링크 -상기 스위치 제어 신호는 상기 스위치 컴포넌트의 상태를 제어함-
를 더 포함하는, 장치. - 제1항에 있어서,
상기 제1 전압의 크기를 피드백으로서 모니터링하는 모니터 회로를 더 포함하고;
상기 스위치 제어 회로는 상기 제1 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내에서 상기 제1 전압을 생성하는, 장치. - 제1항에 있어서,
상기 제2 전압의 크기를 피드백으로서 모니터링하는 모니터 회로를 더 포함하고;
상기 스위치 제어 회로는 상기 제2 유도 소자를 통해 전류의 스위칭을 제어하여 원하는 전압 범위내에서 상기 제2 전압을 생성하는, 장치. - 제1항에 있어서,
스위칭 회로에 의해 제어되고, 상기 제1 유도 소자와 제2 유도 소자 사이에 배치되며, 상기 제1 다이에 전력을 공급하기 위해 상기 제1 전압을 제공하는 스위치를 더 포함하고,
상기 제2 유도 소자는 상기 제1 전압을 수신하고 상기 제2 전압을 생성하여 상기 제2 다이에 전력을 공급하는, 장치. - 제1항에 따른 장치를 포함하는 컴퓨터 시스템으로서,
상기 제1 다이의 저장 셀들과 상기 제2 다이의 저장 셀들에 저장된 대응하는 데이터의 설정들을 관리하도록 구성된 호스트 컴퓨터 프로세서 하드웨어를 더 포함하는, 컴퓨터 시스템. - 제19항에 있어서,
상기 장치에 저장된 대응하는 데이터에 적어도 부분적으로 기초하여 이미지를 랜더링하는 디스플레이 스크린을 더 포함하는, 컴퓨터 시스템. - 입력 전압을 수신하는 단계;
상기 입력 전압으로부터 제1 전압을 생성하기 위해 어셈블리의 제1 다이 상에 배치된 스위칭 회로를 통해 제1 유도 소자를 통한 전류를 제어하는 단계;
제2 유도 소자를 통해 상기 제1 전압으로부터 공급되는 전류를 통해 제2 전압을 유도하는 단계; 및
상기 제2 전압을 상기 어셈블리에서의 제2 다이에 전달하는 단계 -상기 제2 전압은 상기 제2 다이에서의 회로에 전력을 공급함-
를 포함하는, 방법. - 제21항에 있어서,
상기 제2 전압이 상기 제1 전압의 크기보다 더 크게 되도록 생성하는 단계를 더 포함하는, 방법. - 제21항 또는 제22항에 있어서,
상기 제1 유도 소자와 상기 제2 유도 소자는 제1 다이에 배치되는, 방법. - 제21항 또는 제22항에 있어서,
상기 제1 다이와 상기 제2 다이는 상기 제1 다이의 대향 평면이 상기 제2 다이의 대향 평면과 접촉하도록 수직 메모리 스택으로 배치되고,
상기 방법은,
상기 제1 다이로부터 상기 제2 다이로 연장되는 도전성 링크 상에서 상기 제2 전압을 전달하는 단계를 더 포함하고,
상기 도전성 링크는 상기 제2 전압을 상기 제2 유도 소자로부터 상기 제2 다이에 배치된 다이오드로 전달하는, 방법. - 제21항에 있어서,
입력 전압을 수신하는 단계 -상기 입력 전압은 상기 제1 유도 소자를 통한 상기 전류에 대한 소스임- ; 및
상기 제2 전압의 크기가 상기 입력 전압의 크기보다 더 크게 되도록 생성하는 단계
를 더 포함하는, 방법.
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