KR20050032037A - 반도체장치 및 그것을 사용한 메모리카드 - Google Patents

반도체장치 및 그것을 사용한 메모리카드 Download PDF

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아키히코 가노다
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고지 다테노
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Abstract

본 발명은 전원의 효율을 내리지 않고 소형화가 도모되고, 스위칭시의 노이즈를 저감할 수 있는 반도체장치 및 그것을 사용한 메모리카드로서, 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 최종단 부근의 출력전압을 제어하는 전압제어부와, 최종 출력전압이 공급되는 내부 소자를 구비하고, 최초단의 1차 승압회로는, 인덕턴스소자와, 스위칭소자와, 다이오드와, 구동회로를 구비하고, 인덕턴스소자의 금속코일부에는 반도체 집적회로의 형성공정을 이용하여 형성한 금속배선을, 코어부에는 상기 형성공정을 이용하여 형성한 배선층간 절연막을 사용한다. 또, 스위칭소자와 다이오드의 일부를 인덕턴스소자의 아래쪽에 배치하는 구성으로 한다.

Description

반도체장치 및 그것을 사용한 메모리카드{SEMICONDUCTOR DEVICE AND MEMORY CARD USING SAME}
본 발명은 전원전압보다 높은 전압 또는 입력전압보다도 낮은 전압을 내부회로에서 발생하여 내부소자를 동작시키는 반도체장치 및 그것을 사용한 메모리카드 등의 전자기기에 관한 것이다.
휴대정보단말의 보급에 따라 삽입형 반도체미디어에 의한 데이터의 운반이 증가하고, 운반하는 데이터도 텍스트문서뿐만 아니라 고품질 화상, 음성, 동화상 등 그 데이터량이 증가하고 있다. 이 때문에 이들 데이터의 유지에 불가결한 불휘발성 메모리, 특히 전기적 소거가 가능한 EEPR0M(Electrically Erasable Programmable Read 0nly Memory)의 수요가 증가하고 있다. 일괄소거가 가능한 EEPROM을 플래시 EEPROM (이하, 플래시 메모리라 기재함)이라 하고, 소거동작을 소자단위 또는 블럭단위로 일괄하여 행함으로써 고집적화가 가능한 것부터, 대용량 또한 저가격의 불휘발성 메모리로서 널리 사용되고 있다.
플래시메모리를 탑재하는 IC카드는 휴대전화용 카드나 크레디트카드, 캐시카드 등에 사용되어 널리 보급이 진행됨과 동시에, 다기능화의 요구가 높아져, OS나 어플리케이션 프로그램 및 데이터를 저장할 수 있는 대용량 메모리의 탑재, 휴대전화에서 사용하는 데에 있어서의 저소비 전력화가 요구되고 있다. 이 때문에 IC카드에 탑재되는 마이크로컴퓨터나 플래시메모리의 미세화, 저전원 전압화가 진전되고 있다.
또, 민생기기의 고기능화에 따라 그 제어에 사용되는 플래시메모리내장 마이크로컴퓨터도 고속화나 저소비 전력화가 요구되어 마이크로컴퓨터 + 플래시메모리의 미세화, 저전원 전압화가 진행되고 있다.
플래시메모리에서는 데이터의 기록이나 소거 시에 전원전압보다도 높은 전압이 필요하여 플래시메모리 LSI 내부에는 승압회로가 설치된다. 그리고 승압회로에는 차지펌프회로라 불리우는 회로방식이 널리 사용되고 있다. 차지펌프회로의 일례에서는 도 29에 나타내는 바와 같이 콘덴서(160), 다이오드(170)로 이루어지는 기본단위 회로를 직렬 다단으로 나열하고, 그 콘덴서의 한쪽 단자에 펄스형상의 바이어스전압을 가하고, 전하를 1 클록마다 다음 단계로 이송하여 용량성 부하의 전압을 상승시키고 있다. 차지펌프회로에는 이 외에도 배전압 정류방식이라 불리우는 복수의 콘덴서를 병렬 충전한 후, 직렬접속으로 전환하여 고전압을 얻는 방식도 있다.
또 다른 승압회로의 방식으로서, DC-DC 컨버터회로를 사용하는 방식이나, DC-DC 컨버터회로와 차지펌프회로를 병용하는 방식이, 각각 일본국 특개평7-21791호 공보, 특개평8-297986호 공보에 개시되어 있다.
또, 입력전압보다도 낮은 전압을 필요로 하는 경우에 사용되는 강압회로 내장 LSI에서는 드롭퍼형의 회로를 사용하거나, 초퍼형 강압회로를 사용할 때에는 그것에 사용하는 인덕터는 개별부품으로 LSI 칩의 외부에 설치되어 있다.
IC카드에 탑재되는 마이크로컴퓨터나 플래시메모리, 또는 플래시메모리 내장 마이크로컴퓨터의 미세화, 저전원 전압화가 진행되는 한편, 플래시메모리의 기록동작이나 소거동작시의 전압은 미세화가 진행되어도 그 동작원리에 의하여 거의 내려 가있지 않다. 이 때문에 승압회로의 입력전압과 출력전압의 차는, 앞으로 점점 더 증대하는 경향에 있다.
종래의 승압회로에 사용하고 있는 차지펌프방식에서는, 펌프 1단당의 승압전압은 전원전압으로부터 다이오드강하 전압을 뺀 전압이 되기 때문에, 미세화의 진전에 의하여 LSI의 전원전압이 낮아지면 펌프 1단당의 승압전압은 작아진다. 따라서 전원전압의 저하에 따라 원하는 전압까지 승압하는 데 필요한 단수가 증가하여 회로의 레이아웃면적이 증대한다. 메모리용량이 증가하여 1G 비트, 4G 비트, 16G 비트로 대용량화함에 따라, 면적의 증대는 더욱 현저하게 된다. 앞으로도 미세화의 진전에 의하여 프로세서나 메모리는 저전압화되나, 플래시메모리의 기록, 소거전압은 거의 변하지 않기 때문에, 승압회로를 내장하는 LSI에 있어서 전원회로의 소형화는 중요한 과제로 되어 있다.
한편, 지금까지의 DC-DC 컨버터방식, 또는 DC-DC 컨버터와 차지펌프회로의 병용방식에서는, 인덕턴스소자의 형성에 통상의 LSI 프로세스에는 없는 자성체 코어의 형성이나 저저항화를 목적으로 한 후막 프로세스가 필요하다. 후막 배선에서는 인덕턴스소자 이외의 회로부분, 예를 들면 메모리의 워드선 등으로 배선 에스펙트가 높아져 미세가공이 곤란하게 된다는 문제가 있다. 이 때문에 온칩의 인덕턴스소자의 형성은 곤란하고, 인덕턴스는 다른 프로세스로 형성하여 부착시키거나, 외부 부착이라는 것이었다. 상기의 이유로부터 지금까지의 DC-DC 컨버터방식은, 통상의 LSI 프로세스에 적합한 승압회로방식으로 되어 있지 않았다.
또 강압회로 내장 LSI 에서도 드롭형 회로 때문에 소비전력이 큰, 또는 인덕터 외부 부착의 초퍼형 회로 때문에 설치면적이 크다는 문제가 있었다.
본 발명은 종래의 반도체 프로세스를 사용하면서 전원의 소형화가 도모되고, 스위칭시의 노이즈도 저감할 수 있는 반도체장치 및 그것을 사용한 메모리카드를 제공하는 것이다.
도 1은 본 발명에 관한 반도체장치의 승압회로의 일 실시예를 나타내는 도,
도 2는 본 발명에 관한 반도체장치의 1차 승압회로의 일 회로구성을 나타내는 도,
도 3은 본 발명에 관한 반도체장치의 1차 승압회로의 일 동작예를 설명하는 도,
도 4는 본 발명에 관한 반도체장치의 전압제어수단을 나타내는 회로블럭도,
도 5는 본 발명에 관한 반도체장치의 승압회로의 듀티비 생성회로와 듀티비 설정수단을 나타내는 블럭구성도,
도 6은 본 발명에 관한 반도체장치의 승압회로의 듀티비 생성회로와 듀티비 설정수단을 나타내는 블럭구성도,
도 7은 본 발명에 관한 반도체장치의 승압회로의 듀티비 생성회로와 듀티비 설정수단을 나타내는 블럭구성도,
도 8은 본 발명에 관한 반도체장치의 온칩 컨버터의 제 1 실시예를 나타내는 소자배치 및 배선도,
도 9는 본 발명에 관한 반도체장치의 온칩 컨버터의 제 1 실시예의 평면을 나타내는 도,
도 10은 본 발명에 관한 반도체장치의 온칩 컨버터의 제 2 실시예를 나타내는 소자배치 및 배선도,
도 11은 본 발명에 관한 반도체장치의 온칩 컨버터의 제 2 실시예의 단면을 나타내는 도,
도 12는 본 발명에 관한 반도체장치의 온칩 컨버터의 제 3 실시예를 나타내는 소자배치 및 배선도,
도 13은 온칩 컨버터의 제 3 실시예에 있어서의 인덕턴스소자의 다른 구성예를 나타내는 평면도,
도 14는 본 발명에 관한 반도체장치의 온칩 컨버터의 제 4 실시예를 나타내는 소자배치 및 배선도,
도 15는 본 발명에 관한 반도체장치의 온칩 인덕턴스소자의 일 평면을 나타내는 도,
도 16은 본 발명에 관한 반도체장치의 온칩 컨버터의 제 3 실시예의 단면을 나타내는 도,
도 17은 본 발명에 관한 반도체장치의 승압회로와 종래 승압회로의 면적비와 전원전압의 관계를 나타내는 도,
도 18은 본 발명에 관한 반도체장치의 승압회로와 종래 승압회로의 면적비와 동작 주파수의 관계를 나타내는 도,
도 19는 본 발명에 관한 반도체장치의 온칩 컨버터의 제 5 실시예를 나타내는 소자배치 및 배선도,
도 20은 본 발명에 관한 반도체장치의 온칩 컨버터의 제 5 실시예로서, 인덕턴스소자를 병렬 스위칭동작시킬 때의 클록파형을 나타내는 도,
도 21은 본 발명에 관한 반도체장치의 승압회로의 다른 실시예를 나타내는 도,
도 22는 본 발명에 관한 반도체장치의 승압회로의 또 다른 실시예를 나타내는 도,
도 23은 본 발명에 관한 반도체장치의 강압회로의 일 실시예를 나타내는 도,
도 24는 본 발명에 관한 반도체장치의 온칩 컨버터의 제 5 실시예를 나타내는 소자배치 및 배선도,
도 25는 본 발명의 온칩 컨버터를 사용한 플래시메모리를 내장한 마이크로컴퓨터의 구성을 나타내는 도,
도 26은 본 발명의 온칩 컨버터를 사용한 플래시메모리를 내장한 마이크로컴퓨터를 사용한 시스템보드의 구성을 나타내는 도,
도 27은 본 발명에 관한 반도체장치를 사용한 멀티 칩형 반도체장치의 일 실시예를 나타내는 도,
도 28은 본 발명에 관한 반도체장치를 사용한 메모리카드의 일 실시예를 나타내는 도,
도 29는 차지펌프방식의 종래 승압회로의 일 실시예를 나타내는 도,
도 30은 DC-DC 컨버터회로의 종래 게이트주변 회로를 설명하는 도면이다.
본 발명은 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 그 승압회로군의 최종단 부근의 승압회로에 접속된 출력전압제어수단과, 승압회로군의 출력이 공급되는 내부소자를 구비하고, 승압회로군 중, 전원전압을 제 1차 전압까지 승압하는 제 1단 승압회로는, 인덕턴스소자, 스위칭소자 및 다이오드를 포함하는 컨버터회로로 구성되고, 제 1차 전압을 소정의 최종 전압까지 승압하는 제 1단째 이후의 승압회로는, 캐패시턴스소자와 다이오드를 포함하는 차지펌프회로, 또는 인덕턴스소자, 스위칭소자 및 다이오드를 포함하는 컨버터회로로 구성되고, 승압회로를 구성하는 인덕턴스소자, 스위칭소자 및 다이오드, 출력전압제어수단, 내부소자는 반도체 기판상에 형성되고, 출력전압제어수단은 승압회로군의 최종 출력이 안정된 소정의 출력전압이 되도록 최종단 부근의 승압회로를 제어하여 그 출력을 상기 내부소자에 공급하도록 한 전원전압보다 높은 전압을 내부회로에서 발생하여 내부소자를 동작시키는 반도체장치이다.
본 발명은 스위칭소자의 게이트를 입력전원전압보다도 높은 전압으로 구동하 도록 한 반도체장치이다.
또, 스위칭소자의 게이트를 구동하는 게이트구동회로는 승압회로를 구비하고, 스위칭소자의 게이트를 입력전원전압보다도 높은 전압으로 구동하도록 한 반도체장치이다.
본 발명은 승압회로군의 최종 출력이 안정된 소정의 출력전압이 되도록 상기최종단의 승압회로를 제어하도록 한 반도체장치이다.
본 발명은 승압회로군의 최종 출력이 안정된 소정의 출력전압이 되도록 최종단의 승압회로의 하나 전의 승압회로를 제어하도록 한 반도체장치이다.
본 발명은 컨버터회로 중, 적어도 하나의 컨버터회로는, 승압동작시에 승압비 또는 스위칭 듀티비가 설정치로 유지되도록 한 반도체장치이다.
본 발명은 컨버터회로 중, 적어도 하나의 컨버터회로는 승압동작시에 승압비 또는 스위칭 듀티비가 설정치로 유지되고, 또한 그 승압비 또는 스위칭 듀티비를 임의로 설정하는 수단을 가지는 반도체장치이다.
본 발명은 컨버터회로 중, 적어도 하나의 컨버터회로는 그 스위칭주파수가 10 MHz 이상의 반도체장치이다.
본 발명은 인덕턴스소자가 복수층의 금속배선과, 그 배선층 사이에 설치된 절연막으로 이루어지고, 복수층의 금속배선이 병렬로 접속된 병렬 접속형의 인덕턴스소자인 반도체장치이다.
본 발명은 전원전압보다 높은 전압을 내부회로에서 발생하여 내부소자를 동작시키는 반도체장치와 그것을 사용한 메모리카드에 있어서, 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 최종단 부근의 출력전압을 제어하는 전압제어부와, 최종 출력전압이 공급되는 내부소자를 구비하여 복수단의 승압회로군 내에, 적어도 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 구비하고, 컨버터회로의 인덕턴스소자는, 내부소자의 신호배선 또는 전원배선에 사용되는 금속배선과 동일한 공정으로 형성되는 금속배선을 적어도 포함한 반도체장치이다.
본 발명은 전원전압보다 높은 전압을 내부회로에서 발생하여 내부소자를 동작시키는 반도체장치와 그것을 사용한 메모리카드에 있어서, 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 최종단 부근의 출력전압을 제어하는 전압제어부와, 최종 출력전압이 공급되는 내부소자를 구비하고, 최초단의 1차 승압회로는 인덕턴스소자와, 스위칭소자와, 다이오드와, 구동회로를 구비하고, 스위칭소자와 다이오드의 일부를 인덕턴스소자의 아래쪽에 배치하는 구성으로 한다.
또, 인덕턴스소자의 아래쪽에 배치된 스위칭소자 및 다이오드는 스위칭소자의 드레인측 영역과 다이오드의 애노드측 영역이 서로 마주보고 반도체 기판상에 배치되고, 또한 양 영역이 전기적으로 접속된 스위칭소자와 다이오드의 조합유닛을 적어도 2세트 이상 병렬로 접속한 구성으로 한다.
또, 입력전압을 소정의 최종 출력전압까지 강압하는 강압회로를 구비하고, 그것은 인덕턴스소자와, 스위칭소자와, 다이오드와, 구동회로와, 제어회로를 구비하고, 스위칭소자와 다이오드의 일부를 인덕턴스소자의 아래쪽에 배치하는 구성으로 한다.
또, 인덕턴스소자의 아래쪽에 배치된 스위칭소자 및 다이오드는, 스위칭소자의 소스영역과 다이오드의 캐소드측 영역이 서로 마주보고 반도체 기판상에 배치되고, 또한 양 영역이 전기적으로 접속된 스위칭소자와 다이오드의 조합유닛을 적어도 2세트 이상 병렬로 접속한 구성으로 한다. 또 승압회로는 인덕턴스소자를 형성하는 스파이럴형상으로 배선된 제 1 금속배선과, 그 제 1 금속배선의 외주단에 접속되고, 전원전압을 공급하는 제 2 금속배선과, 제 1 금속배선의 내주단에 접속되고, 내주단으로부터 아래쪽에 형성된 스위칭소자 및 다이오드의 확산층을 향하여 배선된 층간 접속배선과, 그 확산층 사이를 접속하는 제 3 금속배선을 구비하는 구성으로 한다.
또, 강압회로는 인덕턴스소자를 형성하는 스파이럴형상으로 배선된 제 1 금속배선과, 제 1 금속배선의 내주단에 접속되고, 내주단으로부터 아래쪽에 형성된 스위칭소자 및 다이오드의 확산층을 향하여 배선된 층간 접속배선과, 그 확산층 사이를 접속하는 제 3 금속배선과, 제 1 금속배선의 외주단에 접속되고, 강압된 최종 출력전압을 출력하는 제 4 금속배선을 구비하는 구성으로 한다.
또, 이 인덕턴스소자는 제 1 금속배선과 배선층간 절연막을 구비하는 구성으로 한다.
또, 상기한 반도체장치를 복수 구비하고, 그들 반도체장치를 각각 겹치게 하여 배치하고, 인접하는 반도체장치 내의 인덕턴스소자는, 인덕턴스소자의 바로 윗방향 및 바로 아랫방향에는 다른 반도체장치 내의 인덕턴스소자가 서로가 서로 겹쳐지 않도록 배치되어 있는 구성으로 한다.
또, 복수의 반도체장치는 반도체칩상에 형성되고, 반도체장치의 인덕턴스소자를 반도체칩 한쪽 절반측의 일부에 형성하고, 반도체장치에 인접하는 다른 반도체장치의 인덕턴스소자를 칩 다른쪽 절반측의 일부에 형성하는 멀티칩형 반도체장치의 구성으로 한다.
또, 상기한 반도체장치는 불휘발성 메모리 또는 불휘발성 메모리 내장 마이크로컴퓨터이고, 플래시메모리 또는 플래시메모리 내장 마이크로컴퓨터인 구성으로 한다.
또, 상기한 반도체장치와 CPU를 구비하는 메모리카드의 구성으로 한다.
도 1은 본 발명의 온칩형 컨버터를 사용한 플래시메모리의 승압회로의 구성을 나타내는 도면이다.
플래시메모리 내부의 승압전원회로는 복수의 전압을 출력하여 메모리셀에 공급하나, 본 실시예에서는 그 일부를 발췌하여 설명한다. 1차 승압회로(100)에는 플래시메모리에의 입력전원전압(101)이 입력되어 있다. 그리고 1차 승압회로(100)의 출력에는 2차 승압회로(200)가 접속되고, 이하 순서대로 N 차 승압회로까지 직렬로 접속된다. 즉 복수단의 승압회로를 직렬로 접속하여 복수단의 승압회로군을 구성하고 있다. 최종단인 N차 승압회로(900)는 그 최종단으로부터 출력하는 출력전압(902)을 제어하는 전압제어부(910)를 가지고, 그 전에 내부소자의 메모리셀(1000)이 접속된다. 제 1단의 1차 승압회로(100)는 승압형의 DC-DC 컨버터회로이고, 인덕턴스소자(110), 스위칭소자(120), 다이오드(130) 및 스위칭소자의 게이트구동회로(140), 출력평활콘덴서(150)로 구성된다. 2차 승압회로(200)로부터 N차 승압회로(900)는 승압형의 DC-DC 컨버터회로나, 차지펌프회로로 구성하고 있다.
메모리에 기록, 소거, 판독 등의 요구가 있던 경우, 플래시메모리 내부의 승압 전원회로는 소정의 전압을 메모리셀에 공급하기 위하여 승압동작을 개시한다.
도 2에 승압형의 DC-DC 컨버터회로의 기본 회로도와 도 3에 그 승압동작 파형을 나타낸다.
먼저, 구동회로(140)의 출력신호(CLK)의 상승(로우전압 → 하이전압)에 의하여 1차 승압회로의 스위칭소자(120)가 온이 되어 인덕턴스소자(110)에 전류(IL)를 흘려 자계의 에너지를 축적한다. 다음에 CLK의 하강(하이전압 → 로우전압)에 의하여 스위칭소자(120)가 오프되면, 인덕턴스소자의 전류가 연속하여 흐르도록 자계에 축적된 에너지에 의하여 다이오드(130)를 거쳐 다이오드전류(ID)가 흘러 출력 평활콘덴서(150)를 충전한다.
또한 다이오드(130)에는 MOS 트랜지스터의 드레인과 게이트를 접속한 M0S형 다이오드가 사용되고, 본 명세서에서는 게이트와 접속된 드레인측 영역을 애노드, 소스측 영역을 캐소드라 칭한다. 또 M0S형 다이오드 이외의 쇼트키 다이오드, PN 접합 다이오드 등은 온으로부터 오프로의 리커버리특성을 고려함으로써 다이오드(130)로서 사용하는 것도 가능하다.
상기한 스위칭을 반복함으로써 입력전원전압이 승압된다. 그 모양을 인덕턴스소자(110)의 출력전압(Vx)과 1차 승압회로(100)의 출력전압(Vout)에 대하여 도 3에 나타내었다. 승압된 출력전압(Vout)은 2차 승압회로의 입력이 된다. 이때 스위칭소자의 온시간을 Ton, 오프시간을 Toff라 하고, Ton의 기간에 축적된 자속이 Toff의 기간에 방출된다고 하면 출력전압(Vout)은 입력전압(Vin)의(Ton + Toff)/Toff 배가 된다. 즉, 스위칭 듀티비에 의하여 승압비가 결정되고 있다.
본 실시예에 있어서는 스위칭 듀티비를 일정하게 하여 고정의 승압비로 함으로써 구동회로(140)의 회로규모의 저감이 가능하게 된다.
또, 상기 스위칭소자(120)의 게이트를 구동하는 구동회로(140)는, 그 내부에 도시하고 있지 않으나, 게이트용 승압회로를 구비하고 있다. 그리고 입력전원전압(101)보다도 높은 전압으로 상기 스위칭소자의 게이트를 구동함으로써 상기 스위칭소자의 게이트폭을 축소하는 것이 가능하게 된다. 이에 의하여 상기 스위칭소자의 레이아웃면적을 축소하는 것이 가능하게 될 뿐만 아니라, 상기 스위칭소자의 게이트용량과 드레인접합용량이 감소하고, 그것들의 용량의 충전손실을 삭감하는 것이 가능하게 되어 전체의 승압회로(100)의 효율이 향상된다. 또한 상기 스위칭소자를 레이아수하는 면적을 축소할 수 있기 때문에, 그들 내부의 배선길이를 단축할 수 있기 때문에 배선저항에 의한 손실도 줄일 수 있다.
상기 구동회로(140)의 내부의 상기 게이트용 승압회로는 차지펌프회로를 사용하고 있으나, 상기 구동회로의 출력전압이 입력전원전압(101)보다도 높은 전압이면 충분하다. 이 때문에 상기 게이트용 승압회로의 승압비는 승압회로(100)의 전체의 승압비보다도 낮게 하는 것이 가능하게 된다. 또한 상기 게이트용 승압회로의 부하용량은 상기 스위칭소자의 게이트용량뿐이며, 상기 승압회로(100)의 부하에 비하여 작다. 이상의 것에 의하여 상기 게이트용 승압회로의 회로 규모는 전체의 승압회로를 차지펌프회로로 실현한 경우보다도 축소할 수 있기 때문에, 상기 인덕턴스소자(110)의 아래쪽에 수납하는 것이 가능한 면적으로 억제된다.
본 실시예에서는 1차 승압회로 이후도 DC-DC 컨버터회로를 사용하는 경우에는 필요에 따라 각 승압회로에 대하여 각각 고정의 승압비로 전압을 승압한다. 그리고 최종단의 N차 승압회로에 이르고 나서, 소정의 전압으로 제어하여 메모리셀에 공급한다. 또 1차 승압회로 이후에 차지펌프회로를 사용하는 경우에도 마찬가지로 필요에 따라 각 승압회로에 대하여 각각 고정의 승압비로 전압을 승압한다. 그리고 최종단인 N차 승압회로에 이르고 나서, 소정의 전압으로 제어하여 메모리셀에 공급한다.
또, 최종단의 하나 전인 N - 1차 승압회로에서 소정의 전압으로 제어하고, 다시 최종단인 N차 승압회로에서 고정의 승압비로 승압한 후에 메모리셀에 공급하도록 하여도 전압의 제어는 가능하고, 구동회로(140)의 회로규모의 저감이 가능하게 된다. 또한 회로 규모의 저감과 고정밀도한 전압을 얻는 것을 양립시키기 위하여 최종단 N 차 승압회로와 N - 1차 승압회로의 양쪽에서 전압의 제어를 행하도록 하여도 좋다.
본 발명에 의하면 1차 승압회로를 DC-DC 컨버터회로로 함으로써 입력전원전압이 1V 이하 정도까지 저하하여도 인덕턴스전류를 확보할 수 있도록 스위칭소자의 구동능력을 정함으로써 승압이 가능하게 된다. 즉, 인덕턴스소자에 후단의 부하에 필요한 에너지를 상회하는 자계의 에너지를 축적할 수 있으면 승압이 가능하게 된다. 또 구동회로나 전압제어수단도 간단하게 되어 승압전원회로의 레이아웃 면적을 저감할 수 있다.
한편, 종래의 차지펌프회로에서는 전하를 콘덴서에 축적하고, 그 콘덴서의 한 쪽 단자에 펄스형상의 바이어스전압을 가하여 전하를 다음 단계로 이송한다.
그리고 전하의 역류를 방지하기 위한 다이오드가 각 단계에 있다. 1 단계분의 승압전압은 전원전압으로부터 다이오드순방향 강하전압을 뺀 전압이 되기 때문에, 전원전압이 1V 정도까지 저하하면 다이오드의 전압이 지배적이 되어 거의 승압이 불가능하게 된다.
도 4는 최종단의 출력전압의 크기를 제어하는 전압제어수단(910)의 일례를 나타내는 블럭 다이어그램이다. 이 전압제어수단(910)은 게이트와 드레인을 단락한 MOS형의 다이오드(920)를, 그 한계치 전압의 합이 소정의 전압이 되도록 복수개 직렬로 접속하고, 또한 제 N단째의 승압회로(900)의 출력전압이 소정의 전압을 초과하였을 때에 흐르는 전류가 정전류가 되는 회로로 되어 있다. 승압회로(900)의 출력단자에는 평활콘덴서(151)가 접속되어 있다.
복수개 직렬로 접속된 MOS형 다이오드(920)로부터 인출되는 전압이 소정의 전압을 초과하면 정전류가 흐르고, 컴퍼레이터(922)는 정지신호를 발생하여 전압의 상승을 저지한다. 한편, MOS형 다이오드(920)로부터 인출되는 전압이 소정의 전압 이하로 저하되면 컴퍼레이터(922)는 발신기(904)에 기동신호를 주어 제 N단 승압회로(900)의 전압을 제어하고, 그 출력전압을 상승시킨다. 또한 이 실시예에서는 최종단의 승압회로에 전압제어수단을 설치하고 있으나, 최종단 부근, 예를 들면 그 전단에 설치하고, 최종단은 일정한 승압비로 하는 것도 가능하다.
이와 같이 정전류를 적당한 정전압으로 변환하여 컴퍼레이터(922)에 의하여 이 정전압과 기준전압을 비교함으로써 제 N 단째의 승압회로(900)에 입력되는 발진회로(904)의 출력전압을 온, 오프시켜 일정한 소정전압을 얻는다. 따라서 중간의 전압은 고정된 승압비로 대략 처리하고, 최종단의 출력전압만을 제어함으로써 회로규모의 축소가 가능하게 된다.
여기서 스위칭 듀티비를 일정하게 하여 고정의 승압비로 함으로써, 게이트구동회로(140)의 회로규모의 저감이 가능하게 되는 이유를 상세하게 설명한다. 먼저 비교를 위해 도 30에 나타내는 입력전압(6101)을 출력전압(6102)으로 승압하는 종래 구성의 DC-DC 컨버터회로의 제어방식에 대하여 설명한다.
상기 게이트구동회로(140)는 게이트제어회로(6140)에 대응하고 있다. 먼저 출력전압(6102)을 필터(6141)를 통하여 피드백하고, 기준전압 발생회로(6142)의 출력과의 오차를 오차 증폭기(6143)로 증폭한다.
그후, 오차 증폭기(6143)의 출력과 3각파 발생회로(6144)의 출력을 비교기(6145)에 의하여 비교하여 스위칭소자(120)의 온 또는 오프를 결정하여, 게이트구동 회로(6146)에 신호를 보낸다. 게이트구동회로(6146)는 스위칭소자(120)의 온기간의 비율을 변화시킴으로써 출력전압을 일정하게 유지한다.
이 때문에 피드백용 필터(6141), 기준전압 발생회로(6142), 오차 증폭기(6143), 3각파 발생회로(6144) 및 비교기(6145) 등의 회로블럭이 필요하게 된다. 한편 본 발명의 경우, DC-DC 컨버터회로 단체로는 출력전압의 피드백은 행하지 않고 미리 설정한 스위칭 듀티비에 따라 스위칭소자(120)를 동작시킬 뿐이다.
그 때문에 상기한 피드백의 루프구성은 불필요하게 되어 고정의 스위칭 듀티비를 생성하는 회로와 게이트구동회로만으로 충분하여 그 회로규모를 저감할 수 있다.
또한 게이트구동회로(140)가 단순한 구성이 되기 때문에 고주파동작이 가능하게 된다. 그 결과, 인덕턴스값을 작게 선택할 수 있기 때문에 인덕턴스소자(120)의 점유면적도 저감할 수 있다. ·
게이트구동회로(140)를 구성하는 소자의 제조상의 불균일 등에 의하여 스위칭 주파수와 스위칭 듀티비는 약간 불균일하나, 상기한 바와 같이 게이트구동회로(140)의 규모를 조절하여 단순한 구성으로 하여도 승압은 가능하다.
즉, 다음단의 제 2단 승압회로(200)가 차지펌프회로인 경우에도 다이오드의 순방향 강하 전압의 장벽을 초과하는 전압을 제 1단 승압회로(100)로부터 출력할 수 있으면 충분하고, 스위칭 듀티비에 의하여 결정되는 승압비의 정밀도는 거칠어도 좋다. 또한 게이트구동회로(140)의 규모는 커지나, 스위칭 듀티비를 안정되게 하기 위한 제어회로를 사용할 수도 있다.
또한 설계시 뿐만 아니라 제조시, 동작시에 있어서도 스위칭 듀티비를 외부로부터 설정 가능하게 하는 수단을 설치하여도 좋다. 이하, 도 5 내지 도 7에 듀티비 생성회로와 그 듀티비를 설정하는 수단의 일례를 나타낸다.
도 5는 카운터와 비교기를 사용한 듀티비 생성회로를 나타내는 블럭 다이어그램이다. 그 회로의 동작은 발진기(7001)로부터 직사각형파(7002)를 출력하고, 그 펄스수를 카운터(7003)로 세어 듀티비 설정부(7007)에서 설정한 디지털치(7008)와 카운터출력(7004)을 비교기(7005)로 비교하여 원하는 듀티비를 가지는 스위칭신호(7006)를 생성한다.
그리고, 스위칭신호(7006)를 게이트구동회로(140)에 입력하여 스위칭소자(120)를 구동할 수 있도록 증폭한 후, 게이트를 구동한다. 카운터(7003)로서 주기값과 스위치 온기간의 값의 세트나 주기가 고정된 카운터를 사용한 경우는, 설정치(7008)는 스위치 온 또는 오프기간의 값이어도 좋다. 이와 같이 하여 발진기(7001)의 듀티비가 관리되고 있지 않은 경우에도 원하는 스위칭 듀티비를 얻는 것이 가능하게 된다.
직사각형파(7002)를 발생하는 발진기(7001)는 듀티비생성회로의 일부로서 배치한 도면으로 설명하였으나, 승압비가 다른 DC-DC 컨버터 승압회로를 복수 사용하는 경우는 발진기를 공통으로 사용하여도 좋고, LSI 외부로부터 공급되는 클록을 직사각형파(7002)로서 사용하는 것도 가능하다.
또한 각각의 승압회로의 게이트구동회로의 모두에 발진기와 듀티비 생성회로를 설치하여도 좋다. 또 발진기를 공통으로 하고, 차지펌프회로방식의 승압회로에는 그대로 입력하고, DC-DC 컨버터회로방식의 승압회로에는 듀티비생성회로를 개별로 배치하는 것도 가능하다. 당연 듀티비가 같은 승압회로는 듀티비생성회로를 공유하는 것이 가능하다.
도 6은 3각파 출력의 발진기를 사용한 듀티비생성회로를 나타내는 블럭 다이어그램이다. 듀티비설정부(7007)에서 설정한 값(7008)을 기초로, 한계치 전압 발생회로(7109)의 출력인 한계치(7110)를 정한다. 그리고 한계치(7110)와 3각파 발진기(7101)로부터의 3각파의 순간 값(7104)을 비교기(7105)로 비교하여 원하는 듀티비를 가지는 스위칭신호(7006)를 생성한다.
도 7에 발진기 그 자체의 듀티비를 변경 가능한 발진회로의 일례를 나타낸다. 발진기(7501)는 듀티비 설정부(7507)로서 2세트의 CR 지연 시정수(7507a * 7507c와 7507b * 7507d)를 가지고 있다.
그 비를 t1 : t2라 하면, 스위칭신호(7006)의 듀티비는 t1 : t1 + t2가 된다. 듀티비 설정부(7507)는 저항(7507a)이 조정 가능하게 되어 있고, 그 밖의 정전용량(7507c, 7507d)은 같은 값으로 고정이고, 저항(7507b)도 고정으로 되어 있다.
도 6, 도 7에서 설명한 듀티비 설정부(7007)로서, 퓨즈, 배선 마스크옵션, 콘택트배치의 마스크옵션, 또는 설치시의 단자접속 옵션 등에 의한 배선접속의 유무에 의하여 설정치(7008)를 유지하는 방법과, 불휘발성 메모리나 레지스터 등의 재기록 가능한 기억소자에 의하여 설정치를 유지하는 방법이 있다. 레지스터를 사용한 경우, 전원투입시에 값이 정해질 필요가 있어, 불휘발성 메모리 등으로부터 설정치를 판독하는 구성을 생각할 수 있다.
퓨즈나 배선옵션 등의 배선접속의 변경에 의하여 직접으로 저항치 또는 용량치 등을 변경하는 것도 가능하나, 간접적으로 설정치로 하여도 좋다. 반대로 듀티비 설정에 불휘발성 메모리나 레지스터 등의 값을 유지하는 수단을 사용한 경우, 그 값을 기초로 저항치 또는 용량치 등을 변경하도록 스위치소자를 전환하는 방법도 생각할 수 있다.
도 30에 나타낸 종래 구성의 DC-DC 컨버터의 비교기는 전압을 비교하기 위하여 차동 앰플리파이어를 구성할 필요가 있다. 그러나 도 5에 나타내는 본 발명 실시예의 카운터를 사용한 듀티비 설정방식의 비교기는, 논리회로로 구성이 가능하고, 회로면적은 차동 앰플리파이어에 비하여 작다. 도 6에서는 차동 앰플리파이어가 필요하게 되나, 피드백제어의 루프를 구성하지 않고, 직접 듀티비를 설정하기 때문에 위상설계가 용이하게 된다.
도 5 내지 도 7에 나타낸 실시예에 있어서는, 스위칭 듀티비에 의하여 승압비를 간접적으로 결정하고 있으나, 승압비를 듀티비로 변환하는 블럭(도시 생략)을 설치하고, 승압비를 설정치로 하여도 좋다.
이와 같이 승압비를 설정변경 가능하게 함으로써 고속동작시는 메모리 LSI에의 입력전압은 3V 이나, 저소비 전력 동작시는 1V로 내려 가는 경우, 스위칭 듀티비를 동작모드에 따라 LSI 내부에서 변경함으로써 단순한 회로구성 그대로 입력전압의 변화에 대응하는 것이 가능하다. 고속동작 품종과, 저속이나 저소비 전력인 품종을 동일한 칩으로서 제조하여 출하시에 내부의 레지스터를 변경하여 품종을 나누는 것도 가능하게 된다.
본 실시예에 의하면 제 1단의 승압회로를 DC-DC 컨버터회로로 함으로써 입력전원전압이 1V 이하 정도까지 저하하여도 인덕턴스전류를 확보할 수 있도록 스위칭소자(120)의 구동능력을 정함으로써 승압이 가능하게 된다. 즉, 인덕턴스소자(110)에 후단의 부하에 필요한 에너지를 상회하는 자계의 에너지를 축적할 수 있으면 승압이 가능하게 된다.
또, 구동회로나 전압제어수단도 간단하게 되어 승압전원회로의 레이아웃 면적을 저감할 수 있다. 한편, 차지펌프회로에서는 전하를 콘덴서에 축적하고, 그 콘덴서의 한쪽 단자에 펄스형상의 바이어스전압을 가하여 전하를 다음 단계로 이송한다. 그리고 전하의 역류를 방지하기 위한 다이오드가 각 단계에 필요하다.
1 단계분의 승압전압은, 전원전압으로부터 다이오드의 순방향 강하전압을 뺀 전압이 되기 때문에, 전원전압이 1V 정도까지 저하하면 다이오드의 전압이 지배적이게 되어 거의 승압이 불가능하게 된다.
도 8에 본 발명의 온칩 컨버터의 제 1 실시예를 나타낸다. 온칩 컨버터를 구성하는 인덕턴스소자(110)와, 그 주변 소자인 스위칭소자(120), 다이오드(130)의 배치 및 인덕턴스소자와의 접속관계를 나타낸 도면이고, 스위칭소자(120)의 형성영역을 M, 다이오드(130)의 형성영역을 D로 나타내었다. 또 도 9에 본 발명의 온칩 컨버터의 제 1 실시예의 평면구성을 나타낸다. 도 9에 나타내는 바와 같이 컨버터는 반도체 칩의 일부영역에 형성되고, 입력전원전압(101)을 도 1에 나타낸 회로(도 9에서는 컨버터부만 나타낸다)에서 승압한 후에 칩 내부의 소자(예를 들면 플래시 메모리소자 ; 도시 생략)를 구동한다.
인덕턴스소자(110)의 제 1 금속배선인 금속배선부(l11)는 도 9의 반도체 칩 내부에 있는 플래시 메모리소자의 신호배선 또는 전원배선에 사용되는 금속배선 중, 플래시 메모리소자에서는 신호배선에 사용되고 있는 2층째의 금속배선을 스파이럴형상으로 한 것으로, 인덕턴스소자(110)의 코어부분은 금속배선의 배선층간 절연막 및 보호절연막으로 형성된다.
종래는 칩 내에 인덕턴스소자를 만들어 넣는 경우, 특별히 두께 수 ㎛의 후막배선 프로세스를 추가하거나, 다른 프로세스에서 가공한 것을 부착하여 직렬저항을 내리고 있었다. 본 발명에서는 위에서 설명한 바와 같이 예를 들면 플래시 메모리의 배선프로세스에 손을 가하는 일 없이 인덕턴스소자(110)를 온칩으로 만들어 넣는다.
또한, 구조의 상세는 나중에 병렬 접속형 인덕턴스의 설명으로 대략 단면도 ; 도 16(a) 내지 도 16(c)를 사용하여 말한다.
입력전원전압(101)을 공급하는 제 2 금속배선이 인덕턴스소자(110)의 금속배선부(111)의 외주단에 연결되고, 금속배선부(111)의 내주단으로부터 기판측으로 내려진 층간 접속배선(181)이, 스위칭소자(120)와 다이오드(130)의 확산층(도시 생략)을 연결하는 제 3 금속배선인 1층째의 금속배선(m1)과 접속한다. 금속배선(m1)은 금속배선(m1a와 m1b)으로 이루어지고, m1a는 인덕턴스소자의 대략 한 변과 동일한 정도로 일 방향으로 연장되고, 그것을 경계로 하여 스위칭소자(120)의 형성영역(M)과 다이오드(130)의 형성영역(D)이 분할되고, m1b는 m1a의 복수개소로부터 m1a와는 직교방향으로 연장되고, 스위칭소자(120)와 다이오드(130)의 확산층(도시 생략)과 접속된다. 또한 간단을 위하여 도 8, 도 9에서는 스위칭소자(120) 및 다이오드(130)와 인덕턴스소자(110) 사이의 금속배선에 대해서만 나타내고, 그 밖의 배선은 생략하였다(특히 설명이 없으면, 이하의 도면에 있어서도 마찬가지).
또, 도 8에 있어서 인덕턴스소자(110)의 금속배선부(ll1)의 형상을 간단을 위하여 사각형으로 하였으나, 8각형이나 16각형 등, 다른 다각형이어도 좋다. 이하의 실시예에 있어서도 마찬가지이다.
본 실시예와 같이, 인덕턴스소자(110)의 바로 밑에 스위칭소자(120)와 다이오드(130)를 설치하고, 금속배선부(l11)의 내주단으로부터 반도체 기판측을 향하여 내린 층간 접속배선(181)을 스위칭소자(120)와 다이오드(130)의 확산층을 연결하는 1층째의 금속배선(m1)에 접속시킴으로써, 소자 사이의 배선저항 및 기생 인덕턴스를 작게 할 수 있기 때문에, 전원의 효율을 내리지 않고 온칩 컨버터의 소형화가 도모되고, 스위칭시의 노이즈도 줄일 수 있다.
도 10에 본 발명의 온칩 컨버터의 제 2 실시예를 나타낸다. 온칩 컨버터를 구성하는 인덕턴스소자(110)와, 그 주변소자인 스위칭소자(120), 다이오드(130)의 배치 및 인덕턴스소자와의 접속관계를 나타낸 도면으로, 스위칭소자(120)의 형성영역을 M, 다이오드(130)의 형성영역을 D로 나타내었다.
도 11은 본 발명의 온칩 컨버터의 제 2 실시예의 대략 단면을 나타내는 도면이다. 도 11에 있어서, 1200은 MOS 트랜지스터[스위칭소자(120)]나 M0S 다이오드[다이오드(130)]가 형성되는 웰 확산층, 120D, 120S는 각각 스위칭소자의 드레인영역, 소스영역을 형성하는 확산층, 130A, 130K는 각각 다이오드의 애노드영역, 캐소드영역을 형성하는 확산층이다.
스위칭소자(120)의 형성영역(M)에는, M1과 M2의 2개의 트랜지스터가 소스영역을 형성하는 확산층(120S)을 공유하여 설치되어 있고, 콘택트 배선을 거쳐 확산층(120S)에 접속된 1층째(금속)배선은 그라운드전위에 고정된 GND 배선이다. 또 다이오드(130)의 형성영역(D)에는 D1과 D2의 2개의 MOS 다이오드가 캐소드영역을 형성하는 확산층(130K)을 공유하여 설치되어 있고, 콘택트 배선을 거쳐 확산층(130K)에 접속된 1층째(금속)배선은 컨버터회로의 출력전위가 되는 Vout 배선이다. 게이트배선중, G로 나타낸 배선이 스위칭소자(120)의 게이트부이며, 콘택트 배선 및 1층째(금속)배선을 거쳐 확산층(120D)(130A)에 접속된 배선이 MOS 다이오드(130)의 게이트부이다.
그리고 스위칭소자(120) 및 다이오드(130)는 각각 복수로 분할되어, 스위칭소자(120)의 드레인영역과 다이오드(130)의 애노드영역이 마주보고 배치되고, 양 영역은 동일한 확산층(120D)(130A)에 형성되어 있다. M1과 D2, 또는 M2와 D1을 조합유닛이라 부르고, 스위칭소자(120)와 다이오드(130)는 조합유닛을 복수세트 병렬로 접속한 구성으로 되어 있다.
이와 같은 구성으로 함으로써, 도 8에 나타낸 제 1 실시예와 비교하여 스위칭소자(120)와 다이오드(130) 사이의 배선거리가 짧아져 배선저항이나 기생의 인덕턴스가 감소하기 때문에, 인덕턴스소자의 소형화나 스위칭 노이즈의 저감이 도모된다.
이상 설명한 바와 같이 스위칭소자(120)의 바로 밑에 스위칭소자(120)와 다이오드(130)를 설치하고, 금속배선부(111)의 외주단으로부터 기판측으로 내린 층간 접속배선(181)을 스위칭소자(120)와 다이오드(130)의 확산층을 연결하는 1층째의 금속배선(m1)과 접속됨으로써, 소자 사이의 배선저항 및 기생 인덕턴스를 작게 할 수 있기 때문에 전원의 효율을 내리지 않고 온칩 컨버터의 소형화가 도모되어 스위칭시의 노이즈도 줄일 수 있다.
도 12에 본 발명의 온칩 컨버터의 제 3 실시예를 나타낸다. 본 실시예는 도 8에 있어서 인덕턴스소자(110)의 금속배선부를 복수개 병렬로 한 것이다. 상기한 실시예(도 8)에서도 설명한 바와 같이 금속배선부(111, 112)는 반도체 칩 내부에 있는 플래시 메모리소자의 신호배선 또는 전원배선에 사용되는 금속배선 중, 플래시메모리소자에서는 각각 신호배선과 전원배선에 사용되고 있는 2층째와 3층째의 금속배선을 그대로 사용하여 각각 형성되어 있다.
복수의 다른 배선층에서 평면형상을 동일하게 한 스파이럴형상 인덕턴스소자의 금속배선부(111, 112)를, 그것들에 전류를 흘린 경우에 생기는 자속의 방향이 동일하고, 또한 서로 자속이 관통하도록 겹쳐서 형성하여 이들을 병렬로 접속하는 것이 중요하다. 자속이 서로 간섭하지 않는 배치로 단일 배선층의 인덕턴스소자를 병렬 접속한 경우에는 저항은 k분의 1(k는 병렬로 접속한 인덕턴스소자의 수)이 되나, 인덕턴스값도 k분의 1로 감소한다. 자속이 동일한 방향으로 서로 관통하도록 겹침으로써 저항을 k분의 1로 하면서 인덕턴스값을 원래의 1층분의 인덕턴스소자와 대략 동일하게 할 수 있다. 이에 의하여 플래시메모리 등의 통상의 LSI 배선 프로세스에 손을 가하는 일 없이 저저항인 인덕턴스소자를 온칩으로 만들어 넣을 수 있다(도시는 생략하고 있으나, 각 층 사이를 관통구멍 등으로 동전위의 부분을 접속하여도 좋다).
병렬로 접속한 인덕턴스소자를 형성하는 금속배선부(111, 112는) 각각 스파이럴형상이면 반드시 동일형상, 동일 사이즈가 아니어도 좋고, 예를 들면 111의 형상은 사각형이고, 112의 형상은 8각형이어도 서로 자속이 관통하고 있으면 된다. 또 도 13에 나타내는 바와 같이, 111을 112에 투영시켰을 때에, 111 및 112의 스파이럴 중심점(111a, 112a)이, 서로 다른 스파이럴형상 금속배선부로부터 어긋나 있지 않으면 중심점이 반드시 일치하지 않고 있어도 좋다.
또, 다층의 배선으로 병렬 접속한 인덕턴스소자로 함으로써, 스위칭소자(120)의 동작을 고주파화하였을 때의 표피효과에 의한 저항상승도 억제할 수도 있다. 인덕턴스소자를 보다 작게 하기 위해서는 고주파 스위칭이 필요하게 되나, 주파수가 20MHz를 초과하면 표피효과가 나타나, 도체의 표면에만 전류가 집중한다. 이 경우, 가령 두께 수㎛의 배선으로 저저항인 인덕턴스소자를 구성한 셈이어도 도체 단면의 전체에 전류가 흐를 수 없기 때문에 저항치가 상승한다. 그런데 복수 배선층을 병렬로 접속하여 구성한 인덕턴스소자에서는 합계의 단면적이 동일한 경우에도 그 도체 표면적이 후막 배선보다도 크기 때문에, 표피효과에 의한 저항의 상승이 적게 억제된다는 이점이 있다.
도 14에 본 발명의 온칩 컨버터의 제 4 실시예를 나타낸다. 본 실시예는 도 12에 있어서 금속배선부(111 및 112)를 각각 3층째 배선, 4층째 배선으로 형성하고, 1층째 배선과 2층째 배선으로 스위칭소자(120)와 다이오드(130)의 확산층(도시 생략)을 연결하는 금속배선(m1)을 형성하였을 때의 실시예이다. 1층째의 금속배선의 시트저항이 클 때에 금속 배선부와 스위칭소자나 다이오드 사이의 배선저항을 내리는 데 에유효하다.
도 12에 나타낸 인덕턴스소자의 금속 배선부(l11)의 평면도를 도 15에, 그 A-A' , B-B' , C-C'단면도를 각각 도 16(a) 내지 도 16(c)에 나타낸다.
도 15에 있어서, 180a∼189a는 각각 층간 접속배선(180∼189)과 금속 배선부(111)의 접속점을 나타낸 것이다.
각각 도 16(a)∼도 16(c)에 있어서, 인덕턴스소자(110)는 2층째 및 3층째의 금속배선과 그 층간에 설치된 배선층간 절연막 및 보호절연막으로 이루어지는 병렬접속형의 인덕턴스소자이다. 즉 금속배선과 배선층간 절연막으로 이루어지는 복수층이 병렬로 복수 접속된 인덕턴스소자이다. 그리고 인덕턴스소자를 형성하는 금속배선은, 도 12 및 도 15에 나타내는 바와 같은 복수층의 금속배선으로 이루어지는 스파이럴형상의 배선이며, 스파이럴형상 배선의 외주단에는 입력전원전압(101)이 공급된다. 각 스파이럴형상 배선에 있어서, 외주단은 층간 접속배선(180)으로 서로 접속되고, 내주단으로부터 기판측으로 내린 층간 접속배선(181)이 1층째의 금속배선(m1a)과 교차한다(도 16a). 그리고 금속배선(mla)은 인덕턴스소자의 대략 한 변과 동일한 위치에 B-B'방향으로 연장된다(도 16b). 금속배선(m1a)을 경계로 하여 스위칭소자(120)의 형성영역(M)(도 16의 120a)과 다이오드(130)의 형성영역(D)(도 16의 130a)이 분할되고, mla의 복수개소로부터 C-C'방향으로 금속배선(mlb)이 연장되어(도 12), 스위칭소자(120)와 다이오드(130)의 확산층(도시 생략)과 접속된다(도 16c).
도 17은 본 발명의 승압회로와 종래 승압회로에 대하여 7V까지 1차 승압전압하였을 때의 면적비와 전원전압의 관계를 나타낸 설명도이다. 차지펌프회로를 사용한 종래 승압회로에서는 전원전압의 저하와 함께 회로면적이 증가하고, 전원전압이 2 V 이하에서 면적이 급격하게 커지는 데 대하여, 본 발명의 승압회로를 사용하면 회로면적의 증가는 거의 없고, 약 2.5V에서 종래 회로방식보다 면적이 작아진다. 종래 승압회로의 면적이 전원전압 2V 이하에서 급격하게 커지는 이유는, 차지펌프회로에서는 펌프 1단당의 승압전압이, 전원전압으로부터 M0S형 다이오드 강하전압(기판 바이어스의 영향을 받아, 약 1V 이상)을 뺀 전압이 되기 때문에, 승압에 필요한 차지펌프회로의 단수가 증대하기 때문이다. 이것에 대하여 본 발명에서는, 제 1차 승압회로 출력전압(102)이 7V 정도인 경우, 1단에서 승압하는 것이 가능하기 때문, M0S형 다이오드강하전압의 영향은 그다지 받지 않는다.
도 18은 본 발명의 승압회로와 종래 승압회로에 대하여 7V까지 1차 승압전압하였을 때의 면적비와 동작 주파수의 관계를 나타낸 설명도이다. 승압회로의 동작주파수가 대략 10 MHz 이상이 되면, 본 발명의 승압회로의 쪽이 종래의 승압회로보다도 사이즈가 작다. 이것은 차지펌프회로의 사이즈를 대략 정하고 있는 콘덴서의 사이즈가, 펌프의 전환동작 주파수에 반비례하는 데 대하여, DC-DC 컨버터회로의 사이즈를 대략 정하고 있는 인덕턴스소자의 사이즈는, 스위칭주파수의 2승에 반비례하기 때문이다.
도 19에 본 발명의 온칩 컨버터의 제 5 실시예를 나타낸다. 간단을 위하여 스위칭소자(120), 다이오드(130)의 배치는 도시하지 않으나, 도 12에 나타낸 컨버터와 동등한 구성으로 사이즈를 작게 한 것이 4개 나열되어 있다. 도 2에 나타낸 DC-DC 컨버터회로의 최대 소비전류와 평균전류는, 인덕턴스전류(IL)에 의하여 정해지고, 최대 전류는 커져 평균 전류의 약 2배이다. 이 때문에 플래시메모리의 입력전원에 의 부담이 커지는 경우가 있다.
이것을 해결하기 위하여 도 19에 나타내는 바와 같이, 도 12의 인덕턴스소자(110)를 합계의 인덕턴스값이 동일하게 되도록 복수세트(도면에서는 110a, 110b, 110c, 110d의 4세트)로 분할함과 동시에 스위칭소자도 4개 설치하고, 도 20에 나타내는 바와 같이 스위칭의 위상에 차이를 두고 병렬 동작시켜, 인덕턴스전류의 합계의 피크를 저감한다.
인덕턴스소자 하나의 면적을 k분의 1로 하여, k개 병렬동작의 경우, 스위칭주파수를 √(k3)배로 하면 평균전류는 k분할전과 동일하게 된다. 각 상의 최대 전류는 k분의 1이 되고, 그 합계는 1보다 작아지기 때문에 합계의 최대 전류를 줄이는 것이 가능하게 된다. 또한 스위칭의 위상을 주기의 k분의 1씩 차를 두어 병렬 동작시키면 인덕턴스전류의 합계는 가장 작게 할 수 있어, 최대 전류를 저감할 수 있다.
또, 승압비와 스위칭 듀티비의 관계는 앞에서 설명하였으나, 이 승압비(= 스위칭 듀티비의 역수)와 승압회로 병렬 분할수를 같게 하여, 스위칭주기를 등분할하도록 위상차를 설치하여 동작하면, 각 상의 합계전류의 리플이 없어져 평균전류와 합계최대 전류를 거의 일치하게 할 수 있다. 또 분할한 경우는 인덕턴스소자의 배치에 자유도가 늘어난다. 예를 들면 정방형 영역뿐만 아니라 장방형의 영역에도 배치가 가능하게 된다.
도 21은 도 1의 실시예의 N = 2인 경우이고, 또한 제 1단의 승압회로(100)의 출력에 리미터(103)를 배치한다. 이 경우, 제 2단의 승압회로(200)의 동작개시에 구비하여 미리 승압을 중간단계까지 진행시켜 둘 수 있기 때문에, 전체의 승압동작이 빨라져 메모리 엑세스속도가 향상한다. 또한 리미터(103, 203)에는 도 1의 전압제어수단(910)의 일례로서 설명한 것과 동일한 회로방식을 사용할 수 있다.
도 22는 본 발명의 다른 실시예인 플래시메모리 내부의 승압회로의 구성을 나타내는 도면이다. 플래시메모리 내부의 승압전원회로는, 복수의 전압을 출력하여 메모리셀에 공급하나, 본 실시예에서는 그 일부를 발췌하여 설명한다. 제 1단의 승압회로(5100)에는 플래시메모리에의 입력전원전압(5101)이 입력되어 있다.
그리고 제 1단의 승압회로(5100)의 출력에는 제 2단의 승압회로(5200)가 접속되고, 이하 순서대로 N단 승압회로까지 직렬로 접속된다. N단 승압회로(5900)는 그 출력전압(5902)을 제어하는 전압제어수단(5910)을 가지고, 그 전에 메모리셀(1000)이 접속된다. 제 1단 승압회로(5100)는 차지펌프회로이며, 제 2단 승압회로(5200)는 DC-DC 컨버터회로를 사용한다.
여기서는 도시하고 있지 않으나, 제 3단 승압회로로부터 제 N단 승압회로(900)는 승압형의 DC-DC 컨버터회로나, 차지펌프회로로 구성하고 있다. 제 1단 승압회로에 차지펌프회로를 사용하여 입력전원전압(Vin)을 a배로 승압한 경우, 제 2단 승압회로의 입력 최대 전류(Iin2)는 인덕턴스소자와 스위칭소자의 직류저항을 Rdc라 하였을 때 Iin2 = a * Vin/Rdc가 된다.
인덕턴스값을 L이라 하면 축적되는 에너지는 1/2L * Iin2 * Iin2가 되기 때문에, 입력전원전압을 그대로 DC-DC 컨버터회로에 입력하기보다도 축적되는 에너지가 a의 2승배가 된다. 이러한 이유로부터, 제 1단 승압회로를 차지펌프회로로 하고, 제 2단 승압회로를 DC-DC 컨버터회로로 함으로써 효율적인 승압회로를 구성할 수 있다.
단, 제 1단 승압회로의 승압비를 제 2단 승압회로의 승압비보다도 높게 하면, 반대로 차지펌프회로의 규모가 커지기 때문에 면적이 증대할 가능성이 있다. 이 때문에 제 1단 승압회로의 승압비보다도 제 2단의 승압회로의 승압비를 크게 하는 것이 필요하게 된다.
도 23에 본 발명의 온칩 컨버터를 사용한 강압회로의 실시예를 나타낸다. 컨버터회로는 인덕턴스소자(110), 스위칭소자(121), 다이오드(131), 스위칭소자의 게이트구동회로(141), 출력전압을 제어하는 제어회로(142) 및 출력 평활콘덴서(151)로 구성된다. 본 컨버터회로에 입력된 고전압(1010)은 소정의 저전압(1020)이 되어 출력된다.
온칩 컨버터를 형성하는 인덕턴스소자(110)와 그 주변 소자인 스위칭소자(121), 다이오드(131)의 배치, 배선과 평면구성 및 단면구성은, 소자의 극성을 제외하면 각각 도 8, 도 10, 도 12, 도 14와 도 9, 도 11 및 도 16a~도 16c와 거의 동일하나, 도 24에 나타내는 바와 같이 인덕턴스소자(110)의 금속 배선부(111)에는 입력전원전압(101)을 공급하는 배선이 아니고, 강압된 전압을 출력하는 제 4 금속배선이 연결된다.
또, 도 11에 나타낸 구성과 마찬가지로, 스위칭소자(121)와 다이오드(131)를 조합유닛이 병렬로 복수세트 접속된 구성으로 하는 경우, 조합유닛을 스위칭소자의 소스영역과 다이오드의 캐소드측 영역을 서로 마주보게 하여 반도체 기판상에 배치하여, 양 영역을 전기적으로 접속한 구성으로 하면 좋다.
또한 본 실시예의 강압회로는, 도 1에 기재된 승압회로(100, 200, 900)와 마찬가지로 복수단 구비하여도 좋다.
즉, 입력전압에 대하여 1차의 강압회로 또는 그것들을 복수 사용한 복수단의 강압회로군에 의하여 강압되어, 최종단의 강압회로로부터 출력되는 강압된 최종 출력전압을 제어하는 전압제어부를 구비한 반도체장치의 구성으로 할 수 있다.
도 25에 본 발명의 온칩 DC-DC 컨버터를 사용한 플래시메모리 내장 마이크로컴퓨터의 구성을 나타낸다. 플래시메모리 내장 마이크로컴퓨터(300)는 CPU(310), 플래시메모리(320), RAM(330), I/O부(340) 등으로 이루어진다. I/O부(340)에는 시리얼 I/O, 프로그래머블 입출력 포트, A-D 변환, D-A 변환 등이 포함된다. 그리고 플래시메모리(320)에서는 예를 들면 도 1에서 나타낸 승압회로 및 도 4에서 나타낸 온칩 컨버터가 사용되고 있다.
도 26은 본 발명의 온칩 컨버터를 사용한 플래시메모리 내장 마이크로컴퓨터(300)를 사용한 시스템보드(3000)의 구성을 나타낸 것이다. 시스템보드(3000)에는 플래시메모리 내장 마이크로컴퓨터(300) 외에, 마이크로컴퓨터 제어의 대상이 되는 응용시스템용의 LSI나 개별부품(3100)이 탑재되어 있고, 시스템보드(3000)는 퍼스널컴퓨터(3200)와 시리얼 I/F 등으로 접속되어, 응용시스템의 어플리케이션프로그램이 퍼스널컴퓨터(3200)로부터 플래시메모리 내장 마이크로컴퓨터(300)의 내장 플래시메모리(320)에 전송, 기록된다.
본 실시예에서 나타낸 플래시메모리 내장 마이크로컴퓨터(300)는 엔진제어나 몸체제어 등의 차량탑재 마이크로컴퓨터나, 플라즈마 디스플레이 패널(PDP)이나 DVD 관련기기 등의 시스템제어 마이크로컴퓨터로서 폭 넓은 용도에 적용 가능하다.
도 27에 본 발명의 반도체장치를 복수개 겹쳐 설치할 때에 사용하는 2종류의 반도체장치(10 및 20)의 내부 블럭 구성도를, 도 28에 반도체장치(10 및 20)를 겹쳐 카드에 설치한 멀티칩형 반도체장치의 대략 단면 구성도를 나타낸다. 도 27에 있어서, 10은 제 1 반도체장치, 20은 제 2 반도체장치, 11, 21은 메모리셀영역, 12, 22는 주변 회로영역, 1110, 1120은 본 발명에서 설명한 1차 승압회로(100)를 포함하는 승압회로영역이다. 여기서 반도체장치(20)는 반도체장치(10)의 소자 레이아웃을 거울반전한 구성을 가진다. 이 때문에 반도체장치(10)의 승압회로영역(1110) 내부에 있는 인덕턴스소자(110)는 칩의 좌측 절반의 영역에, 반도체장치(20)의 승압회로영역(1120) 내부에 있는 인덕턴스소자(110)는 칩의 우측 절반의 영역에 설치되어 있다. 도 28에 있어서, 40은 메모리카드, 30은 CPU, 31은 CPU와 제 1 반도체소자(10) 및 제 2 반도체소자(20)의 전극패드 사이를 연결하는 본딩와이어이다. 그리고 반도체장치(10, 20)의 a-a'단면, b-b'단면이 각각 도 28의 단면이 되도록 겹쳐져 있다. 예를 들면 도 28에 있어서, 반도체장치(10)의 승압회로영역(1110)의 도면 안 길이쪽은 주변 회로영역(12)이 된다.
본 발명의 승압회로를 적용한 반도체장치를 적용한 메모리카드의 구성을 이하에 기재한다.
본 발명은, 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 그 최종단 부근의 승압회로에 접속되고, 또한 최종 출력전압을 제어하는 전압제어부와, 그 최종 출력전압이 공급되는 내부소자를 구비하고, 최초단의 승압회로는 인덕턴스소자와, 스위칭소자와, 다이오드와, 그 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 구비하고, 스위칭소자와 다이오드의 일부는 인덕턴스소자의 아래쪽에 배치된 반도체장치와, 제어하는 CPU를 구비하고, 그 반도체장치는 복수개 가지고, 각각의 반도체장치는 본딩와이어로 CPU와 접속되고, 각각의 반도체장치는 겹치게 하여 배치되며, 인접하는 반도체장치 내의 인덕턴스소자는 인덕턴스소자의 바로 윗방향 및 바로 아랫방향에는 다른 반도체장치 내의 인덕턴스소자가 서로 겹치지 않도록 배치된 구성이다.
이와 같이 반도체장치를 복수개 겹쳐 설치하는 경우, 인접하는 반도체장치 사이에서 인덕터로부터 발생하는 자속끼리가 간섭하여, 동작이 불안정하게 되는 일도 생길 수 있다. 그래서 그와 같은 경우에는 도 27에 나타내는 바와 같은 제 1, 제 2반도체장치를 도 28에 나타내는 바와 같이 서로 겹치게 함으로써, 인덕턴스소자는 서로 상하에서 겹치지 않기 때문에, 자속끼리의 간섭은 생기지 않는다.
또한 이상에서 설명한 실시예에서는 본 발명을 적용한 반도체장치로서 플래시메모리를 예로 들어 설명하였으나, 전원전압보다도 높은 전압을 내부회로에서 발생하여, 내부의 소자를 구동하는 것 모두에 대하여 본 발명은 적용할 수 있다. 불휘발성메모리나 기타 메모리 이외의 반도체장치, 예를 들면 마이크로프로세서/컨트롤러 등의 반도체장치에 적용 가능하고, 건전지 1개의 전압으로 구동할 수 있게 되는 등의 효과가 있다.
또 도 28에 있어서, 플래시메모리와 함께 SRAM이나 DRAM 등의 메모리를 겹쳐도 좋다.
또한 본 발명에 의하면, 전원전압을 1V 정도까지 내리는 것이 가능하여 설치면적도 작아지기 때문에, 본 발명의 반도체장치 또는 멀티칩형 반도체장치를 휴대전화나 PDA 등의 휴대전자기기에 적용하면 기기의 저소비 전력화, 소형화, 또한 설치 비용의 저감이 가능하게 된다.
이상의 설명에서 사용한 부호는, 다음의 부품을 나타내고 있다
10 : 제 1 반도체장치 11, 21 : 메모리셀영역
12, 22 : 주변 회로영역 20 : 제 2 반도체장치
30 : CPU 40 : 메모리카드
100 : 1차 승압회로 101 : 입력전원전압
102 : 1차 승압회로의 출력전압 103, 203 : 리미터
104, 204 : 발신기 110 : 인덕턴스소자
120, 121 : 스위칭소자 130, 131, 170 : 다이오드
140, 141 : 스위칭소자의 게이트구동회로
142 : 제어회로 150, 151 : 출력 평활콘덴서
160 : 콘덴서 200 : 2차 승압회로
900 : N차 승압회로 902 : 출력전압
910 : 전압제어부 1000 : 메모리셀
1110, 1120 : 승압회로영역
본 발명에서는 전원의 효율을 내리지 않고 소형화가 도모되고, 스위칭시의 노이즈를 저감할 수 있는 반도체장치 및 그것을 사용한 메모리카드를 제공할 수 있다.

Claims (35)

  1. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과,
    상기 승압회로군의 최종단 부근의 승압회로에 접속된 출력전압제어수단과, 상기 승압회로군의 출력이 공급되는 내부소자를 구비하고,
    상기 승압회로군 중, 전원전압을 제 1차 전압까지 승압하는 제 1단 승압회로는, 인덕턴스소자, 스위칭소자 및 다이오드를 포함하는 컨버터회로로 구성되고,
    상기 제 1차 전압을 소정의 최종 전압까지 승압하는 제 1단째 이후의 승압회로는, 캐패시턴스소자와 다이오드를 포함하는 차지펌프회로, 또는 인덕턴스소자, 스위칭소자 및 다이오드를 포함하는 컨버터회로로 구성되고,
    상기 승압회로를 구성하는 인덕턴스소자, 스위칭소자 및 다이오드, 상기 출력전압제어수단, 상기 내부소자는 반도체기판상에 형성되고,
    상기 출력전압제어수단은, 상기 최종단 부근의 승압회로를 제어하여, 그 출력을 상기 내부소자에 공급하는 것을 특징으로 하는 반도체장치.
  2. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과,
    상기 승압회로군의 최종단 부근의 승압회로에 접속된 출력전압제어수단과, 상기 승압회로군의 출력이 공급되는 내부소자를 구비하고,
    상기 승압회로군 중, 전원전압을 제 1차 전압까지 승압하는 제 1단 승압회로는, 캐패시턴스소자와 다이오드를 포함하는 차지펌프회로로 구성되고,
    상기 제 1차 전압을 소정의 최종전압까지 승압하는 제 1단째 이후의 승압회로중 어느 하나의 승압단은, 인덕턴스소자, 스위칭소자 및 다이오드를 포함하는 컨버터회로로 구성되고,
    상기 승압회로를 구성하는 인덕턴스소자, 스위칭소자, 및 다이오드, 상기 출력전압제어수단, 상기 내부소자는 반도체기판상에 형성되고,
    상기 출력전압제어수단은, 상기 최종단 부근의 승압회로를 제어하고, 그 출력을 상기 내부소자에 공급하는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제 1단 승압회로의 승압비가, 상기 제 1단째 이후에 있는 컨버터회로의 승압비보다 작은 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 전원전압이 2.5V 이하인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 컨버터회로 중, 적어도 하나의 컨버터회로는 승압동작시에 승압비가 설정치로 유지되도록 한 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 컨버터회로 중, 적어도 하나의 컨버터회로에 있어서, 승압동작시에 승압비가 설정치로 유지되도록 하고, 또한 그 승압비를 임의로 설정하는 수단을 가지는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 컨버터회로 중 적어도 하나의 컨버터회로는, 승압동작시의 스위칭 듀티비가 설정치로 유지되도록 한 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 컨버터회로 중 적어도 하나의 컨버터회로는, 그 스위칭주파수가 10MHz 이상인 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서,
    상기 인덕턴스소자가 복수층의 금속배선과, 그 배선층 사이에 설치된 절연막으로 이루어지고, 상기 복수층의 금속배선이 병렬로 접속된 병렬 접속형의 인덕턴스소자인 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 인덕턴스소자를 형성하는 금속배선이 스파이럴형상의 배선이고, 상기 스파이럴형상 배선의 외주단은 상기 전원전압을 공급하는 배선에 접속되고, 내주단은 인덕턴스소자 아래쪽의 소자영역에 형성된 상기 스위칭소자의 확산층에 금속배선을 거쳐 접속되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1항에 있어서,
    전원전압보다 높은 전압을 인가하여 동작시키는 상기 내부소자가, 불휘발성 메모리인 것을 특징으로 하는 반도체장치.
  12. 제 1항에 기재된 반도체장치를 사용한 것을 특징으로 하는 메모리카드.
  13. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과,
    상기 복수단의 승압회로군 내의 승압회로에 접속되고, 최종단 부근의 출력전압을 제어하는 전압제어부와,
    상기 복수단의 승압회로군으로부터의 최종 출력전압이 공급되는 내부소자를 가지고,
    상기 복수단의 승압회로군 내에 적어도 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 가지고,
    상기 컨버터회로의 상기 인덕턴스소자는 상기 내부소자의 신호배선 또는 전원배선에 사용되는 금속배선과 동일한 공정으로 형성되는 금속배선을 적어도 포함하는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 인덕턴스소자는 복수층의 금속배선이 병렬로 접속된 병렬 접속형의 인덕턴스소자인 것을 특징으로 하는 반도체장치.
  15. 제 13항에 기재된 반도체장치를 사용한 것을 특징으로 하는 메모리카드.
  16. 제 14항에 있어서,
    상기 반도체장치는 플래시메모리 또는 플래시메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 반도체장치.
  17. 제 14항에 있어서,
    상기 인덕턴스소자를 형성하는 상기 복수층의 금속배선이, 그것들을 투영하여 겹쳤을 때에 인덕턴스소자를 형성하는 각 금속배선의 각 영역의 중심점이 서로 다른 금속배선의 영역 내에 있는 것을 특징으로 하는 반도체장치.
  18. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과,
    상기복수단의 승압회로군 내의 승압회로에 접속되고, 최종단 부근의 출력전압을 제어하는 전압제어부와,
    상기 복수단의 승압회로군으로부터의 최종 출력전압이 공급되는 내부소자를 가지고,
    상기 복수단의 승압회로군 내에 적어도 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 가지고,
    상기 컨버터회로의 상기 인덕턴스소자는, 상기 내부소자의 신호배선 또는 전원배선에 사용되는 금속배선과 동일한 공정으로 형성되는 금속배선을 적어도 포함하는 반도체장치를 복수개 가지고,
    복수의 상기 반도체장치는, 각각 겹치게 하여 배치되고, 인접하는 상기 반도체장치내의 상기 인덕턴스소자는 상기 인덕턴스소자의 바로 윗방향 및 바로 아래방향에는 다른 반도체장치 내의 인덕턴스소자가 서로 겹치지 않도록 배치되어 있는 것을 특징으로 하는 멀티칩형 반도체장치.
  19. 제 18항에 있어서,
    상기 복수의 반도체장치는 반도체칩상에 형성되고, 상기 반도체장치의 상기 인덕턴스소자를 반도체칩의 한쪽 절반측의 일부에 형성하고, 상기 반도체장치에 인접하는 다른 반도체장치의 인덕턴스소자를 칩의 다른쪽 절반측의 일부에 형성하는 것을 특징으로 하는 멀티칩형 반도체장치.
  20. 제 18항에 있어서,
    상기 인덕턴스소자는 복수층의 금속배선이 병렬로 접속된 병렬 접속형의 인덕턴스소자인 것을 특징으로 하는 멀티칩형 반도체장치.
  21. 제 18항에 있어서,
    상기 반도체장치는 플래시메모리 또는 플래시메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 멀티칩형 반도체장치.
  22. 제 18항에 있어서,
    상기 인덕턴스소자를 형성하는 상기 복수층의 금속배선이, 그것들을 투영하여 겹쳤을 때에 인덕턴스소자를 형성하는 각 금속배선의 각 영역의 중심점이 서로 다른 금속배선의 영역 내에 있는 것을 특징으로 하는 멀티칩형 반도체장치.
  23. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과,
    상기 복수단의 승압회로군 내의 승압회로에 접속되고, 최종단 부근의 출력전압을 제어하는 전압제어부와,
    상기 복수단의 승압회로군으로부터의 최종 출력전압이 공급되는 내부소자를 가지고,
    상기 복수단의 승압회로군 내의 제 1단의 승압회로는, 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 가지고,
    상기 컨버터회로의 상기 스위칭소자 및 상기 다이오드의 일부는, 상기 인덕턴스소자의 아래쪽에 배치된 것을 특징으로 하는 반도체장치.
  24. 입력전압을 소정의 최종 출력전압까지 강압하는 강압회로와,
    상기 강압회로는 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로와, 출력전압을 제어하는 제어회로를 가지는 컨버터회로를 가지고,
    상기 컨버터회로의 상기 스위칭소자 및 상기 다이오드의 일부는 상기 인덕턴스소자의 아래쪽에 배치된 것을 특징으로 하는 반도체장치.
  25. 제 23항에 있어서,
    상기 인덕턴스소자를 형성하는 스파이럴형상으로 배선된 제 1 금속배선과,
    상기 제 1 금속배선의 외주단에 접속되고, 상기 전원전압을 공급하는 제 2 금속배선과,
    상기 제 1 금속배선의 내주단에 접속되고, 상기 내주단으로부터 아래쪽에 형성된 상기 스위칭소자 및 상기 다이오드의 확산층을 향하여 배선된 층간 접속배선과,
    상기 스위칭소자 및 상기 다이오드의 확산층 사이를 접속하는 제 3 금속배선을 가지는 것을 특징으로 하는 반도체장치.
  26. 제 24항에 있어서,
    상기 인덕턴스소자를 형성하는 스파이럴형상으로 배선된 제 1 금속배선과, 상기 제 1 금속배선의 내주단에 접속되고, 상기 내주단으로부터 아래쪽에 형성된 상기스위칭소자 및 상기 다이오드의 확산층을 향하여 배선된 층간 접속배선과, 상기 스위칭소자 및 상기 다이오드의 확산층 사이를 접속하는 제 3 금속배선과, 상기 제 1 금속배선의 외주단에 접속되고, 강압된 상기 최종 출력전압을 출력하는 제 4 금속배선을 가지는 것을 특징으로 하는 반도체장치.
  27. 제 23항에 있어서,
    상기 스위칭소자 및 상기 다이오드는, 상기 스위칭소자의 드레인측 영역과 상기 다이오드의 애노드측 영역이 서로 마주보고 반도체 기판상에 배치되고, 또 양 영역이 전기적으로 접속된 스위칭소자와 다이오드의 조합유닛을, 적어도 2세트 이상 병렬로 접속한 구성을 가지는 것을 특징으로 하는 반도체장치.
  28. 제 24항에 있어서,
    상기 스위칭소자 및 상기 다이오드는, 상기 스위칭소자의 소스측 영역과 상기 다이오드의 캐소드측 영역이 서로 마주 보고 반도체 기판상에 배치되고, 또 양 영역이 전기적으로 접속된 스위칭소자와 다이오드의 조합유닛을, 적어도 2세트 이상 병렬로 접속한 구성을 가지는 것을 특징으로 하는 반도체장치.
  29. 제 23항에 있어서,
    상기 인덕턴스소자는, 상기 제 1 금속배선과 배선층간 절연막을 가지는 복수층이 병렬로 복수 접속된 것을 특징으로 하는 반도체장치.
  30. 제 23항에 있어서,
    상기 반도체장치는 불휘발성 메모리 또는 불휘발성 메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 반도체장치.
  31. 제 30항에 있어서,
    상기 불휘발성 메모리 또는 불휘발성 메모리 내장 마이크로컴퓨터는, 플래시메모리 또는 플래시메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 반도체장치.
  32. 전원전압을 소정의 최종 출력전압까지 승압하는 복수단의 승압회로군과, 상기복수단의 승압회로군 내의 승압회로에 접속되고, 최종단 부근의 출력전압을 제어하는 전압제어부와, 상기 복수단의 승압회로군으로부터의 최종 출력전압이 공급되는 내부소자를 가지고, 상기 복수단의 승압회로군 내의 제 1단의 승압회로는, 인덕턴스소자와, 스위칭소자와, 다이오드와, 상기 스위칭소자를 구동하는 구동회로를 가지는 컨버터회로를 가지고, 상기 컨버터회로의 상기 스위칭소자 및 상기 다이오드의 일부는, 상기 인덕턴스소자의 아래쪽에 배치된 반도체장치를 복수개 가지고,
    복수의 상기 반도체장치는, 각각 겹치게 하여 배치되고, 인접하는 상기 반도체장치 내의 상기 인덕턴스소자는, 상기 인덕턴스소자의 바로 윗방향 및 바로 아래방향에는다른 반도체장치 내의 인덕턴스소자가 서로 겹치지 않도록 배치되어 있는 것을 특징으로 하는 멀티칩형 반도체장치.
  33. 제 32항에 있어서,
    상기 복수의 반도체장치는 반도체칩상에 형성되고,
    상기 반도체장치의 상기 인덕턴스소자를 반도체칩의 한쪽 절반측의 일부에 형성하고, 상기 반도체장치에 인접하는 다른 반도체장치의 인덕턴스소자를 칩의 다른쪽 절반측의 일부에 형성하는 것을 특징으로 하는 멀티칩형 반도체장치.
  34. 제 32항에 있어서,
    상기 복수의 반도체장치의 각각은 불휘발성 메모리 또는 불휘발성 메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 멀티칩형 반도체장치.
  35. 제 32항에 있어서,
    상기 불휘발성 메모리 또는 불휘발성 메모리 내장 마이크로컴퓨터는 플래시메모리 또는 플래시메모리 내장 마이크로컴퓨터인 것을 특징으로 하는 멀티칩형 반도체장치.
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