JPH0786512A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0786512A JPH0786512A JP22595093A JP22595093A JPH0786512A JP H0786512 A JPH0786512 A JP H0786512A JP 22595093 A JP22595093 A JP 22595093A JP 22595093 A JP22595093 A JP 22595093A JP H0786512 A JPH0786512 A JP H0786512A
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- Japan
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- resistive
- coated film
- resistance
- coating
- film
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Abstract
(57)【要約】
【目的】 所望の特性を満たす抵抗素子及び容量素子の
並列接続回路の設計の容易化を実現した半導体装置を得
る。 【構成】 半導体基板１上に、絶縁膜２を介して、形成
され、端部間の抵抗値が所望の値となるパターン及びシ
ート抵抗を有する抵抗性被膜３と、抵抗性被膜の少なく
とも表面部を被覆する誘電性被膜４と、誘電性被膜を貫
通し、抵抗性被膜の端部からそれぞれて導出される一対
の金属配線5A，5Bと、金属配線の一方5Aの導出端部を除
いて抵抗性被膜と重なるパターンを有し、かつ、金属配
線の他方5Bと接続されるように誘電性被膜上に形成され
た導電性被膜６とを備える。
並列接続回路の設計の容易化を実現した半導体装置を得
る。 【構成】 半導体基板１上に、絶縁膜２を介して、形成
され、端部間の抵抗値が所望の値となるパターン及びシ
ート抵抗を有する抵抗性被膜３と、抵抗性被膜の少なく
とも表面部を被覆する誘電性被膜４と、誘電性被膜を貫
通し、抵抗性被膜の端部からそれぞれて導出される一対
の金属配線5A，5Bと、金属配線の一方5Aの導出端部を除
いて抵抗性被膜と重なるパターンを有し、かつ、金属配
線の他方5Bと接続されるように誘電性被膜上に形成され
た導電性被膜６とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、並列接続された抵抗素
子と容量素子とを有する半導体装置に関する。
子と容量素子とを有する半導体装置に関する。
【０００２】
【従来の技術】近年、移動通信、衛生放送等を中心とし
た高周波領域を用いるシステムの開発が進んでいる。こ
れらのシステムのフロントエンドに用いられる半導体装
置は広帯域化を主眼に開発されてきた。一例として、ア
ナログ増幅器を広帯域化するために、デバイス的には能
動素子であるトランジスタの遮断周波数を高くし、これ
と併せて能動素子及び受動素子に付加する寄生抵抗及び
寄生容量を小さくするという方法がとられていた。ま
た、回路的には増幅回路に負帰還をかけて増幅率を下げ
る代わりに帯域幅を拡げるという方法がとられてきた。
た高周波領域を用いるシステムの開発が進んでいる。こ
れらのシステムのフロントエンドに用いられる半導体装
置は広帯域化を主眼に開発されてきた。一例として、ア
ナログ増幅器を広帯域化するために、デバイス的には能
動素子であるトランジスタの遮断周波数を高くし、これ
と併せて能動素子及び受動素子に付加する寄生抵抗及び
寄生容量を小さくするという方法がとられていた。ま
た、回路的には増幅回路に負帰還をかけて増幅率を下げ
る代わりに帯域幅を拡げるという方法がとられてきた。
【０００３】図５は負帰還をかけて帯域幅を拡げる増幅
回路の一例である。同図において、トランジスタＱ1 の
エミッタ・ベース間に容量素子Ｃ1 が接続され、そのコ
レクタは抵抗素子Ｒ1 を介して高電位電源に接続されて
いる。このトランジスタＱ1のコレクタにはトランジス
タＱ2 のベースが接続されている。トランジスタＱ2の
コレクタは高電位電源に、エミッタは抵抗素子Ｒ2 を介
して低電位電源にそれぞれ接続されている。また、トラ
ンジスタＱ2 のエミッタにはトランジスタＱ3のベース
が接続されている。トランジスタＱ3 のコレクタは抵抗
素子Ｒ3 を介して高電位電源に、エミッタは抵抗素子Ｒ
4 を介して低電位電源にそれぞれ接続されている。トラ
ンジスタＱ3 のコレクタにはもう一つのトランジスタＱ
4 のベースが接続されている。そして、トランジスタＱ
4 のコレクタは高電位電源に、エミッタは抵抗素子Ｒ5
を介して低電位電源に接続されている。さらに、負帰還
をかけるべく、トランジスタＱ3 のエミッタとトランジ
スタＱ1 との間に抵抗素子Ｒ6 が接続されている。
回路の一例である。同図において、トランジスタＱ1 の
エミッタ・ベース間に容量素子Ｃ1 が接続され、そのコ
レクタは抵抗素子Ｒ1 を介して高電位電源に接続されて
いる。このトランジスタＱ1のコレクタにはトランジス
タＱ2 のベースが接続されている。トランジスタＱ2の
コレクタは高電位電源に、エミッタは抵抗素子Ｒ2 を介
して低電位電源にそれぞれ接続されている。また、トラ
ンジスタＱ2 のエミッタにはトランジスタＱ3のベース
が接続されている。トランジスタＱ3 のコレクタは抵抗
素子Ｒ3 を介して高電位電源に、エミッタは抵抗素子Ｒ
4 を介して低電位電源にそれぞれ接続されている。トラ
ンジスタＱ3 のコレクタにはもう一つのトランジスタＱ
4 のベースが接続されている。そして、トランジスタＱ
4 のコレクタは高電位電源に、エミッタは抵抗素子Ｒ5
を介して低電位電源に接続されている。さらに、負帰還
をかけるべく、トランジスタＱ3 のエミッタとトランジ
スタＱ1 との間に抵抗素子Ｒ6 が接続されている。
【０００４】ここで、帰還用の抵抗素子Ｒ6 として、抵
抗値が８ｋΩのものを用いた場合の周波数特性は、図６
に示すようになり、トランスインピータンス（トランジ
スタＱ1 のベースに供給される電流と、トランジスタＱ
4 のエミッタ側に発生する電圧との比）を７５ｄＢに、
帯域幅を１．７ＧＨz にすることができる。また、帰還
用の抵抗素子Ｒ6 として、抵抗値が４ｋΩのものを用い
た時の周波数特性は、図７に示したようになり、帯域幅
は２．７ＧＨz に延びる。さらに、帰還用の抵抗素子Ｒ
6 として、抵抗値が２ｋΩのものを用いると、その周波
数特性は図８に示したようになり、その帯域幅を３．７
ＧＨz に延ばすことができる。
抗値が８ｋΩのものを用いた場合の周波数特性は、図６
に示すようになり、トランスインピータンス（トランジ
スタＱ1 のベースに供給される電流と、トランジスタＱ
4 のエミッタ側に発生する電圧との比）を７５ｄＢに、
帯域幅を１．７ＧＨz にすることができる。また、帰還
用の抵抗素子Ｒ6 として、抵抗値が４ｋΩのものを用い
た時の周波数特性は、図７に示したようになり、帯域幅
は２．７ＧＨz に延びる。さらに、帰還用の抵抗素子Ｒ
6 として、抵抗値が２ｋΩのものを用いると、その周波
数特性は図８に示したようになり、その帯域幅を３．７
ＧＨz に延ばすことができる。
【０００５】
【発明が解決しようとする課題】図５に示した増幅回路
の負帰還用の抵抗素子Ｒ6 として、抵抗値が８ｋΩのも
のに替えて抵抗値が４ｋΩのものを用いたり、あるい
は、抵抗値が２ｋΩのものを用いたりすれば、帯域幅も
１．７ＧＨz から２．７ＧＨz 、あるいは、３．７ＧＨ
z まで拡げることができる。しかしながら、この手法で
は、図７、図８の周波数特性からも明らかなように、高
周波領域の利得が極端に上昇する、いわゆる、ピーキン
グ現象が起きてしまう。
の負帰還用の抵抗素子Ｒ6 として、抵抗値が８ｋΩのも
のに替えて抵抗値が４ｋΩのものを用いたり、あるい
は、抵抗値が２ｋΩのものを用いたりすれば、帯域幅も
１．７ＧＨz から２．７ＧＨz 、あるいは、３．７ＧＨ
z まで拡げることができる。しかしながら、この手法で
は、図７、図８の周波数特性からも明らかなように、高
周波領域の利得が極端に上昇する、いわゆる、ピーキン
グ現象が起きてしまう。
【０００６】このピーキング現象を抑えるために、図９
に示す如く、帰還用の抵抗素子Ｒ6に容量素子Ｃ2 を並
列に接続することが知られている。かかる回路構成を採
用することによってピーキング現象をほぼ完全に抑える
ことができる。
に示す如く、帰還用の抵抗素子Ｒ6に容量素子Ｃ2 を並
列に接続することが知られている。かかる回路構成を採
用することによってピーキング現象をほぼ完全に抑える
ことができる。
【０００７】しかるに、抵抗素子と容量素子との並列接
続回路を半導体基板上に形成するには、抵抗素子と関係
付けて容量素子の極板の大きさを決めなければならず、
設計が極めて煩雑であった。また、帰還量のみを変える
場合でも、抵抗素子及び容量素子の両方の設計をやり直
さなければならなかった。
続回路を半導体基板上に形成するには、抵抗素子と関係
付けて容量素子の極板の大きさを決めなければならず、
設計が極めて煩雑であった。また、帰還量のみを変える
場合でも、抵抗素子及び容量素子の両方の設計をやり直
さなければならなかった。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、所望の特性を満たす抵抗素子及び容量
素子の並列接続回路の設計の容易化を実現する半導体装
置を得ることを目的とする。
なされたもので、所望の特性を満たす抵抗素子及び容量
素子の並列接続回路の設計の容易化を実現する半導体装
置を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、並列接続され
た抵抗素子及び容量素子を有する半導体装置において、
半導体基板上に、絶縁膜を介して形成され、端部間の抵
抗値が所望の値となるパターン及びシート抵抗を有する
抵抗性被膜と、抵抗性被膜の少なくとも表面部を被覆す
る誘電性被膜と、誘電性被膜を貫通し、抵抗性被膜の端
部からそれぞれて導出される一対の金属配線と、金属配
線の一方の導出端部を除いて抵抗性被膜と重なるパター
ンを有し、かつ、金属配線の他方と接続されるように誘
電性被膜上に形成された導電性被膜とを備えたことを特
徴としている。
た抵抗素子及び容量素子を有する半導体装置において、
半導体基板上に、絶縁膜を介して形成され、端部間の抵
抗値が所望の値となるパターン及びシート抵抗を有する
抵抗性被膜と、抵抗性被膜の少なくとも表面部を被覆す
る誘電性被膜と、誘電性被膜を貫通し、抵抗性被膜の端
部からそれぞれて導出される一対の金属配線と、金属配
線の一方の導出端部を除いて抵抗性被膜と重なるパター
ンを有し、かつ、金属配線の他方と接続されるように誘
電性被膜上に形成された導電性被膜とを備えたことを特
徴としている。
【００１０】
【作用】この発明においては、金属配線が導出される一
方の端部を除いて抵抗性被膜と導電性被膜とがパターン
的に重なるため、一対の金属配線間に抵抗素子と容量素
子との並列接続回路が形成される。この場合、抵抗性被
膜と、これに重なる導電性被膜のパターンを互いに関連
させて伸縮することができ、抵抗値と容量値との比を維
持した変更が可能になり、また、抵抗性被膜及び導電性
被膜間に介在する誘電性被膜の厚みを変更するだけで抵
抗値に対応した所望の容量値が得られることから、抵抗
素子及び容量素子の並列接続回路の設計が著しく容易化
される。
方の端部を除いて抵抗性被膜と導電性被膜とがパターン
的に重なるため、一対の金属配線間に抵抗素子と容量素
子との並列接続回路が形成される。この場合、抵抗性被
膜と、これに重なる導電性被膜のパターンを互いに関連
させて伸縮することができ、抵抗値と容量値との比を維
持した変更が可能になり、また、抵抗性被膜及び導電性
被膜間に介在する誘電性被膜の厚みを変更するだけで抵
抗値に対応した所望の容量値が得られることから、抵抗
素子及び容量素子の並列接続回路の設計が著しく容易化
される。
【００１１】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１(a),(b) は本発明の一実施例の主要
素の平面図及び全体構成を示す断面図である。同図にお
いて、半導体基板１上に、絶縁膜としての酸化膜２が形
成されている。酸化膜２上には、長さがＬ1 、幅がＢの
長方形のパターンを有し、長手方向の端部間で見た抵抗
値が所望の値になるように処理された、抵抗性被膜とし
ての多結晶シリコン３が堆積されている。この多結晶シ
リコン３が抵抗胴体を形成している。多結晶シリコン３
の側部及び表面部には、誘電性被膜としての酸化膜４が
堆積され、この酸化膜４が多結晶シリコン３を被覆して
いる。また、多結晶シリコン３の長手方向の各端部に接
続され、かつ、酸化膜４を貫通して表面部に導出された
金属配線5A，5Bが設けられている。さらに、一端部が金
属配線5Bに接続され、他端部が金属配線5Aの近くまで伸
びた導電性被膜６が形成されている。この導電性被膜６
は酸化膜４を介して多結晶シリコン３に対して長さＬ2
の範囲で重なっており、多結晶シリコン３との間に静電
容量を持たせることができる。この結果、金属配線5A、
5B間に多結晶シリコン３でなる抵抗胴体と、この抵抗胴
体を一方の極板、導電性被膜６を他方の極板とする蓄電
体とが形成される。すなわち、抵抗素子及び容量素子の
並列接続回路が形成される。
細に説明する。図１(a),(b) は本発明の一実施例の主要
素の平面図及び全体構成を示す断面図である。同図にお
いて、半導体基板１上に、絶縁膜としての酸化膜２が形
成されている。酸化膜２上には、長さがＬ1 、幅がＢの
長方形のパターンを有し、長手方向の端部間で見た抵抗
値が所望の値になるように処理された、抵抗性被膜とし
ての多結晶シリコン３が堆積されている。この多結晶シ
リコン３が抵抗胴体を形成している。多結晶シリコン３
の側部及び表面部には、誘電性被膜としての酸化膜４が
堆積され、この酸化膜４が多結晶シリコン３を被覆して
いる。また、多結晶シリコン３の長手方向の各端部に接
続され、かつ、酸化膜４を貫通して表面部に導出された
金属配線5A，5Bが設けられている。さらに、一端部が金
属配線5Bに接続され、他端部が金属配線5Aの近くまで伸
びた導電性被膜６が形成されている。この導電性被膜６
は酸化膜４を介して多結晶シリコン３に対して長さＬ2
の範囲で重なっており、多結晶シリコン３との間に静電
容量を持たせることができる。この結果、金属配線5A、
5B間に多結晶シリコン３でなる抵抗胴体と、この抵抗胴
体を一方の極板、導電性被膜６を他方の極板とする蓄電
体とが形成される。すなわち、抵抗素子及び容量素子の
並列接続回路が形成される。
【００１２】ここで、抵抗素子の抵抗値と容量素子の静
電容量との比を一定に保つには、多結晶シリコン３の長
さＬ1 と、導電性被膜６の長さＬ2 との比を一定にすれ
ばよい。また、多結晶シリコン３のシート抵抗が大きく
ずれた場合には、酸化膜４の厚みＴを変更すればよい。
このうち、酸化膜４の厚みＴの変更はプロセス条件の変
更のみで済み、長さＬ2 はＬ1 に対応して変更すればよ
く、その設計が著しく容易化される。
電容量との比を一定に保つには、多結晶シリコン３の長
さＬ1 と、導電性被膜６の長さＬ2 との比を一定にすれ
ばよい。また、多結晶シリコン３のシート抵抗が大きく
ずれた場合には、酸化膜４の厚みＴを変更すればよい。
このうち、酸化膜４の厚みＴの変更はプロセス条件の変
更のみで済み、長さＬ2 はＬ1 に対応して変更すればよ
く、その設計が著しく容易化される。
【００１３】なお、図１に示した金属配線5B及び導電性
被膜６は一体的に形成することができ、これによって製
造工程が簡略化される。
被膜６は一体的に形成することができ、これによって製
造工程が簡略化される。
【００１４】次に、図２(a),(b),(c) を用いて図１に示
した半導体装置の製造方法を説明する。
した半導体装置の製造方法を説明する。
【００１５】最初に、図２(a) に示すように、半導体基
板１上に熱酸化ＣＶＤ(Chemical Vapor Deposition) 法
等により厚い酸化膜２を形成し、その上に抵抗素子の胴
体となる多結晶シリコンを０．２μｍの厚さとし、か
つ、所望の大きさにパターニングする。ここでは、長さ
（図１中のＬ1 ）が１９μｍ、幅（図１中のＢ）が８μ
ｍの長方形とする。その後、イオン注入法等により不純
物を多結晶シリコン３中に導入し、シート抵抗を１ｋΩ
／□に調整する。
板１上に熱酸化ＣＶＤ(Chemical Vapor Deposition) 法
等により厚い酸化膜２を形成し、その上に抵抗素子の胴
体となる多結晶シリコンを０．２μｍの厚さとし、か
つ、所望の大きさにパターニングする。ここでは、長さ
（図１中のＬ1 ）が１９μｍ、幅（図１中のＢ）が８μ
ｍの長方形とする。その後、イオン注入法等により不純
物を多結晶シリコン３中に導入し、シート抵抗を１ｋΩ
／□に調整する。
【００１６】次に、図２(b) に示すように、多結晶シリ
コン３を覆うようにＣＶＤ法により酸化膜４を０．２μ
ｍの厚さに堆積させ、さらに、多結晶シリコン３の両端
部に対応させて、ＲＩＥ(Reactive Ion Etching)によっ
て金属配線の引出し穴７を開口する。
コン３を覆うようにＣＶＤ法により酸化膜４を０．２μ
ｍの厚さに堆積させ、さらに、多結晶シリコン３の両端
部に対応させて、ＲＩＥ(Reactive Ion Etching)によっ
て金属配線の引出し穴７を開口する。
【００１７】次に、図２(c) に示すように、金属配線の
引出し穴７の内部及び酸化膜４の表面部に導電膜を堆積
させ、続いて、ＲＩＥによって金属配線5A、金属配線5B
及び導電性被膜６が残るようにパターニングする。この
場合、金属配線5A，5Bの方向で見た導電性被膜６の長さ
Ｌ2 を１４μｍとする。
引出し穴７の内部及び酸化膜４の表面部に導電膜を堆積
させ、続いて、ＲＩＥによって金属配線5A、金属配線5B
及び導電性被膜６が残るようにパターニングする。この
場合、金属配線5A，5Bの方向で見た導電性被膜６の長さ
Ｌ2 を１４μｍとする。
【００１８】以上の工程により、抵抗値が２ｋΩの抵抗
素子と、静電容量が２０ｆＦの容量素子との並列接続回
路を形成することができる。
素子と、静電容量が２０ｆＦの容量素子との並列接続回
路を形成することができる。
【００１９】また、上述したと全く同様な工程にて、最
初にパターニングする多結晶シリコン３の長さを１９μ
ｍ、幅を４μｍにすることによって、抵抗値が４ｋΩの
抵抗素子と、静電容量が１０ｆＦの容量素子との並列接
続回路を形成することができた。
初にパターニングする多結晶シリコン３の長さを１９μ
ｍ、幅を４μｍにすることによって、抵抗値が４ｋΩの
抵抗素子と、静電容量が１０ｆＦの容量素子との並列接
続回路を形成することができた。
【００２０】このようにして、形成された半導体増幅器
の入出力比（トランスインピータンス）の周波数特性は
図３及び図４に示したようになる。すなわち、抵抗値が
２ｋΩの抵抗素子と、静電容量が２０ｆＦの容量素子と
の並列接続回路で帰還させた場合には、図３に示すよう
に、ピーキング現象の発生を抑えて帯域幅を２．８ＧＨ
z にすることができ、また、抵抗値が４ｋΩの抵抗素子
と、静電容量が１０ｆＦの容量素子との並列接続回路で
帰還させた場合には、図３に示すように、ピーキング現
象の発生を抑えて帯域幅を２．１ＧＨz にすることがで
きる。
の入出力比（トランスインピータンス）の周波数特性は
図３及び図４に示したようになる。すなわち、抵抗値が
２ｋΩの抵抗素子と、静電容量が２０ｆＦの容量素子と
の並列接続回路で帰還させた場合には、図３に示すよう
に、ピーキング現象の発生を抑えて帯域幅を２．８ＧＨ
z にすることができ、また、抵抗値が４ｋΩの抵抗素子
と、静電容量が１０ｆＦの容量素子との並列接続回路で
帰還させた場合には、図３に示すように、ピーキング現
象の発生を抑えて帯域幅を２．１ＧＨz にすることがで
きる。
【００２１】このことは、最初にパターニングする多結
晶シリコン３の大きさを変更するだけでピーキング現象
の起きない回路定数を保持することができることにほか
ならない。また、製造工程において、多結晶シリコン３
のシート抵抗に大きなズレが生じた場合には酸化膜４の
膜厚を調整することによって、抵抗値と容量値の比を保
つことができる。
晶シリコン３の大きさを変更するだけでピーキング現象
の起きない回路定数を保持することができることにほか
ならない。また、製造工程において、多結晶シリコン３
のシート抵抗に大きなズレが生じた場合には酸化膜４の
膜厚を調整することによって、抵抗値と容量値の比を保
つことができる。
【００２２】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、所望の特性を満たす抵抗素子及び容量素
子の並列接続回路の設計を容易化することができる。
発明によれば、所望の特性を満たす抵抗素子及び容量素
子の並列接続回路の設計を容易化することができる。
【図１】本発明の一実施例の構成を示す平面図及び断面
図。
図。
【図２】本発明の一実施例の製造工程を説明するための
説明図。
説明図。
【図３】本発明の一実施例にかかる半導体増幅器の入出
力比と周波数との関係を示す線図。
力比と周波数との関係を示す線図。
【図４】本発明の一実施例にかかる半導体増幅器の入出
力比と周波数との関係を示す線図。
力比と周波数との関係を示す線図。
【図５】従来の半導体装置の一例としての半導体増幅器
の回路図。
の回路図。
【図６】図５に示した半導体増幅器の入出力比と周波数
との関係を示す線図。
との関係を示す線図。
【図７】図５に示した半導体増幅器の入出力比と周波数
との関係を示す線図。
との関係を示す線図。
【図８】図５に示した半導体増幅器の入出力比と周波数
との関係を示す線図。
との関係を示す線図。
【図９】本発明を適用する半導体増幅器の回路図。
１ 半導体基板 ２ 酸化膜（絶縁膜） ３ 多結晶シリコン（抵抗性被膜） ４ 酸化膜４（誘電性被膜） ５Ａ，５Ｂ 金属配線 ６ 導電性被膜
Claims (1)
- 【請求項１】並列接続された抵抗素子及び容量素子を有
する半導体装置において、 半導体基板上に、絶縁膜を介して形成され、端部間の抵
抗値が所望の値となるパターン及びシート抵抗を有する
抵抗性被膜と、 前記抵抗性被膜の少なくとも表面部を被覆する誘電性被
膜と、 前記誘電性被膜を貫通し、前記抵抗性被膜の端部からそ
れぞれ導出される一対の金属配線と、 前記金属配線の一方の導出端部を除いて前記抵抗性被膜
と重なるパターンを有し、かつ、前記金属配線の他方と
接続されるように前記誘電性被膜上に形成された導電性
被膜と、 を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22595093A JPH0786512A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22595093A JPH0786512A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786512A true JPH0786512A (ja) | 1995-03-31 |
Family
ID=16837440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22595093A Pending JPH0786512A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002017402A3 (en) * | 2000-08-21 | 2002-05-10 | Em Microelectronic Marin Sa | Wideband differential amplifier and summing circuit including such wideband differential amplifier |
| WO2006018267A2 (de) * | 2004-08-19 | 2006-02-23 | Atmel Germany Gmbh | Verlustleistungsoptimierter hochfrequenz-koppelkondensator und gleichrichterschaltung |
-
1993
- 1993-09-10 JP JP22595093A patent/JPH0786512A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002017402A3 (en) * | 2000-08-21 | 2002-05-10 | Em Microelectronic Marin Sa | Wideband differential amplifier and summing circuit including such wideband differential amplifier |
| WO2006018267A2 (de) * | 2004-08-19 | 2006-02-23 | Atmel Germany Gmbh | Verlustleistungsoptimierter hochfrequenz-koppelkondensator und gleichrichterschaltung |
| WO2006018267A3 (de) * | 2004-08-19 | 2006-04-27 | Atmel Germany Gmbh | Verlustleistungsoptimierter hochfrequenz-koppelkondensator und gleichrichterschaltung |
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