JPH0555474A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555474A JPH0555474A JP3211794A JP21179491A JPH0555474A JP H0555474 A JPH0555474 A JP H0555474A JP 3211794 A JP3211794 A JP 3211794A JP 21179491 A JP21179491 A JP 21179491A JP H0555474 A JPH0555474 A JP H0555474A
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- conductive layer
- semiconductor device
- gate
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Abstract
(57)【要約】
【目的】 半導体装置完成後に、抵抗値および容量値を
変更することのできる可変抵抗素子および可変容量素子
を備えた半導体装置を得る。 【構成】 不純物拡散層９が設けられた半導体基板５上
に第１のゲート絶縁膜７を介して浮遊ゲート６を形成
し、その上に第２のゲート絶縁膜８を介して薄膜トラン
ジスタ10のチャネル領域12とソース・ドレイン領域11を
形成し、浮遊ゲート６にＦ−Ｎトンネリング電流によっ
て電荷を注入し、その注入電荷量を制御することによっ
て、抵抗値を調整する。
変更することのできる可変抵抗素子および可変容量素子
を備えた半導体装置を得る。 【構成】 不純物拡散層９が設けられた半導体基板５上
に第１のゲート絶縁膜７を介して浮遊ゲート６を形成
し、その上に第２のゲート絶縁膜８を介して薄膜トラン
ジスタ10のチャネル領域12とソース・ドレイン領域11を
形成し、浮遊ゲート６にＦ−Ｎトンネリング電流によっ
て電荷を注入し、その注入電荷量を制御することによっ
て、抵抗値を調整する。
Description
【０００１】
【産業上の利用分野】この発明は、可変抵抗素子または
可変容量素子を備えた半導体装置に関するものである。
可変容量素子を備えた半導体装置に関するものである。
【０００２】
【従来の技術】従来から半導体装置では、遅延回路のタ
イミング調整や抵抗分割による電圧レベルの調整、およ
び発振回路等に抵抗素子や容量素子が用いられている。
図８は容量素子を用いた遅延回路の一例を示すもので、
インバータ１を２個用い、インバータ１間の容量素子２
により遅延時間を調整する信号遅延回路である。必要に
応じて、この遅延回路を多段にして必要な遅延信号を得
ることができる。図９は、抵抗分割による電圧レベル調
整回路の一例を示すもので、第１の抵抗素子３と第２の
抵抗素子４との抵抗値の比で電源電圧から電圧を降下さ
せ出力電圧を決定する。
イミング調整や抵抗分割による電圧レベルの調整、およ
び発振回路等に抵抗素子や容量素子が用いられている。
図８は容量素子を用いた遅延回路の一例を示すもので、
インバータ１を２個用い、インバータ１間の容量素子２
により遅延時間を調整する信号遅延回路である。必要に
応じて、この遅延回路を多段にして必要な遅延信号を得
ることができる。図９は、抵抗分割による電圧レベル調
整回路の一例を示すもので、第１の抵抗素子３と第２の
抵抗素子４との抵抗値の比で電源電圧から電圧を降下さ
せ出力電圧を決定する。
【０００３】このように用いられる抵抗素子および容量
素子の抵抗値および容量値は、素子のパターン、構造、
製造条件によりそれぞれ決定され、通常、半導体装置完
成後には変更できないものであった。特に、レーザート
リミングやヒューズの切断等の手法により、抵抗値や容
量値を半導体装置完成後に調整することは可能である
が、この場合、予め用意したいくつかの素子の中から必
要な素子を選択するという方法であった。このため、レ
ーザートリミングやヒューズ自身のパターンが大きな面
積を要する上に、半導体装置内に余分なパターンを形成
する必要があり、高密度集積化には適さないものであっ
た。そこで、半導体装置完成後に、抵抗素子の抵抗値や
容量素子の容量値を調整する必要がある場合は、これら
抵抗素子や容量素子を外付けで設けて抵抗値等の調整を
していた。
素子の抵抗値および容量値は、素子のパターン、構造、
製造条件によりそれぞれ決定され、通常、半導体装置完
成後には変更できないものであった。特に、レーザート
リミングやヒューズの切断等の手法により、抵抗値や容
量値を半導体装置完成後に調整することは可能である
が、この場合、予め用意したいくつかの素子の中から必
要な素子を選択するという方法であった。このため、レ
ーザートリミングやヒューズ自身のパターンが大きな面
積を要する上に、半導体装置内に余分なパターンを形成
する必要があり、高密度集積化には適さないものであっ
た。そこで、半導体装置完成後に、抵抗素子の抵抗値や
容量素子の容量値を調整する必要がある場合は、これら
抵抗素子や容量素子を外付けで設けて抵抗値等の調整を
していた。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、半導体装置に内蔵され
る抵抗素子や容量素子の、それぞれ抵抗値や容量値が、
半導体装置完成後に容易に変更することができないとい
う問題点があった。また、半導体装置完成後に、外付け
の抵抗素子や容量素子を用いて抵抗値や容量値を調整す
る場合、製造に余分な手間とコストがかかり、また実装
面積も増大するという問題点があった。
上のように構成されているので、半導体装置に内蔵され
る抵抗素子や容量素子の、それぞれ抵抗値や容量値が、
半導体装置完成後に容易に変更することができないとい
う問題点があった。また、半導体装置完成後に、外付け
の抵抗素子や容量素子を用いて抵抗値や容量値を調整す
る場合、製造に余分な手間とコストがかかり、また実装
面積も増大するという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、半導体装置に内蔵された可変抵
抗素子および可変容量素子であって，装置完成後にその
抵抗値や容量値を容易に調整することができるものを提
供することを目的とする。
ためになされたもので、半導体装置に内蔵された可変抵
抗素子および可変容量素子であって，装置完成後にその
抵抗値や容量値を容易に調整することができるものを提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板の表面に形成された第１の
導電層、上記半導体基板の上記第１の導電層を含む表面
に第１のゲート絶縁膜を介して形成された浮遊ゲート、
およびこの浮遊ゲート上に第２のゲート絶縁膜を介して
形成された第２の導電層を設けた構造であって、上記両
導電層間に電圧を印加することにより、上記第１の導電
層と浮遊ゲートとの間に電荷を注入可能としたものであ
る。
る半導体装置は、半導体基板の表面に形成された第１の
導電層、上記半導体基板の上記第１の導電層を含む表面
に第１のゲート絶縁膜を介して形成された浮遊ゲート、
およびこの浮遊ゲート上に第２のゲート絶縁膜を介して
形成された第２の導電層を設けた構造であって、上記両
導電層間に電圧を印加することにより、上記第１の導電
層と浮遊ゲートとの間に電荷を注入可能としたものであ
る。
【０００７】また、この発明の請求項２に係る半導体装
置は、さらに、上記第２の導電層と絶縁され上記浮遊ゲ
ート上に第３のゲート絶縁膜を介して形成された制御用
ゲートを設けた構造であって、上記制御用ゲートと上記
第１の導電層との間に電圧を印加することにより、上記
第１の導電層と浮遊ゲートとの間に電荷を注入可能とし
たものである。
置は、さらに、上記第２の導電層と絶縁され上記浮遊ゲ
ート上に第３のゲート絶縁膜を介して形成された制御用
ゲートを設けた構造であって、上記制御用ゲートと上記
第１の導電層との間に電圧を印加することにより、上記
第１の導電層と浮遊ゲートとの間に電荷を注入可能とし
たものである。
【０００８】また、この発明の請求項３に係る半導体装
置は、上記第２の導電層を、チャネル領域とこのチャネ
ル領域の両側に形成されたソース・ドレイン領域とから
なる薄膜トランジスタで構成するとともに、上記第１の
導電層を接地し、上記チャネル領域を注入電荷量によっ
てその抵抗値が変化する可変抵抗素子としたものであ
る。
置は、上記第２の導電層を、チャネル領域とこのチャネ
ル領域の両側に形成されたソース・ドレイン領域とから
なる薄膜トランジスタで構成するとともに、上記第１の
導電層を接地し、上記チャネル領域を注入電荷量によっ
てその抵抗値が変化する可変抵抗素子としたものであ
る。
【０００９】また、この発明の請求項４に係る半導体装
置は、上記第１および第２の導電層を両電極とし、注入
電荷量によってその容量値が変化する可変容量素子とし
たものである。
置は、上記第１および第２の導電層を両電極とし、注入
電荷量によってその容量値が変化する可変容量素子とし
たものである。
【００１０】また、この発明の請求項５に係る半導体装
置は、電圧印加による電界によって上記第１のゲート絶
縁膜を通してトンネリング電流（Fowler−Nordheim電
流）を流し電荷が注入可能となるよう、上記第１のゲー
ト絶縁膜の少なくとも上記浮遊ゲートと上記第１の導電
層との間に介在する部分を膜厚５〜15nmのシリコン酸化
膜で形成したものである。
置は、電圧印加による電界によって上記第１のゲート絶
縁膜を通してトンネリング電流（Fowler−Nordheim電
流）を流し電荷が注入可能となるよう、上記第１のゲー
ト絶縁膜の少なくとも上記浮遊ゲートと上記第１の導電
層との間に介在する部分を膜厚５〜15nmのシリコン酸化
膜で形成したものである。
【００１１】
【作用】この発明に係る半導体装置は、第１および第２
の導電層間または制御用ゲートと第１の導電層との間に
電圧を印加することにより、第１のゲート絶縁膜の膜厚
５〜15nmの部分を通してＦ−Ｎトンネリング電流を流し
て、第１の導電層と浮遊ゲートとの間に電荷を注入する
ことができる。このため、浮遊ゲート内に蓄積される電
荷量を、半導体装置完成後に制御することができる。す
なわち、浮遊ゲートへの注入電荷量によって容量値や抵
抗値が変化する可変容量素子および可変抵抗素子は、装
置完成後にその容量値や抵抗値を容易に変えることが可
能となる。
の導電層間または制御用ゲートと第１の導電層との間に
電圧を印加することにより、第１のゲート絶縁膜の膜厚
５〜15nmの部分を通してＦ−Ｎトンネリング電流を流し
て、第１の導電層と浮遊ゲートとの間に電荷を注入する
ことができる。このため、浮遊ゲート内に蓄積される電
荷量を、半導体装置完成後に制御することができる。す
なわち、浮遊ゲートへの注入電荷量によって容量値や抵
抗値が変化する可変容量素子および可変抵抗素子は、装
置完成後にその容量値や抵抗値を容易に変えることが可
能となる。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１(a) は、この発明の実施例１によ
る可変抵抗素子の構造を示した平面図であり、図１(b)
は図１(a) のＩ−Ｉ線における断面図である。図におい
て、５はシリコン単結晶などからなる半導体基板（以
下、シリコン基板と称す）、６はシリコン基板５の上層
に形成された浮遊ゲートで、周囲はシリコン酸化膜によ
り絶縁され電気的に浮遊している。７は浮遊ゲート６の
下に形成された第１のゲート絶縁膜、８は浮遊ゲート６
上に形成された第２のゲート絶縁膜、９はシリコン基板
５に形成され、浮遊ゲート６下に延在するように位置す
る第１の導電層としての不純物拡散層である。10は浮遊
ゲート６をゲート電極とする第２の導電層としての薄膜
トランジスタ、11は薄膜トランジスタ10のソース・ドレ
イン領域、12は薄膜トランジスタ10のチャネル領域で、
ソース・ドレイン領域11とその間のチャネル領域12は、
浮遊ゲート６の上層に第２のゲート絶縁膜８を介して形
成されている。13は隣接する素子間を分離する素子分離
領域、14は素子分離領域13以外の活性領域である。
ついて説明する。図１(a) は、この発明の実施例１によ
る可変抵抗素子の構造を示した平面図であり、図１(b)
は図１(a) のＩ−Ｉ線における断面図である。図におい
て、５はシリコン単結晶などからなる半導体基板（以
下、シリコン基板と称す）、６はシリコン基板５の上層
に形成された浮遊ゲートで、周囲はシリコン酸化膜によ
り絶縁され電気的に浮遊している。７は浮遊ゲート６の
下に形成された第１のゲート絶縁膜、８は浮遊ゲート６
上に形成された第２のゲート絶縁膜、９はシリコン基板
５に形成され、浮遊ゲート６下に延在するように位置す
る第１の導電層としての不純物拡散層である。10は浮遊
ゲート６をゲート電極とする第２の導電層としての薄膜
トランジスタ、11は薄膜トランジスタ10のソース・ドレ
イン領域、12は薄膜トランジスタ10のチャネル領域で、
ソース・ドレイン領域11とその間のチャネル領域12は、
浮遊ゲート６の上層に第２のゲート絶縁膜８を介して形
成されている。13は隣接する素子間を分離する素子分離
領域、14は素子分離領域13以外の活性領域である。
【００１３】このように構成される可変抵抗素子は次の
ように製造される。まず、例えばボロン等のＰ型不純物
を導入したシリコン基板５に、公知の選択酸化法等を用
いて素子分離領域13を形成する。次に、素子分離領域13
以外の活性領域14に、例えば、砒素、リン等のＮ型不純
物をイオン注入法等により濃度1017〜1022／cm3 程度で
導入し不純物拡散層９を形成する。次に、シリコン基板
５上の全面に熱酸化法等により例えばシリコン酸化膜を
５〜15nm程度の膜厚に形成して、第１のゲート絶縁膜７
とする。次に、第１のゲート絶縁膜７上の全面に、ＣＶ
Ｄ法またはスパッタ法等により、例えば多結晶シリコン
膜を、 100〜400nm 程度の膜厚に堆積し、その後、多結
晶シリコン膜に、熱処理またはイオン注入法等により例
えば、Ｐ型不純物となるボロンを濃度1016〜1021／cm3
程度で導入して抵抗を下げる。続いて公知の写真製版技
術およびエッチング技術により多結晶シリコン膜をパタ
ーニングして浮遊ゲート６を形成する。このとき、前工
程で形成された不純物拡散層９の一部が、浮遊ゲート６
直下に延在するように、浮遊ゲート６を形成する。
ように製造される。まず、例えばボロン等のＰ型不純物
を導入したシリコン基板５に、公知の選択酸化法等を用
いて素子分離領域13を形成する。次に、素子分離領域13
以外の活性領域14に、例えば、砒素、リン等のＮ型不純
物をイオン注入法等により濃度1017〜1022／cm3 程度で
導入し不純物拡散層９を形成する。次に、シリコン基板
５上の全面に熱酸化法等により例えばシリコン酸化膜を
５〜15nm程度の膜厚に形成して、第１のゲート絶縁膜７
とする。次に、第１のゲート絶縁膜７上の全面に、ＣＶ
Ｄ法またはスパッタ法等により、例えば多結晶シリコン
膜を、 100〜400nm 程度の膜厚に堆積し、その後、多結
晶シリコン膜に、熱処理またはイオン注入法等により例
えば、Ｐ型不純物となるボロンを濃度1016〜1021／cm3
程度で導入して抵抗を下げる。続いて公知の写真製版技
術およびエッチング技術により多結晶シリコン膜をパタ
ーニングして浮遊ゲート６を形成する。このとき、前工
程で形成された不純物拡散層９の一部が、浮遊ゲート６
直下に延在するように、浮遊ゲート６を形成する。
【００１４】次に浮遊ゲート６上に熱酸化法またはＣＶ
Ｄ法等によって例えばシリコン酸化膜を、10〜50nm程度
の膜厚に形成して第２のゲート絶縁膜８とする。次に第
２のゲート絶縁膜８上の全面にＣＶＤ法等により薄膜多
結晶シリコン膜を、５〜100nm の膜厚に堆積し、その
後、公知の写真製版技術およびイオン注入技術により、
薄膜多結晶シリコン膜の所定領域にボロン等のＰ型不純
物を濃度1017〜1022／cm 3 程度で導入してソース・ドレ
イン領域11を、浮遊ゲート６上の領域に一部が延在する
ように形成し、続いて、ソース・ドレイン領域11間にリ
ン、砒素等のＮ型不純物を濃度1013〜1019／cm3 程度で
導入してチャネル領域12を形成する。これにより、浮遊
ゲート６をゲート電極とするＰ型チャネルトランジスタ
である薄膜トランジスタ10が形成される。この後、層間
絶縁膜、接続孔、配線層、および最終保護膜を順次形成
することにより、可変抵抗素子が完成する。
Ｄ法等によって例えばシリコン酸化膜を、10〜50nm程度
の膜厚に形成して第２のゲート絶縁膜８とする。次に第
２のゲート絶縁膜８上の全面にＣＶＤ法等により薄膜多
結晶シリコン膜を、５〜100nm の膜厚に堆積し、その
後、公知の写真製版技術およびイオン注入技術により、
薄膜多結晶シリコン膜の所定領域にボロン等のＰ型不純
物を濃度1017〜1022／cm 3 程度で導入してソース・ドレ
イン領域11を、浮遊ゲート６上の領域に一部が延在する
ように形成し、続いて、ソース・ドレイン領域11間にリ
ン、砒素等のＮ型不純物を濃度1013〜1019／cm3 程度で
導入してチャネル領域12を形成する。これにより、浮遊
ゲート６をゲート電極とするＰ型チャネルトランジスタ
である薄膜トランジスタ10が形成される。この後、層間
絶縁膜、接続孔、配線層、および最終保護膜を順次形成
することにより、可変抵抗素子が完成する。
【００１５】上記のように製造された可変抵抗素子の動
作を説明する。図２(a) は、この発明による可変抵抗素
子の適用例を示す回路図である。点線円内の部分が図１
で示した構造に対応する。15は浮遊ゲート６に電荷を注
入するための書き込み用電源、16、17は出力端子であ
り、２個の出力端子16、17間の抵抗を可変抵抗素子の抵
抗として使用する。
作を説明する。図２(a) は、この発明による可変抵抗素
子の適用例を示す回路図である。点線円内の部分が図１
で示した構造に対応する。15は浮遊ゲート６に電荷を注
入するための書き込み用電源、16、17は出力端子であ
り、２個の出力端子16、17間の抵抗を可変抵抗素子の抵
抗として使用する。
【００１６】ところで、シリコン基板上層にゲート電極
が形成されその上にゲート絶縁膜を介して薄膜トランジ
スタが形成された半導体装置では、ゲート電圧を変える
と薄膜トランジスタのチャネル領域の抵抗値が変化する
のが判っている。実施例１による可変抵抗素子では上記
ゲート電極の代わりに浮遊ゲート６を備えている。すな
わち、この浮遊ゲート６に電荷を注入し、それによる浮
遊ゲート６の電位を変化させることによって、薄膜トラ
ンジスタ10のチャネル領域12の抵抗値を制御することが
できる。図２(a) に示す回路では、出力端子16、17間の
抵抗値をモニタしながら、所望の抵抗値を得るまで、パ
ルス状の電圧を書き込み用電源15から浮遊ゲート６に印
加していくことで、所望の抵抗値が得られる。
が形成されその上にゲート絶縁膜を介して薄膜トランジ
スタが形成された半導体装置では、ゲート電圧を変える
と薄膜トランジスタのチャネル領域の抵抗値が変化する
のが判っている。実施例１による可変抵抗素子では上記
ゲート電極の代わりに浮遊ゲート６を備えている。すな
わち、この浮遊ゲート６に電荷を注入し、それによる浮
遊ゲート６の電位を変化させることによって、薄膜トラ
ンジスタ10のチャネル領域12の抵抗値を制御することが
できる。図２(a) に示す回路では、出力端子16、17間の
抵抗値をモニタしながら、所望の抵抗値を得るまで、パ
ルス状の電圧を書き込み用電源15から浮遊ゲート６に印
加していくことで、所望の抵抗値が得られる。
【００１７】以下、浮遊ゲート６に電荷を注入する方法
について説明する。図２(a) に示す様に、不純物拡散層
９を接地し、書き込み用電源15から、例えば10〜25Ｖ程
度の電圧を、薄膜トランジスタ10のソース・ドレイン領
域11に印加し、容量結合によって浮遊ゲート６の電位を
持ち上げ、第１のゲート絶縁膜７に、例えば10MV／cm程
度の高電界を印加する。この高電界によって第１のゲー
ト絶縁膜７を通してＦ−Ｎ（Fowler−Nordheim）トンネ
リング電流を流し、浮遊ゲート６に電荷を注入する。こ
の場合、ソース・ドレイン領域11に電圧を印加したが、
逆に不純物拡散層９に電位を与えてソース・ドレイン領
域11を接地して、浮遊ゲート６に電荷を注入してもよ
い。
について説明する。図２(a) に示す様に、不純物拡散層
９を接地し、書き込み用電源15から、例えば10〜25Ｖ程
度の電圧を、薄膜トランジスタ10のソース・ドレイン領
域11に印加し、容量結合によって浮遊ゲート６の電位を
持ち上げ、第１のゲート絶縁膜７に、例えば10MV／cm程
度の高電界を印加する。この高電界によって第１のゲー
ト絶縁膜７を通してＦ−Ｎ（Fowler−Nordheim）トンネ
リング電流を流し、浮遊ゲート６に電荷を注入する。こ
の場合、ソース・ドレイン領域11に電圧を印加したが、
逆に不純物拡散層９に電位を与えてソース・ドレイン領
域11を接地して、浮遊ゲート６に電荷を注入してもよ
い。
【００１８】このように、半導体装置完成後に浮遊ゲー
ト６への電荷の注入を行なうことによって、容易に抵抗
値を変更できる可変抵抗素子を得る。図２(b) は、薄膜
トランジスタ10のソース・ドレイン11間電位差ＶDSとソ
ース・ドレイン11間電流量ＩDSとの関係を示す図であ
る。ＶG1、ＶG2、ＶG3は、浮遊ゲート６にかかる電圧で
ある。このように浮遊ゲートの電圧が変わると傾きが変
化することにより、チャネル領域12の抵抗値が変わって
いることが判る。抵抗値の調整できる範囲は、薄膜トラ
ンジスタ10のチャネル12幅Ｗ、チャネル12長Ｌ、薄膜ト
ランジスタ10となる多結晶シリコン膜の厚さ、チャネル
領域12の不純物濃度等を変えることによって容易に変更
することができるが、106 〜1012Ω程度の非常に高い抵
抗値が、実用的な素子の大きさで得られる。
ト６への電荷の注入を行なうことによって、容易に抵抗
値を変更できる可変抵抗素子を得る。図２(b) は、薄膜
トランジスタ10のソース・ドレイン11間電位差ＶDSとソ
ース・ドレイン11間電流量ＩDSとの関係を示す図であ
る。ＶG1、ＶG2、ＶG3は、浮遊ゲート６にかかる電圧で
ある。このように浮遊ゲートの電圧が変わると傾きが変
化することにより、チャネル領域12の抵抗値が変わって
いることが判る。抵抗値の調整できる範囲は、薄膜トラ
ンジスタ10のチャネル12幅Ｗ、チャネル12長Ｌ、薄膜ト
ランジスタ10となる多結晶シリコン膜の厚さ、チャネル
領域12の不純物濃度等を変えることによって容易に変更
することができるが、106 〜1012Ω程度の非常に高い抵
抗値が、実用的な素子の大きさで得られる。
【００１９】なお、上記実施例では、シリコン基板５は
Ｐ型、シリコン基板５に形成された不純物拡散層９はＮ
型、薄膜トランジスタ10はＰ型チャネルトランジスタに
形成したが、それぞれＰ型、Ｎ型任意の導電型に形成可
能である。
Ｐ型、シリコン基板５に形成された不純物拡散層９はＮ
型、薄膜トランジスタ10はＰ型チャネルトランジスタに
形成したが、それぞれＰ型、Ｎ型任意の導電型に形成可
能である。
【００２０】また、上記実施例では、浮遊ゲート６とな
る多結晶シリコン膜を堆積した後に、Ｐ型不純物となる
ボロンイオンを注入したが、この多結晶シリコン膜に導
入される不純物はリン、砒素などのＮ型不純物でもよ
く、また不純物導入方法も、浮遊ゲート６のパターニン
グの前または後に熱処理、イオン注入等の方法によっ
て、または、多結晶シリコン膜堆積時にin−situで行っ
てもよい。
る多結晶シリコン膜を堆積した後に、Ｐ型不純物となる
ボロンイオンを注入したが、この多結晶シリコン膜に導
入される不純物はリン、砒素などのＮ型不純物でもよ
く、また不純物導入方法も、浮遊ゲート６のパターニン
グの前または後に熱処理、イオン注入等の方法によっ
て、または、多結晶シリコン膜堆積時にin−situで行っ
てもよい。
【００２１】また、上記実施例では、浮遊ゲート６の電
極材料として、多結晶シリコン膜を使用したが、タング
ステン、モリブデン、チタン、タンタル等の高融点金属
のシリサイドや、高融点金属シリサイドと多結晶シリコ
ン膜の多層膜を用いてもよい。
極材料として、多結晶シリコン膜を使用したが、タング
ステン、モリブデン、チタン、タンタル等の高融点金属
のシリサイドや、高融点金属シリサイドと多結晶シリコ
ン膜の多層膜を用いてもよい。
【００２２】また、上記実施例では、第１のゲート絶縁
膜７として膜厚５〜15nm程度のシリコン酸化膜を用いた
が、全体に５〜15nmの膜厚に形成する必要はなく、浮遊
ゲート６へ電荷を注入するため、少なくとも、浮遊ゲー
ト６と不純物拡散層９（不純物拡散層９に電圧を印加し
て浮遊ゲート６に電荷を注入する場合は、その空乏層領
域も含む）とがオーバーラップする領域の一部で５〜15
nmの膜厚であればよく、その他の部分では膜厚５〜50nm
程度の厚いシリコン酸化膜を形成してもよい。
膜７として膜厚５〜15nm程度のシリコン酸化膜を用いた
が、全体に５〜15nmの膜厚に形成する必要はなく、浮遊
ゲート６へ電荷を注入するため、少なくとも、浮遊ゲー
ト６と不純物拡散層９（不純物拡散層９に電圧を印加し
て浮遊ゲート６に電荷を注入する場合は、その空乏層領
域も含む）とがオーバーラップする領域の一部で５〜15
nmの膜厚であればよく、その他の部分では膜厚５〜50nm
程度の厚いシリコン酸化膜を形成してもよい。
【００２３】実施例２．また、実施例１では、シリコン
基板５上に形成された第１のゲート絶縁膜７の領域内の
上層に、薄膜トランジスタ10のチャネル領域12を設けた
が、これに限るものではない。図３(a) はこの発明の実
施例２による可変抵抗素子の構造を示す平面図で、図３
(b) は図３(a) の III−III 線における断面図である。
図３に示す様に、薄膜トランジスタ10と不純物拡散層９
との平面構造をずらして配置し、浮遊ゲート６を上記両
位置にまたがるように形成してもよい。
基板５上に形成された第１のゲート絶縁膜７の領域内の
上層に、薄膜トランジスタ10のチャネル領域12を設けた
が、これに限るものではない。図３(a) はこの発明の実
施例２による可変抵抗素子の構造を示す平面図で、図３
(b) は図３(a) の III−III 線における断面図である。
図３に示す様に、薄膜トランジスタ10と不純物拡散層９
との平面構造をずらして配置し、浮遊ゲート６を上記両
位置にまたがるように形成してもよい。
【００２４】実施例３．また、実施例１では、浮遊ゲー
ト６への電荷注入を行なうのに、薄膜トランジスタ10の
ソース・ドレイン領域11あるいはシリコン基板５に形成
された不純物拡散層９のいずれかに電圧を印加したが、
これに限るものではない。図４(a) はこの発明の実施例
３による可変抵抗素子の構造を示す平面図で、図４(b)
は図４(a) のIV−IV線における断面図である。図４に示
す様に、書き込み制御用ゲート22を第３のゲート絶縁膜
23を介して浮遊ゲート６上に形成し、この書き込み制御
用ゲート22と浮遊ゲート６との容量結合により浮遊ゲー
ト６の電位を上げて、Ｆ−Ｎトンネリング電流により浮
遊ゲート６に電荷を注入してもよく、可変抵抗素子とし
て同様の特性を発揮する。この場合、浮遊ゲート６の電
位の調整、従って、抵抗値の調整が第３の電極22を使用
して行い得るので、この可変抵抗素子を具体的な回路の
一部に適用してその抵抗値を頻繁に制御したい場合等に
特に有用となる。
ト６への電荷注入を行なうのに、薄膜トランジスタ10の
ソース・ドレイン領域11あるいはシリコン基板５に形成
された不純物拡散層９のいずれかに電圧を印加したが、
これに限るものではない。図４(a) はこの発明の実施例
３による可変抵抗素子の構造を示す平面図で、図４(b)
は図４(a) のIV−IV線における断面図である。図４に示
す様に、書き込み制御用ゲート22を第３のゲート絶縁膜
23を介して浮遊ゲート６上に形成し、この書き込み制御
用ゲート22と浮遊ゲート６との容量結合により浮遊ゲー
ト６の電位を上げて、Ｆ−Ｎトンネリング電流により浮
遊ゲート６に電荷を注入してもよく、可変抵抗素子とし
て同様の特性を発揮する。この場合、浮遊ゲート６の電
位の調整、従って、抵抗値の調整が第３の電極22を使用
して行い得るので、この可変抵抗素子を具体的な回路の
一部に適用してその抵抗値を頻繁に制御したい場合等に
特に有用となる。
【００２５】実施例４．また、実施例１では、シリコン
基板５に不純物拡散層９を設けた後に浮遊ゲート６を形
成して製造したが、これに限るものではない。図５(a),
(b) はこの発明の実施例４による可変抵抗素子の構造を
示す断面図である。この場合の製造方法は、浮遊ゲート
６を形成後に、イオン注入法により不純物を導入しその
後熱処理を施して、不純物拡散層９を形成する。図５に
示す様に、不純物拡散層９は、注入および熱処理で横方
向に拡散され、浮遊ゲート６の下に延在して形成され
る。この、浮遊ゲート６と不純物拡散層９とがオーバー
ラップする部分24での、第１のゲート絶縁膜７を通して
のＦ−Ｎトンネリング電流により、浮遊ゲート６に電荷
を注入するようにしても良い。特に図５(b) は、浮遊ゲ
ート６をマスクにして左右に不純物拡散層９を２個形成
したものであるが、同様の効果を奏する。
基板５に不純物拡散層９を設けた後に浮遊ゲート６を形
成して製造したが、これに限るものではない。図５(a),
(b) はこの発明の実施例４による可変抵抗素子の構造を
示す断面図である。この場合の製造方法は、浮遊ゲート
６を形成後に、イオン注入法により不純物を導入しその
後熱処理を施して、不純物拡散層９を形成する。図５に
示す様に、不純物拡散層９は、注入および熱処理で横方
向に拡散され、浮遊ゲート６の下に延在して形成され
る。この、浮遊ゲート６と不純物拡散層９とがオーバー
ラップする部分24での、第１のゲート絶縁膜７を通して
のＦ−Ｎトンネリング電流により、浮遊ゲート６に電荷
を注入するようにしても良い。特に図５(b) は、浮遊ゲ
ート６をマスクにして左右に不純物拡散層９を２個形成
したものであるが、同様の効果を奏する。
【００２６】実施例５．次に、この発明を可変容量素子
に適用した場合の一実施例を示す。図６はこの発明の実
施例５による可変容量素子を示す断面図で、図７は図６
に示す可変容量素子の等価回路図である。図６におい
て、５〜９は実施例１による可変抵抗素子と同じもの、
25は例えば、ボロン、砒素、リン等のＰ型またはＮ型の
不純物が濃度1017〜1022／cm3 程度に導入された第２の
導電層としての薄膜多結晶シリコン膜である。図７にお
いて、端子Ｇ、Ｂ、Ｓはそれぞれ薄膜多結晶シリコン膜
25、シリコン基板５、不純物拡散層９の電位を引き出し
た電極に対応し、ＣGは、薄膜多結晶シリコン膜25と浮
遊ゲート６間の容量、ＣB は浮遊ゲート６とシリコン基
板５間の容量、ＣS は浮遊ゲート６と不純物拡散層９間
の容量を示すものである。
に適用した場合の一実施例を示す。図６はこの発明の実
施例５による可変容量素子を示す断面図で、図７は図６
に示す可変容量素子の等価回路図である。図６におい
て、５〜９は実施例１による可変抵抗素子と同じもの、
25は例えば、ボロン、砒素、リン等のＰ型またはＮ型の
不純物が濃度1017〜1022／cm3 程度に導入された第２の
導電層としての薄膜多結晶シリコン膜である。図７にお
いて、端子Ｇ、Ｂ、Ｓはそれぞれ薄膜多結晶シリコン膜
25、シリコン基板５、不純物拡散層９の電位を引き出し
た電極に対応し、ＣGは、薄膜多結晶シリコン膜25と浮
遊ゲート６間の容量、ＣB は浮遊ゲート６とシリコン基
板５間の容量、ＣS は浮遊ゲート６と不純物拡散層９間
の容量を示すものである。
【００２７】以下、可変容量素子の動作を説明する。端
子Ｂ、Ｓは同電位とし、端子Ｇを対向電極とする可変容
量素子を考える。浮遊ゲート６に電荷が蓄積されていな
い場合、可変容量素子の容量Ｃは数１で表わされる。
子Ｂ、Ｓは同電位とし、端子Ｇを対向電極とする可変容
量素子を考える。浮遊ゲート６に電荷が蓄積されていな
い場合、可変容量素子の容量Ｃは数１で表わされる。
【００２８】
【数１】
【００２９】浮遊ゲート６に電荷が蓄積されている場
合、浮遊ゲート６の電荷量をＱ、端子Ｇと端子Ｂ、Ｓと
の間に印加される電位差をＶG とすると、可変容量素子
の容量Ｃは数２で表わされる。
合、浮遊ゲート６の電荷量をＱ、端子Ｇと端子Ｂ、Ｓと
の間に印加される電位差をＶG とすると、可変容量素子
の容量Ｃは数２で表わされる。
【００３０】
【数２】
【００３１】浮遊ゲート６への電荷の注入は、実施例１
の可変抵抗素子の場合と同様の方法で行う。数２で示す
様に、浮遊ゲート６に注入する電荷量Ｑにより可変容量
素子の容量は変化する。このため、浮遊ゲート６への注
入電荷量６を調整することにより、素子の容量を変える
ことのできる可変容量素子として使用することができ
る。
の可変抵抗素子の場合と同様の方法で行う。数２で示す
様に、浮遊ゲート６に注入する電荷量Ｑにより可変容量
素子の容量は変化する。このため、浮遊ゲート６への注
入電荷量６を調整することにより、素子の容量を変える
ことのできる可変容量素子として使用することができ
る。
【００３２】実施例６．なお、実施例５に示す可変容量
素子では、浮遊ゲート６上に薄膜多結晶シリコン膜25が
設けられた構造であるが、実施例１〜４に示す可変抵抗
素子のように、浮遊ゲート６上に薄膜トランジスタ10が
設けられた構造の可変容量素子でもよい。この場合の可
変容量素子の容量Ｃは、薄膜多結晶シリコン膜25と浮遊
ゲート６間の容量ＣG の代わりに、薄膜トランジスタ10
の、ソース・ドレイン領域11およびチャネル領域12と浮
遊ゲート６との間のそれぞれの容量の総和を数１および
数２に代入したもので表わされる。動作については全く
変わらない。
素子では、浮遊ゲート６上に薄膜多結晶シリコン膜25が
設けられた構造であるが、実施例１〜４に示す可変抵抗
素子のように、浮遊ゲート６上に薄膜トランジスタ10が
設けられた構造の可変容量素子でもよい。この場合の可
変容量素子の容量Ｃは、薄膜多結晶シリコン膜25と浮遊
ゲート６間の容量ＣG の代わりに、薄膜トランジスタ10
の、ソース・ドレイン領域11およびチャネル領域12と浮
遊ゲート６との間のそれぞれの容量の総和を数１および
数２に代入したもので表わされる。動作については全く
変わらない。
【００３３】また、実施例１〜４に示した可変抵抗素子
の構造は、可変容量素子としても用いることができ、実
施例５に示した薄膜多結晶シリコン膜25を設けた構造の
可変容量素子も同様の変形例が可能である。
の構造は、可変容量素子としても用いることができ、実
施例５に示した薄膜多結晶シリコン膜25を設けた構造の
可変容量素子も同様の変形例が可能である。
【００３４】
【発明の効果】以上のように、この発明によれば浮遊ゲ
ートに電荷を注入して、浮遊ゲートに蓄積される電荷量
を制御することによって、抵抗値や容量値を調整できる
ように構成したので、半導体装置完成後に容易に、抵抗
値を変更できる可変抵抗素子または容量値を変更できる
可変容量素子を、微細化を防げることなく得ることがで
きる。また、外付けの抵抗素子や容量素子が不要になる
ため、装置が小型安価となり製造も容易となる。
ートに電荷を注入して、浮遊ゲートに蓄積される電荷量
を制御することによって、抵抗値や容量値を調整できる
ように構成したので、半導体装置完成後に容易に、抵抗
値を変更できる可変抵抗素子または容量値を変更できる
可変容量素子を、微細化を防げることなく得ることがで
きる。また、外付けの抵抗素子や容量素子が不要になる
ため、装置が小型安価となり製造も容易となる。
【図１】この発明の実施例１による半導体装置を示す平
面図および断面図である。
面図および断面図である。
【図２】この発明による可変抵抗素子の適用例を示す回
路図および特性図である。
路図および特性図である。
【図３】この発明の実施例２による半導体装置を示す平
面図および断面図である。
面図および断面図である。
【図４】この発明の実施例３による半導体装置を示す平
面図および断面図である。
面図および断面図である。
【図５】この発明の実施例４による半導体装置を示す断
面図である。
面図である。
【図６】この発明の実施例５による半導体装置を示す断
面図である。
面図である。
【図７】図６の等価回路図である。
【図８】容量素子を用いた遅延回路図である。
【図９】抵抗分割による電圧レベル調整回路図である。
５ 半導体基板 ６ 浮遊ゲート ７ 第１のゲート絶縁膜 ８ 第２のゲート絶縁膜 ９ 第１の導電層として不純物拡散層 10 第２の導電層を構成する薄膜トランジスタ 11 ソース・ドレイン領域 12 チャネル領域 22 書き込み制御用ゲート 23 第３のゲート絶縁膜 25 第２の導電層としての薄膜多結晶シリコン膜
Claims (5)
- 【請求項１】 半導体基板の表面に形成された第１の導
電層、上記半導体基板の上記第１の導電層を含む表面に
第１のゲート絶縁膜を介して形成された浮遊ゲート、お
よびこの浮遊ゲート上に第２のゲート絶縁膜を介して形
成された第２の導電層を設け、上記両導電層間に電圧を
印加することにより、上記第１の導電層と浮遊ゲートと
の間に電荷を注入可能とした半導体装置。 - 【請求項２】 半導体基板の表面に形成された第１の導
電層、上記半導体基板の上記第１の導電層を含む表面に
第１のゲート絶縁膜を介して形成された浮遊ゲート、こ
の浮遊ゲート上に第２のゲート絶縁膜を介して形成され
た第２の導電層、およびこの第２の導電層と絶縁され上
記浮遊ゲート上に第３のゲート絶縁膜を介して形成され
た制御用ゲートを設け、上記制御用ゲートと上記第１の
導電層との間に電圧を印加することにより、上記第１の
導電層と浮遊ゲートとの間に電荷を注入可能とした半導
体装置。 - 【請求項３】 第２の導電層を、チャネル領域とこのチ
ャネル領域の両側に形成されたソース・ドレイン領域と
からなる薄膜トランジスタで構成するとともに、第１の
導電層を接地し上記チャネル領域を注入電荷量によって
その抵抗値が変化する可変抵抗素子としたことを特徴と
する請求項１または２記載の半導体装置。 - 【請求項４】 第１および第２の導電層を両電極とし、
注入電荷量によってその容量値が変化する可変容量素子
としたことを特徴とする請求項１または２記載の半導体
装置。 - 【請求項５】 電圧印加による電界によって第１のゲー
ト絶縁膜を通してトンネリング電流（Fowler−Nordheim
電流）を流し電荷が注入可能となるよう、上記第１のゲ
ート絶縁膜の少なくとも浮遊ゲートと第１の導電層との
間に介在する部分を膜厚５〜15nmのシリコン酸化膜で形
成したことを特徴とする請求項１〜４のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211794A JPH0555474A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211794A JPH0555474A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555474A true JPH0555474A (ja) | 1993-03-05 |
Family
ID=16611720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211794A Pending JPH0555474A (ja) | 1991-08-23 | 1991-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555474A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08177276A (ja) * | 1994-12-26 | 1996-07-09 | Miyagawa Kasei Ind Co Ltd | ドアハンドル用グリップおよびその製造方法 |
| WO2006093132A1 (ja) * | 2005-03-01 | 2006-09-08 | Brother Kogyo Kabushiki Kaisha | 無線タグ回路素子及びタグラベル作成装置 |
| JP2016042676A (ja) * | 2014-08-19 | 2016-03-31 | 株式会社東芝 | 遅延装置 |
-
1991
- 1991-08-23 JP JP3211794A patent/JPH0555474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08177276A (ja) * | 1994-12-26 | 1996-07-09 | Miyagawa Kasei Ind Co Ltd | ドアハンドル用グリップおよびその製造方法 |
| WO2006093132A1 (ja) * | 2005-03-01 | 2006-09-08 | Brother Kogyo Kabushiki Kaisha | 無線タグ回路素子及びタグラベル作成装置 |
| JP2016042676A (ja) * | 2014-08-19 | 2016-03-31 | 株式会社東芝 | 遅延装置 |
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