JPS6237548B2 - - Google Patents
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- JPS6237548B2 JPS6237548B2 JP53038018A JP3801878A JPS6237548B2 JP S6237548 B2 JPS6237548 B2 JP S6237548B2 JP 53038018 A JP53038018 A JP 53038018A JP 3801878 A JP3801878 A JP 3801878A JP S6237548 B2 JPS6237548 B2 JP S6237548B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
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Description
【発明の詳細な説明】
本発明はMOSFET集積回路とその製造方法に
関する。
関する。
MOSトランジスタには基本的にエンハンスメ
ント型とデイプレツシヨン型の２つの種類があ
る。エンハンスメント型デバイスには通常ソース
とドレイン電極の間に導電路すなわちチヤンネル
が存在せず、通常は非導通状態にある。ゲート電
極電位がドレイン電位に向けて上昇する場合、こ
の電位が十分な値に達すると、ゲートの下の半導
体の状態が反転する。このような反転が生じる
と、ソースとドレインとの間に導電路が形成さ
れ、デバイスが導通状態となる。デバイスがター
ンオンしたときのゲート電位はしきい値電圧ＶT
と指称される。この電圧は例えば数ボルト程度と
低い方が望ましいが、雑音電圧により導通状態と
なる程小さくすべきでない。
ント型とデイプレツシヨン型の２つの種類があ
る。エンハンスメント型デバイスには通常ソース
とドレイン電極の間に導電路すなわちチヤンネル
が存在せず、通常は非導通状態にある。ゲート電
極電位がドレイン電位に向けて上昇する場合、こ
の電位が十分な値に達すると、ゲートの下の半導
体の状態が反転する。このような反転が生じる
と、ソースとドレインとの間に導電路が形成さ
れ、デバイスが導通状態となる。デバイスがター
ンオンしたときのゲート電位はしきい値電圧ＶT
と指称される。この電圧は例えば数ボルト程度と
低い方が望ましいが、雑音電圧により導通状態と
なる程小さくすべきでない。
デイプレツシヨン型デバイスにおいては、チヤ
ンネルはソースとドレインの間に形成され、通常
オン状態にある。従つて、ＶTは零より低い値で
ある。デイプレツシヨン型デバイスをターンオフ
させるためには、ゲート電位をソース電位より低
くしなければならない。また、このようなデバイ
スはゲート電位をドレイン電位に向けて上昇させ
ることによつて導通状態となる。チヤンネル・ド
ーピングレベルと形状によりその初期導電度が決
定される。
ンネルはソースとドレインの間に形成され、通常
オン状態にある。従つて、ＶTは零より低い値で
ある。デイプレツシヨン型デバイスをターンオフ
させるためには、ゲート電位をソース電位より低
くしなければならない。また、このようなデバイ
スはゲート電位をドレイン電位に向けて上昇させ
ることによつて導通状態となる。チヤンネル・ド
ーピングレベルと形状によりその初期導電度が決
定される。
２種類のMOSトランジスタを区別するには、
図面中のすべてのデイプレツシヨン型デバイスの
近くに三角形の記号を付すのが一般的である。
図面中のすべてのデイプレツシヨン型デバイスの
近くに三角形の記号を付すのが一般的である。
第１図は従来技術による代表的インバータ回路
の一例を示す。エンハンスメント型トランジスタ
１０と１１は電圧ＶDDが印加される端子１２と接
地点との間に直列に接続されている。トランジス
タ１０はそのゲートがそのドレインに接続され、
抵抗負荷デバイスとして作用する。端子１３に印
加される電圧はＶDDに向けて高められ、その値が
ＶTを越えるとトランジスタ１１がターンオン
し、出力端子１４の電位が接地電位となる。端子
１３の電位が接地電位に向けて低下させられる
と、入力がＶTより小さくなつたときにトランジ
スタ１１がオフ状態となり、トランジスタ１０は
出力端子１４の電位をＶDDにする。従つて、端子
１４の出力は端子１３の入力に対して反転したも
のとなる。
の一例を示す。エンハンスメント型トランジスタ
１０と１１は電圧ＶDDが印加される端子１２と接
地点との間に直列に接続されている。トランジス
タ１０はそのゲートがそのドレインに接続され、
抵抗負荷デバイスとして作用する。端子１３に印
加される電圧はＶDDに向けて高められ、その値が
ＶTを越えるとトランジスタ１１がターンオン
し、出力端子１４の電位が接地電位となる。端子
１３の電位が接地電位に向けて低下させられる
と、入力がＶTより小さくなつたときにトランジ
スタ１１がオフ状態となり、トランジスタ１０は
出力端子１４の電位をＶDDにする。従つて、端子
１４の出力は端子１３の入力に対して反転したも
のとなる。
トランジスタの導電度は実際にはチヤンネル幅
の長さに対する比（Ｗ／Ｌ）と、ドーピング密度
と、チヤンネルの厚さとの関数である。導電度は
Ｗ／Ｌに比例する。トランジスタ１１の導電度が
トランジスタ１０のそれより大きいように構成さ
れていれば、端子１４の出力は接地電位により近
い値となる。従つて、ＶDD５ボルトで、トランジ
スタ１１の導電度がトランジスタ１０のそれより
９倍大きい場合には、トランジスタ１１がオン状
態にあるときの出力は約0.5ボルトである。ＶTが
（ホデイエフエクトを含めて）２ボルトであると
すると、端子１４の電位はトランジスタ１０によ
り３ボルトとされ、出力は2.5ボルトの振動波で
ある。ある回路設計によると、この振動波は非常
に制限されたものとされる。
の長さに対する比（Ｗ／Ｌ）と、ドーピング密度
と、チヤンネルの厚さとの関数である。導電度は
Ｗ／Ｌに比例する。トランジスタ１１の導電度が
トランジスタ１０のそれより大きいように構成さ
れていれば、端子１４の出力は接地電位により近
い値となる。従つて、ＶDD５ボルトで、トランジ
スタ１１の導電度がトランジスタ１０のそれより
９倍大きい場合には、トランジスタ１１がオン状
態にあるときの出力は約0.5ボルトである。ＶTが
（ホデイエフエクトを含めて）２ボルトであると
すると、端子１４の電位はトランジスタ１０によ
り３ボルトとされ、出力は2.5ボルトの振動波で
ある。ある回路設計によると、この振動波は非常
に制限されたものとされる。
第２図の回路中、デイプレツシヨン型トランジ
スタ１５（図には三角形の記号が付されている）
がエンハンスメント型トランジスタに直列に接続
されている。ゲートはソースに接続され、トラン
ジスタは抵抗器として動作する。第２図の場合、
トランジスタ１１がオン状態にあると、双方のデ
バイスがともにオン状態にあるので、第１図と比
（ratioing）が等しくなる。比が９対１のときに
は、供給電圧が５ボルトの場合、0.5ボルトの電
圧が発生する。しかし、トランジスタ１５は常に
導通状態にあるので、トランジスタ１１がオフ状
態になると、端子１４の電圧はＶDDに非常に近い
値となる。換言すれば、ＶTは第２図の出力振動
波を制限しない。
スタ１５（図には三角形の記号が付されている）
がエンハンスメント型トランジスタに直列に接続
されている。ゲートはソースに接続され、トラン
ジスタは抵抗器として動作する。第２図の場合、
トランジスタ１１がオン状態にあると、双方のデ
バイスがともにオン状態にあるので、第１図と比
（ratioing）が等しくなる。比が９対１のときに
は、供給電圧が５ボルトの場合、0.5ボルトの電
圧が発生する。しかし、トランジスタ１５は常に
導通状態にあるので、トランジスタ１１がオフ状
態になると、端子１４の電圧はＶDDに非常に近い
値となる。換言すれば、ＶTは第２図の出力振動
波を制限しない。
また、第１図の場合、回路がすこしでも動作す
る前にＶDDがＶTより大きくならなければならな
い。第２図の場合、回路ＶTより低いＶDDレベル
でインバータとして作用する。
る前にＶDDがＶTより大きくならなければならな
い。第２図の場合、回路ＶTより低いＶDDレベル
でインバータとして作用する。
従つて、第２図の回路の方が一般に好ましいこ
とは明らかである。しかしながら、デイプレツシ
ヨン型トランジスタとエンハンスメント型トラン
ジスタを同一基板上にともに最適な状態となるよ
うに製造することは困難である。ＶTが所望の値
を有するようなエンハンスメントデバイスを製造
するには抵抗が制御された基板が必要である。特
性安定化および不活性化のための酸化物の頂部に
配置された導体の下における表面反転を避けるた
めには、トランジスタが形成されていないすべて
の基板領域の抵抗を比較的小さくするのが好まし
い。デイプレツシヨン型デバイスにおいては、チ
ヤンネル領域の基板バイアスの効果を減小させる
ために基板抵抗が大きい方が望ましい。単一基板
上に種々のデバイスを集積化するには互いに相容
れない条件を満足させ各所の抵抗を種々の値に設
定しなければならない。従来方法によりエンハン
スメント型デバイスとデイプレツシヨン型デバイ
スを同一基板に組合わせて形成すると性能が落ち
てしまう。製造工程についてみると、従来技術に
よるデバイスは三重打込み工程により製造されて
いた。第１の打ち込みはエンハンスメント型トラ
ンジスタのチヤンネル抵抗を形成するために行わ
れ、第２の打ち込みはデイプレツシヨン型トラン
ジスタのチヤンネルを形成するために行われ、第
３の打ち込みはトランジスタの周囲領域中のフイ
ールド抵抗を形成するために行われる。
とは明らかである。しかしながら、デイプレツシ
ヨン型トランジスタとエンハンスメント型トラン
ジスタを同一基板上にともに最適な状態となるよ
うに製造することは困難である。ＶTが所望の値
を有するようなエンハンスメントデバイスを製造
するには抵抗が制御された基板が必要である。特
性安定化および不活性化のための酸化物の頂部に
配置された導体の下における表面反転を避けるた
めには、トランジスタが形成されていないすべて
の基板領域の抵抗を比較的小さくするのが好まし
い。デイプレツシヨン型デバイスにおいては、チ
ヤンネル領域の基板バイアスの効果を減小させる
ために基板抵抗が大きい方が望ましい。単一基板
上に種々のデバイスを集積化するには互いに相容
れない条件を満足させ各所の抵抗を種々の値に設
定しなければならない。従来方法によりエンハン
スメント型デバイスとデイプレツシヨン型デバイ
スを同一基板に組合わせて形成すると性能が落ち
てしまう。製造工程についてみると、従来技術に
よるデバイスは三重打込み工程により製造されて
いた。第１の打ち込みはエンハンスメント型トラ
ンジスタのチヤンネル抵抗を形成するために行わ
れ、第２の打ち込みはデイプレツシヨン型トラン
ジスタのチヤンネルを形成するために行われ、第
３の打ち込みはトランジスタの周囲領域中のフイ
ールド抵抗を形成するために行われる。
本発明の目的はMOSFETデバイスの性能を向
上させるように改良されたMOSFETデバイス製
造方法の提供にあり、このために、本発明はイン
バータ回路においてデイプレツシヨン型デバイス
がエンハンスメント型デバイスに対する負荷とし
て作用するようにデイプレツシヨン型デバイスと
エンハンスメント型デバイスを近接させて結合さ
せるものである。
上させるように改良されたMOSFETデバイス製
造方法の提供にあり、このために、本発明はイン
バータ回路においてデイプレツシヨン型デバイス
がエンハンスメント型デバイスに対する負荷とし
て作用するようにデイプレツシヨン型デバイスと
エンハンスメント型デバイスを近接させて結合さ
せるものである。
本発明の別の目的は、２回の打ち込みを行うだ
けでデイプレツシヨン型デバイスとエンハンスメ
ント型デバイスとが最適な状態となるようにとも
に共通の基板上に形成することにある。
けでデイプレツシヨン型デバイスとエンハンスメ
ント型デバイスとが最適な状態となるようにとも
に共通の基板上に形成することにある。
本発明のさらに別の目的は、導体の下の表面反
転を防止するためのフイールドドーピング工程に
おけるマスキング工程を最小にし且つ２回の打ち
込みを行うだけで高抵抗基板にデイプレツシヨン
型デバイスとエンハンスメント型デバイスを形成
することにある。
転を防止するためのフイールドドーピング工程に
おけるマスキング工程を最小にし且つ２回の打ち
込みを行うだけで高抵抗基板にデイプレツシヨン
型デバイスとエンハンスメント型デバイスを形成
することにある。
上記目的は、高抵抗基板のうちフイールド反転
を避けたい領域およびエンハンスメント型トラン
ジスタを含むべき領域に対して基板と同じ導電型
の第１のイオン打込みを行うことにより達成され
る。ドーピング密度は、拡散後、エンハンスメン
ト型ゲート領域中において望まれる濃度よりわず
かに濃度が高くなるように調整される。
を避けたい領域およびエンハンスメント型トラン
ジスタを含むべき領域に対して基板と同じ導電型
の第１のイオン打込みを行うことにより達成され
る。ドーピング密度は、拡散後、エンハンスメン
ト型ゲート領域中において望まれる濃度よりわず
かに濃度が高くなるように調整される。
第２のイオン打込みは反対の導電型の不純物を
用いて行われる。この打ち込みはエンハインスメ
ント型デバイスおよびデイプレツシヨン型デバイ
スとが形成されるべき領域に行われる。その密度
は所望のデイプレツシヨン型デバイスのチヤンネ
ル・ドーピングレベルを得られるように調整され
る。エンハンスメント型デバイス領域において
は、第２のイオン打ち込みが第１のイオン打ち込
みを補償し、ＶTを所望の値まで低下させる。
用いて行われる。この打ち込みはエンハインスメ
ント型デバイスおよびデイプレツシヨン型デバイ
スとが形成されるべき領域に行われる。その密度
は所望のデイプレツシヨン型デバイスのチヤンネ
ル・ドーピングレベルを得られるように調整され
る。エンハンスメント型デバイス領域において
は、第２のイオン打ち込みが第１のイオン打ち込
みを補償し、ＶTを所望の値まで低下させる。
イオン打込みの後、ゲート酸化物が成長され、
ポリシリコンゲートが形成される。そして、一般
的なポリシリコン・ゲート心合せ工程を用いてソ
ースとゲートの接合接点が作られ、ホスホシリケ
ート・ガラス（phosphosilicate glass）が配設さ
れ、一般的手法で導体パターンや電極パターンが
形成される。
ポリシリコンゲートが形成される。そして、一般
的なポリシリコン・ゲート心合せ工程を用いてソ
ースとゲートの接合接点が作られ、ホスホシリケ
ート・ガラス（phosphosilicate glass）が配設さ
れ、一般的手法で導体パターンや電極パターンが
形成される。
かかる工程を使用することにより、互いに近接
するように離間されて配設されたデイプレツシヨ
ン型デイバイスとエンハンスメント型デバイスと
が相互接続されてインバータが構成される。両デ
バイスともに最適な状態とされ、最大の性能を発
揮することができる。
するように離間されて配設されたデイプレツシヨ
ン型デイバイスとエンハンスメント型デバイスと
が相互接続されてインバータが構成される。両デ
バイスともに最適な状態とされ、最大の性能を発
揮することができる。
次に、第３ａ図ないし第３ｈ図を参照して本発
明によるデバイス製造方法を説明する。これらの
図はインバータが製造されるべきシリコンウエハ
の一部を示す横断面図である。なお、これらの図
は各種の層をより明確に示すために特に垂直方向
の寸法については同一縮尺で示していない。例え
ば、ゲート酸化物は約1000Åの厚さであつて、フ
イールド酸化物の厚さも約1/10である。図示され
ている領域は、製造処理されるウエハのほんの一
部を含む１つのインバータの周囲に相当するもの
である。ウエハはそれぞれ多数のインバータを含
む複雑な回路を包含するものである。
明によるデバイス製造方法を説明する。これらの
図はインバータが製造されるべきシリコンウエハ
の一部を示す横断面図である。なお、これらの図
は各種の層をより明確に示すために特に垂直方向
の寸法については同一縮尺で示していない。例え
ば、ゲート酸化物は約1000Åの厚さであつて、フ
イールド酸化物の厚さも約1/10である。図示され
ている領域は、製造処理されるウエハのほんの一
部を含む１つのインバータの周囲に相当するもの
である。ウエハはそれぞれ多数のインバータを含
む複雑な回路を包含するものである。
はじめに使用される材料２０は（100）方向の
高抵抗性ｐ型シリコンウエハである。本発明で
は、約10Ωcmあるいはそれより大きい抵抗率のも
のを使用すべきであり、25ないし45Ωcmの範囲が
好ましい。ウエハはまず高温の酸化雰囲気中に置
かれ、その表面に約0.8ミクロンの厚さの二酸化
シリコン層２２が形成される（第３ａ図）。次
に、フイールド領域（外端）および最終的なエン
ハンスメントデバイスのソース、ドレインおよび
チヤンネル領域を含む領域２４の酸化物が除去さ
れる。除去されるべき領域はホトマスキングとエ
ツチングにより画定される。この結果が第３ｂ図
に示されている。デイプレツシヨン型デバイスが
形成されるべき領域２６はエツチングされずに残
される。
高抵抗性ｐ型シリコンウエハである。本発明で
は、約10Ωcmあるいはそれより大きい抵抗率のも
のを使用すべきであり、25ないし45Ωcmの範囲が
好ましい。ウエハはまず高温の酸化雰囲気中に置
かれ、その表面に約0.8ミクロンの厚さの二酸化
シリコン層２２が形成される（第３ａ図）。次
に、フイールド領域（外端）および最終的なエン
ハンスメントデバイスのソース、ドレインおよび
チヤンネル領域を含む領域２４の酸化物が除去さ
れる。除去されるべき領域はホトマスキングとエ
ツチングにより画定される。この結果が第３ｂ図
に示されている。デイプレツシヨン型デバイスが
形成されるべき領域２６はエツチングされずに残
される。
次に、ウエハはイオン打ち込み器中に置かれ、
ホウ素およびｐ型不純物が第３ｂ図の大括孤によ
り示された態様で表面に打ち込まれる。マスクを
通して露光される領域２４ａにホウ素不純物が打
ち込まれることにより比較的高いドーピングが行
われる。両デバイス間の酸化物により被覆された
部分の下の領域とデイプレツシヨン型デバイスが
形成されるべき領域とは互いに影響し合わなくな
る。
ホウ素およびｐ型不純物が第３ｂ図の大括孤によ
り示された態様で表面に打ち込まれる。マスクを
通して露光される領域２４ａにホウ素不純物が打
ち込まれることにより比較的高いドーピングが行
われる。両デバイス間の酸化物により被覆された
部分の下の領域とデイプレツシヨン型デバイスが
形成されるべき領域とは互いに影響し合わなくな
る。
イオン打込みの後、２２で示される酸化物がエ
ツチングにより一部除去されて厚さがはじめの半
分とされ、酸化雰囲気中にもどされる。ウエハは
再び酸化され、第３ｃ図に示されるように、シリ
コン酸化物層２７が表面全体を再び覆う。再度の
酸化の前にもとの酸化物は一部除去されているの
で、頂部表面層２７に小さな制御段が形成され
る。酸化物が再成長されている間、ホウ素が拡散
してｐ型領域２５が形成される。ホウ素の打ち込
みは、この工程が終了した後、領域２５中のドー
ピングにより所望の抵抗値が得られるように行わ
れる。次に、第３ｄ図に示されるように、エンハ
ンスメント型デバイスおよびデイプレツシヨン型
デバイスがともに配置されるべき領域中の酸化物
層が光蝕刻法により切断される。この切断は第３
ｄ図の領域３０と３０ａの酸化物開口が形成され
るように行われる。領域３０ａは領域２５と重り
合つていることに留意されたい。この理由につい
ては後述する。次に、ウエハは再びイオン打ち込
み器中に置かれ、リン、ｎ型不純物が図の大括孤
で示されるように表面に打ち込まれ、デイプレツ
シヨン型デバイスのためのリンがドープされた領
域と、エンハンスメント型デバイスのためのリン
がドープされた領域が形成される。中央領域２５
におけるエンハンスメント型デバイスは比較的深
くホウ素がドープされているので、３０において
リンの打ち込みはエンハンスメント型デバイスの
領域には小さな影響しか与えない。高抵抗性材料
上の領域３０ａには接合部とｎ型表面チヤンネル
が作られる。代表的例ではこのチヤンネルは基板
より深くドープされる。
ツチングにより一部除去されて厚さがはじめの半
分とされ、酸化雰囲気中にもどされる。ウエハは
再び酸化され、第３ｃ図に示されるように、シリ
コン酸化物層２７が表面全体を再び覆う。再度の
酸化の前にもとの酸化物は一部除去されているの
で、頂部表面層２７に小さな制御段が形成され
る。酸化物が再成長されている間、ホウ素が拡散
してｐ型領域２５が形成される。ホウ素の打ち込
みは、この工程が終了した後、領域２５中のドー
ピングにより所望の抵抗値が得られるように行わ
れる。次に、第３ｄ図に示されるように、エンハ
ンスメント型デバイスおよびデイプレツシヨン型
デバイスがともに配置されるべき領域中の酸化物
層が光蝕刻法により切断される。この切断は第３
ｄ図の領域３０と３０ａの酸化物開口が形成され
るように行われる。領域３０ａは領域２５と重り
合つていることに留意されたい。この理由につい
ては後述する。次に、ウエハは再びイオン打ち込
み器中に置かれ、リン、ｎ型不純物が図の大括孤
で示されるように表面に打ち込まれ、デイプレツ
シヨン型デバイスのためのリンがドープされた領
域と、エンハンスメント型デバイスのためのリン
がドープされた領域が形成される。中央領域２５
におけるエンハンスメント型デバイスは比較的深
くホウ素がドープされているので、３０において
リンの打ち込みはエンハンスメント型デバイスの
領域には小さな影響しか与えない。高抵抗性材料
上の領域３０ａには接合部とｎ型表面チヤンネル
が作られる。代表的例ではこのチヤンネルは基板
より深くドープされる。
このように、エンハンスメント型デバイスの領
域２５中の比較的高いドーピングに続いてｎ型ド
ーピングが行われて所望のしきい値電圧が設定さ
れる。デイプレツシヨン型デバイスの領域３０ａ
の下の基板中において比較的低い基板のドーピン
グが行われたことにより、低いＭフアクターを有
するデバイスを作り出すチヤンネルが得られる。
すなわち、デイプレツシヨン型デバイスはインバ
ータ中において低電圧エンハスメント型デバイス
と組み合わされて使用されたときに所望の電流を
供給する。
域２５中の比較的高いドーピングに続いてｎ型ド
ーピングが行われて所望のしきい値電圧が設定さ
れる。デイプレツシヨン型デバイスの領域３０ａ
の下の基板中において比較的低い基板のドーピン
グが行われたことにより、低いＭフアクターを有
するデバイスを作り出すチヤンネルが得られる。
すなわち、デイプレツシヨン型デバイスはインバ
ータ中において低電圧エンハスメント型デバイス
と組み合わされて使用されたときに所望の電流を
供給する。
Ｎチヤンネルデバイスにおいては、半導体基板
はもともと回路の中で最も負方向に大きな電圧が
印加される。図に示されていないが、第２図のイ
ンバータにおいて基板は接地端子１６に接続され
ている。デイプレツシヨン型デバイス１５のソー
スとゲートは基板に対して正の関係にあり、従つ
て、基板接合部へのチヤンネルは逆バイアスがか
かる。逆バイアスの量は出力端子１４の電位によ
つて決定される。上述のようにして形成されるデ
イプレツシヨン領域はゲートの反対側のチヤンネ
ルに反応する。このことは、たとえゲートがその
ソースに接続されても、デイプレツシヨンチヤン
ネルの導電度は出力端子１４の電圧がＶDDになる
と減少することを意味する。これによりデバイス
１５の電流源としての性能が落ちる。これはボデ
イエフエクト（body effet）と指称され、Ｍフア
クターを目安として判断される。
はもともと回路の中で最も負方向に大きな電圧が
印加される。図に示されていないが、第２図のイ
ンバータにおいて基板は接地端子１６に接続され
ている。デイプレツシヨン型デバイス１５のソー
スとゲートは基板に対して正の関係にあり、従つ
て、基板接合部へのチヤンネルは逆バイアスがか
かる。逆バイアスの量は出力端子１４の電位によ
つて決定される。上述のようにして形成されるデ
イプレツシヨン領域はゲートの反対側のチヤンネ
ルに反応する。このことは、たとえゲートがその
ソースに接続されても、デイプレツシヨンチヤン
ネルの導電度は出力端子１４の電圧がＶDDになる
と減少することを意味する。これによりデバイス
１５の電流源としての性能が落ちる。これはボデ
イエフエクト（body effet）と指称され、Ｍフア
クターを目安として判断される。
ゲート酸化物の厚さが減少するか、あるいは基
板の抵抗が増加すると、Ｍフアクターが減少す
る。ゲート酸化物の厚さは生産性と信頼性を考慮
に入れて決定されるので、基板の抵抗値を大きく
することがＭフアクターを減少させる最良の方法
である。上述のように、本発明による製造方法は
所望により高抵抗性基板材料を使用できるもので
ある。
板の抵抗が増加すると、Ｍフアクターが減少す
る。ゲート酸化物の厚さは生産性と信頼性を考慮
に入れて決定されるので、基板の抵抗値を大きく
することがＭフアクターを減少させる最良の方法
である。上述のように、本発明による製造方法は
所望により高抵抗性基板材料を使用できるもので
ある。
一般的なシリコンゲート心合せMOS技術製法
工程にかければデバイスの製造が完了する。次
に、エンハンスメント型デバイスとデイプレツシ
ヨン型デバイス双方のためのゲート、ソースおよ
びドレイン電極と、接点の製造について説明す
る。これは次のように行われる。すなわち、第３
ｄ図の領域３０と３０ａのイオン打ち込みの後、
ウエハが洗浄され、第３ｅ図中の２９と２９ａに
より示されるように薄いゲート酸化物が成長され
る。そして、図示のように、３１におけるゲート
酸化物２９ａ中に光蝕刻法により孔が形成され
る。そして、ウエハは多結晶シリコン（ポリシリ
コン）により一般的方法で被覆され、この層は光
蝕刻法により一部除去され第３ｆ図に３２と３４
として示されるようにゲートとゲート接点が残
る。エンハンスメント型デバイスのゲート３２は
ゲート酸化物２９により十分な絶縁が施されてい
る。しかし、ゲート３４は第３ｅ図孔３１を介し
て下に横たわるシリコンと接触している。これに
より、デイプレツシヨン型デバイスのゲートがそ
のソース電極に接続される。
工程にかければデバイスの製造が完了する。次
に、エンハンスメント型デバイスとデイプレツシ
ヨン型デバイス双方のためのゲート、ソースおよ
びドレイン電極と、接点の製造について説明す
る。これは次のように行われる。すなわち、第３
ｄ図の領域３０と３０ａのイオン打ち込みの後、
ウエハが洗浄され、第３ｅ図中の２９と２９ａに
より示されるように薄いゲート酸化物が成長され
る。そして、図示のように、３１におけるゲート
酸化物２９ａ中に光蝕刻法により孔が形成され
る。そして、ウエハは多結晶シリコン（ポリシリ
コン）により一般的方法で被覆され、この層は光
蝕刻法により一部除去され第３ｆ図に３２と３４
として示されるようにゲートとゲート接点が残
る。エンハンスメント型デバイスのゲート３２は
ゲート酸化物２９により十分な絶縁が施されてい
る。しかし、ゲート３４は第３ｅ図孔３１を介し
て下に横たわるシリコンと接触している。これに
より、デイプレツシヨン型デバイスのゲートがそ
のソース電極に接続される。
ウエハには再びエツチングが施される。すなわ
ち、３２と３４で示されるポリシリコンがマスク
として作用して、酸化物層２９と２９ａの露光部
分が除去され第３ｆ図に示されるような構成とな
る。そして、次にウエハは図の大括孤で示される
ように、例えばオキシ塩化リン（phosphorous
oxychloride＝POCl2）のようなＮ型不純物の拡散
が行われ、第３ｇ図中に３５ないし３８により示
される深くドープされたN+領域が作られる。こ
れら領域がエンハンスメント型デバイスとデイプ
レツシヨン型デバイスのためのソースとドレイン
電極を形成する。ソースへドレインの拡散と同時
に、シリコンゲート３２と３４が深くドープさ
れ、これらは高い導電度を有するようになる。ま
た、ポリシリコンによりソース３７の部分の拡散
速度が低下し、基板中ではゲート３４の下まで拡
散が生じる。ソース３７とゲート３４の間は導電
性をもたせて直接にオーム接触される。従つて、
所望によりポリシリコンゲートは容易に単結晶シ
リコンと接続されることができる。
ち、３２と３４で示されるポリシリコンがマスク
として作用して、酸化物層２９と２９ａの露光部
分が除去され第３ｆ図に示されるような構成とな
る。そして、次にウエハは図の大括孤で示される
ように、例えばオキシ塩化リン（phosphorous
oxychloride＝POCl2）のようなＮ型不純物の拡散
が行われ、第３ｇ図中に３５ないし３８により示
される深くドープされたN+領域が作られる。こ
れら領域がエンハンスメント型デバイスとデイプ
レツシヨン型デバイスのためのソースとドレイン
電極を形成する。ソースへドレインの拡散と同時
に、シリコンゲート３２と３４が深くドープさ
れ、これらは高い導電度を有するようになる。ま
た、ポリシリコンによりソース３７の部分の拡散
速度が低下し、基板中ではゲート３４の下まで拡
散が生じる。ソース３７とゲート３４の間は導電
性をもたせて直接にオーム接触される。従つて、
所望によりポリシリコンゲートは容易に単結晶シ
リコンと接続されることができる。
POCl3拡散は酸化雰囲気中において行われ、酸
化物層は第３ｇ図に示されているように露光領域
中において再成長される。酸化物はまたポリシリ
コンゲート用金属を被覆する。
化物層は第３ｇ図に示されているように露光領域
中において再成長される。酸化物はまたポリシリ
コンゲート用金属を被覆する。
次に、ウエハは第３ｈ図に示されるように、リ
ンの酸化物を含む二酸化シリコンの層３９により
被覆される。これはホスホシリケート・ガラス
（phosphosilicate glass）すなわちPSGと指称さ
れる。このガラスの溶融温度はシリコンおよび二
酸化シリコンのそれより十分低く、容易に気相反
応により付着させることができる。気相デポジシ
ヨンの後、ウエハは加熱されてPSGが溶融して流
れ、非常に滑かな上面が形成される。また、PSG
は加熱処理の間不要な不純物を含んだ下に横たわ
るシリコンおよび二酸化シリコンのゲツターとし
て作用する。従つて、PSGは非常にゲートの絶縁
が安定したトランジスタを作り出すとともに次の
導体パターン形成（メタライジンク）のための良
好な絶縁表面を作り出す。図示されていないが、
PSGの付着と加熱処理とにより層の界面がいくら
か動く。しかし、これははじめの配置設定および
濃度調整により補償できる。
ンの酸化物を含む二酸化シリコンの層３９により
被覆される。これはホスホシリケート・ガラス
（phosphosilicate glass）すなわちPSGと指称さ
れる。このガラスの溶融温度はシリコンおよび二
酸化シリコンのそれより十分低く、容易に気相反
応により付着させることができる。気相デポジシ
ヨンの後、ウエハは加熱されてPSGが溶融して流
れ、非常に滑かな上面が形成される。また、PSG
は加熱処理の間不要な不純物を含んだ下に横たわ
るシリコンおよび二酸化シリコンのゲツターとし
て作用する。従つて、PSGは非常にゲートの絶縁
が安定したトランジスタを作り出すとともに次の
導体パターン形成（メタライジンク）のための良
好な絶縁表面を作り出す。図示されていないが、
PSGの付着と加熱処理とにより層の界面がいくら
か動く。しかし、これははじめの配置設定および
濃度調整により補償できる。
第４図は接点の切断および導体パターン形成が
完了した状態を示す。切断および導体パターン形
成工程においては、PSGと成長された酸化物を介
して光蝕刻法により所望のパターンに切断され
る。約２％のシリコンを含むアルミニウムの厚い
層がウエハに施され、エツチングにより一部除去
され所望の導体パターンが得られる。
完了した状態を示す。切断および導体パターン形
成工程においては、PSGと成長された酸化物を介
して光蝕刻法により所望のパターンに切断され
る。約２％のシリコンを含むアルミニウムの厚い
層がウエハに施され、エツチングにより一部除去
され所望の導体パターンが得られる。
第４図に示されているように、金属接点４０は
ソース３５と接続されるとともに第２図に関連す
る接地端子１６が構成される。ゲート３２に接続
される接点３２は入力端子１３をそなえている。
金属パターン４１はエンハンスメント型デバイス
のドレイン３６をデイプレツシヨン型デバイスの
ゲート３４に接続し回路の出力端１４を構成して
いる。金属パターン４２はデイプレツシヨンデバ
イスのドレイン３８に接触し、ＶDDが印加される
端子１２をそなえている。インバータ回路を構成
する一対のデバイスは周辺領域２５により囲まれ
ている。周辺領域２５は装置中最も高いｐ型のド
ーピングがなされており、金属パターンが酸化物
の頂部と交差する部分において表面反転が生じな
いようになつている。すなわち、たとえ、基板２
０が高い抵抗性を示しても、表面反転は問題にな
らない。
ソース３５と接続されるとともに第２図に関連す
る接地端子１６が構成される。ゲート３２に接続
される接点３２は入力端子１３をそなえている。
金属パターン４１はエンハンスメント型デバイス
のドレイン３６をデイプレツシヨン型デバイスの
ゲート３４に接続し回路の出力端１４を構成して
いる。金属パターン４２はデイプレツシヨンデバ
イスのドレイン３８に接触し、ＶDDが印加される
端子１２をそなえている。インバータ回路を構成
する一対のデバイスは周辺領域２５により囲まれ
ている。周辺領域２５は装置中最も高いｐ型のド
ーピングがなされており、金属パターンが酸化物
の頂部と交差する部分において表面反転が生じな
いようになつている。すなわち、たとえ、基板２
０が高い抵抗性を示しても、表面反転は問題にな
らない。
電極３６はほんの一部であるが近接領域２５と
重り合つている。この重り合つた部分は最初に第
３ｄ図に示されている。これは本発明の本質では
ないが、この重り合つた部分をつくることによ
り、電極容量を小さくすることができる。基板２
０は領域２５より相当大きな抵抗値を有してお
り、また、一片の電極３６が領域２５とのみ重り
合つているので、接合電極３６の容量は最小とな
る。大きな領域のデバイスに対してもこの容量で
十分である。第２図の回路においては、この容量
が端子１４を分路してこれを接地し、インバータ
の動作速度を低下させていた。
重り合つている。この重り合つた部分は最初に第
３ｄ図に示されている。これは本発明の本質では
ないが、この重り合つた部分をつくることによ
り、電極容量を小さくすることができる。基板２
０は領域２５より相当大きな抵抗値を有してお
り、また、一片の電極３６が領域２５とのみ重り
合つているので、接合電極３６の容量は最小とな
る。大きな領域のデバイスに対してもこの容量で
十分である。第２図の回路においては、この容量
が端子１４を分路してこれを接地し、インバータ
の動作速度を低下させていた。
上述の工程を経ることにより、高抵抗基板上に
デバイスを構成でき、エンハンスメント型デバイ
スのＶTを約0.6ボルトにすることができ、デイプ
レツシヨン型デバイスのＶTを−1.2ないし−1.4
ボルトにすることができるとともに導体パターン
の反転電圧を12ボルトより大きくすることができ
る。打ち込みをすることなくこのような基板を直
接に使用することによりデバイスのＶTを−0.1ボ
ルトにすることができる。ホウ素の打ち込みを行
うだけで（領域２５）同じデバイスのＶTを約１
ないし1.2ボルトにすることができる（ただし、
ゲート酸化物はすべて同じとする）。
デバイスを構成でき、エンハンスメント型デバイ
スのＶTを約0.6ボルトにすることができ、デイプ
レツシヨン型デバイスのＶTを−1.2ないし−1.4
ボルトにすることができるとともに導体パターン
の反転電圧を12ボルトより大きくすることができ
る。打ち込みをすることなくこのような基板を直
接に使用することによりデバイスのＶTを−0.1ボ
ルトにすることができる。ホウ素の打ち込みを行
うだけで（領域２５）同じデバイスのＶTを約１
ないし1.2ボルトにすることができる（ただし、
ゲート酸化物はすべて同じとする）。
以上、本発明を好ましい実施例に基づいて説明
したが、当業者には本発明の範囲および精神を逸
脱することなく種々の変形をなし得ることは明ら
かであろう。
したが、当業者には本発明の範囲および精神を逸
脱することなく種々の変形をなし得ることは明ら
かであろう。
第１図は従来技術によるエンハンスメント型
MOSFETインバータを示す回路図、第２図はデ
イプレツシヨン型トランジスタ負荷を使用する従
来技術によるMOSFETインバータを示す回路
図、第３ａ図ないし第３ｈ図は本発明による各製
造工程を示すシリコンウエハの横断面図、第４図
は本発明による製造工程を経て作られたインバー
タを示す横断面図である。 〔符号説明〕、１０，１１……エンハンスメン
ト型トランジスタ、１５……デイプレツシヨン型
トランジスタ、２０……基板、２２……二酸化シ
リコン層、２４ａ……マスクを通して露光される
領域、２５……ｐ型領域、２７……シリコン酸化
物層、２９，２９ａ……薄いゲート酸化物、３
２，３４……シリコンゲート、３５……ソース、
３６……接合電極、３７……ソース、３８……ド
レイン、３９……二酸化シリコン層。
MOSFETインバータを示す回路図、第２図はデ
イプレツシヨン型トランジスタ負荷を使用する従
来技術によるMOSFETインバータを示す回路
図、第３ａ図ないし第３ｈ図は本発明による各製
造工程を示すシリコンウエハの横断面図、第４図
は本発明による製造工程を経て作られたインバー
タを示す横断面図である。 〔符号説明〕、１０，１１……エンハンスメン
ト型トランジスタ、１５……デイプレツシヨン型
トランジスタ、２０……基板、２２……二酸化シ
リコン層、２４ａ……マスクを通して露光される
領域、２５……ｐ型領域、２７……シリコン酸化
物層、２９，２９ａ……薄いゲート酸化物、３
２，３４……シリコンゲート、３５……ソース、
３６……接合電極、３７……ソース、３８……ド
レイン、３９……二酸化シリコン層。
Claims (1)
- 【特許請求の範囲】 １ エンハンスメント型MOSFETとデイプレツ
シヨン型MOSFETとを含む集積回路において、 ほぼ10オーム・センチメートルあるいはそれ以
上の高抵抗率を有する第１の導電型の基板と、 少くとも前記エンハンスメント型トランジスタ
のゲート領域中と前記トランジスタを取り囲むフ
イールド領域中に形成される増大した不純物濃度
を有する前記第１の導電型の第１領域と、 前記エンハンスメントトランジスタのゲートの
下にある前記第１領域中に位置する低減した不純
物濃度の第１の導電型の第２領域と、 前記デイプレツシヨン型トランジスタのゲート
の下に位置する反対の導電型の第３領域と、 前記２つの型のトランジスタを結合させて回路
を構成する装置と、 を含む集積回路。 ２ 特許請求の範囲第１項記載の集積回路におい
て、前記デイプレツシヨン型トランジスタのソー
ス及びゲートが一体に接続されかつ前記エンハン
スメント型トランジスタのドレインに接続される
ことを特徴とする集積回路。 ３ 特許請求の範囲第１項記載の集積回路におい
て、前記基板が25ないし45オーム・センチメート
ルの抵抗率を有することを特徴とする集積回路。 ４ 第１の領域中にエンハンスメント型トランジ
スタを有するとともに前記第１領域に隣接して配
置された第２領域中にデイプレツシヨン型トラン
ジスタを有する低電圧高性能MOSFET集積回路
の製造方法において、 約10オーム・センチメートル以上の抵抗率を有
する第１の導電型の半導体基板の前記第１領域
に、前記第１領域において伝導を増大するのに十
分な濃度で第１の導電型の不純物層を第１のマス
クを介して形成する工程と、 前記基板に前記導電型と同じ導電型の前記不純
物を拡散する工程と、 前記半導体上に酸化物を成長する工程と、 前記基板の導電型と反対の導電型の所定濃度の
不純物を前記基板の前記第１および第２領域に第
２のマスクを介して付加し、前記第１領域の導電
度をその導電型が変わらない程度に減少させ、前
記第２領域の導電型を反対の導電型に変化させる
工程と、 前記第１領域中にソース、ゲートおよびドレイ
ン電極を形成してエンハンスメント型トランジス
タを形成する工程と、 前記第２領域中にソース、ゲートおよびドレイ
ン電極を形成してデイプレツシヨン型トランジス
タを形成する工程と、 前記トランジスタを相互接続するパターンを形
成して回路を構成する工程と、 を含む集積回路製造方法。 ５ 特許請求の範囲第４項記載の集積回路製造方
法において、前記パターン形成工程により前記デ
イプレツシヨン型トランジスタのゲートとソース
が前記エンハンスメント型トランジスタのドレイ
ンに接続されることを特徴とする集積回路製造方
法。 ６ 特許請求の範囲第４項記載の集積回路製造方
法において、前記第１マスクが前記２つの型のト
ランジスタ双方を取り囲むフイールド領域を決定
する開口を含むことを特徴とする集積回路製造方
法。 ７ 特許請求の範囲第４項記載の集積回路製造方
法において、前記基板が約25ないし45オーム・セ
ンチメートルの抵抗率を有することを特徴とする
集積回路製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/783,914 US4104784A (en) | 1976-06-21 | 1977-04-01 | Manufacturing a low voltage n-channel MOSFET device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53123680A JPS53123680A (en) | 1978-10-28 |
| JPS6237548B2 true JPS6237548B2 (ja) | 1987-08-13 |
Family
ID=25130800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3801878A Granted JPS53123680A (en) | 1977-04-01 | 1978-03-31 | Mosfet ic and method of producing same |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS53123680A (ja) |
| DE (1) | DE2813566A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564283A (en) * | 1979-06-25 | 1981-01-17 | Toshiba Corp | Semiconductor device |
| JPS5670664A (en) * | 1979-11-13 | 1981-06-12 | Nec Corp | Manufacture of semiconductor device |
| JPS5698869A (en) * | 1980-01-10 | 1981-08-08 | Toshiba Corp | Preparation of semiconductor device |
| JPS56100478A (en) * | 1980-01-16 | 1981-08-12 | Toshiba Corp | Semiconductor device and manufacture thereof |
| DE3131050A1 (de) * | 1981-08-05 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren unter verwendung einer aus phosphorsilikatglas bestehenden obewrflaechenschicht auf dem zwischenoxid zwischen polysiliziumebene und metall-leiterbahnebene |
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Citations (2)
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| JPS5134269A (ja) * | 1974-09-17 | 1976-03-23 | Mitsubishi Rayon Co | Hanikamushinzaiyoshiito |
| JPS5135835A (ja) * | 1974-09-24 | 1976-03-26 | Hitachi Ltd | Gasuujokifukugosaikurupuranto no seigyohoho |
-
1978
- 1978-03-29 DE DE19782813566 patent/DE2813566A1/de not_active Withdrawn
- 1978-03-31 JP JP3801878A patent/JPS53123680A/ja active Granted
Patent Citations (2)
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| JPS5134269A (ja) * | 1974-09-17 | 1976-03-23 | Mitsubishi Rayon Co | Hanikamushinzaiyoshiito |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE2813566A1 (de) | 1978-10-05 |
| JPS53123680A (en) | 1978-10-28 |
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