KR100616790B1 - 열폭주를 막기 위한 바이폴라 트랜지스터 - Google Patents
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Abstract
바이폴라 트랜지스터는 컬렉터 영역 (5), 컬렉터 영역 (5) 에 연결된 베이스 영역 (6), 베이스 영역 (6) 에 연결된 이미터 영역 (8), 이미터 전극 (13), 베이스 전극 (7), 및 과립 금속-유전체 재료로 이루어진 하나 이상의 제 1 저항층 및 제 2 저항층으로 구성된다. 제 1 저항층 (12) 은 이미터 영역 (8) 과 이미터 전극 (13) 사이에 배치되고, 제 2 저항층 (16) 은 베이스 영역 (6) 과 베이스 전극 (7) 사이에 배치된다. 과립 금속-유전체 재료의 저항률은 금속 과립 대 유전체 매트릭스의 부피 비에 의해 폭넓게 조절된다. 이는 저항층들이 감소된 두께를 가지며 열폭주를 막기에 충분히 큰 수직 저항을 갖게 한다.
바이폴라 트랜지스터, 이미터, 베이스, 컬렉터, 저항층, 전극
Description
기술 분야
본 발명은 일반적으로, 바이폴라 트랜지스터에 관한 것으로서, 더욱 자세하게는 열폭주를 막기 위해 밸러스트 (ballast) 저항들이 삽입된 바이폴라 트랜지스터들에 관한 것이다.
배경 기술
바이폴라 트랜지스터들의 접합 온도의 증가는 빈번히 열폭주 (thermal runaway) 를 야기한다. 증가된 접합 온도는 반도체의 저항률의 음의 열적 계수 때문에 이미터 및 베이스 전류를 증가시킨다. 증가된 이미터 및 베이스 전류는 양의 피드백의 결과로 생기는 접합 온도의 점진적인 증가를 야기한다. 이는 빈번히 바이폴라 트랜지스터의 열폭주 및 항복을 가져온다.
열폭주는 멀티-핑거 HBT를 개발할 때에 심각한 문제 중의 하나이다 (헤테로접합 바이폴라 트랜지스터). 김 창 우 등은 제목이 "Thermal Behavior Depending on Emitter Finger and Substrate Configurations in Power Heterojunction Bipolar Transistors", IEEE Transactions on Electron Devices, vol. 45, No. 6, June, 1998 인 논문에서 멀티-핑거 HBT들의 열적 동작 (behavior) 을 설명한다. 멀티-핑거 HBT는 반도체 기판에 고집적화되며, 행들 및 열들로 배열된 HBT들의 어레이를 포함한다. HBT들의 컬렉터들, 이미터들, 및 베이스들은 각각 서로에 연결되어 멀티-핑거 HBT가 단일 바이폴라 트랜지스터로서 기능하게 한다. 멀티-핑거 HBT는 유리하게는 큰 출력 전류를 가지지만, 멀티-핑거 HBT들은 그것들의 고집적화 밀도에 의해 야기되는 큰 출력 전류 및 나쁜 냉각 효율 때문에 빈번히 열폭주로 손상된다. 멀티-핑거 HBT들은 열폭주를 막도록 세심하게 설계되어야 한다.
바이폴라 트랜지스터들의 이미터들 및/또는 베이스들에 밸러스트 저항들을 연결하는 것은 열폭주를 막기 위한 효과적인 기술이다. 바이폴라 트랜지스터들 및 그것에 연결된 밸러스트 저항들을 포함하는 바이폴라 트랜지스터 회로는 Electronics, Information, and Communication Engineers 협회의 2002년 General Conference의 회보 (proceeding) 의 페이지 68 쪽에 Suzuki 등이 저술한, 제목이 "A Study on Ballasting Resistor Design for Uniform Temperature Distribution in Multi-finger HBTs"인 논문에서 개시된다. 밸러스트 저항들은 이미터 전류 및 베이스 전류의 음 피드백을 달성하며, 열폭주를 효과적으로 막는다.
J. K. Twynam 등은 "Thermal stabilization of AlGaAs / GaAs power HBT's using n-AlGaAs emitter ballast resistors with high thermal coefficient of resistance", International Journal of Solid-State Electronics, Vol. 38, No. 9, pp. 1657-1661, Sept., 1995,에서 HBT를 개시하고 있으며, 그것의 이미터는 밸러스트 저항으로 사용되는 n-AlGaAs 층을 포함하고 있다. n-AlGaAs 밸러스트 저항층은 트랜지스터 및 밸러스트 저항을 집적화하는데 필요한 크기를 감소시킨다. 그러나, n-AlGaAs 밸러스트 저항층의 두께는 불가피하게 증가되어 열폭주를 막기 위해 충분한 저항을 제공한다. 예를 들어, 논문은 n-AlGaAs 밸러스트 저항층이 370 nm의 두께를 가지고 있음을 개시한다. 이 두께는 상업적으로 바람직하지 않다.
발명의 개시
요약하면, 본 발명은 밸러스트 저항이 삽입된 바이폴라 트랜지스터에서의 개선된 점을 제시하고 있다.
상세하게는, 본 발명의 목적은 감소된 두께의 밸러스트 저항층을 바이폴라 트랜지스터에 제공하는 것이다.
본 발명의 다른 목적은 RF 특성을 개선하기 위해 바이폴라 트랜지스터에 밸러스트 저항층을 제공하는 것이다.
본 발명의 일 태양에서, 바이폴라 트랜지스터는 컬렉터 영역, 컬렉터 영역에 연결된 베이스 영역, 베이스 영역에 연결된 이미터 영역, 이미터 전극, 베이스 전극, 및 과립 (granular) 금속-유전체 재료로 이루어진 하나상의 제 1 저항층 및 제 2 저항층으로 구성된다. 제 1 저항층은 이미터 영역과 이미터 전극 사이에 배치되고, 제 2 저항층은 베이스 영역과 베이스 전극 사이에 배치된다. 과립 금속-유전체 재료의 저항률은 금속 과립 (granule) 대 유전체 매트릭스의 부피 비에 의해 폭넓게 조절될 수 있다. 이는 저항층들로 하여금 감소된 두께를 가지며 열폭주를 막기에 충분히 큰 수직 저항을 갖게 한다.
바이폴라 트랜지스터가 제 1 저항층을 포함하는 경우, 바이폴라 트랜지스터 는 전극막 및 저항층이 옴 접촉 (ohmic contact) 을 형성하도록 바람직하게는 제 1 저항층과 이미터 영역 사이에 배치된 전극막을 포함한다.
유사하게, 바이폴라 트랜지스터가 베이스 전극과 베이스 영역 사이에 제 2 저항층을 포함할 때 전극막 및 저항층이 옴 접촉을 형성하도록, 바이폴라 트랜지스터는 바람직하게 제 2 저항층과 베이스 영역 사이에 배치된 전극막을 포함한다.
바람직하게, 저항층에 포함된 유전체 매트릭스는 10 이상의, 더욱 바람직하게는 100 이상의 상대 유전 상수를 갖는 높은-k 재료로 형성된다. 유전 매트릭스는 페로브스카이트 산화물, 탄탈 산화물 (tantalum oxide), 또는 하프늄 산화물 (hafnium oxide) 로 구성될 수도 있다.
RF 게인과 같은 바이폴라 트랜지스터의 RF 특성을 개선하기 위해서는, 저항층의 저항률의 온도 계수가 양인 것이 유리하다.
바람직하게, 이미터 영역의 밴드갭은 베이스 영역의 밴드갭보다 크다.
본 발명의 다른 태양에서, 멀티-핑거 바이폴라 트랜지스터는 기판 내에서 제조된 복수의 바이폴라 트랜지스터들로 구성된다. 복수의 바이폴라 트랜지스터들 각각은 컬렉터 영역, 컬렉터 영역에 연결된 베이스 영역, 베이스 영역에 연결된 이미터 영역, 이미터 전극, 베이스 전극, 및 과립 금속-유전체 재료로 이루어진 하아 이상의 제 1 저항층 및 제 2 저항층을 포함한다. 제 1 저항층은 이미터 영역과 이미터 전극 사이에 배치되고, 제 2 저항층은 베이스 영역과 베이스 전극 사이에 배치된다.
본 발명의 또 다른 태양에서, 바이폴라 트랜지스터를 제조하기 위한 반도체 구조체는 반도체 기판, 반도체 기판 상의 애피택셜 반도체 층, 및 애피택셜 반도체 층을 덮도록 배치된 과립 금속-과립 재료로 이루어진 저항층으로 구성된다. 바람직하게, 저항층은 10 이상의 상대 유전 상수를 갖는 유전체 매트릭스를 포함한다. 또한, 저항층의 저항률의 온도 계수는 바람직하게는 양이다.
애피택셜 반도체 층은 반도체 기판 상에 제 1 도전형인 제 1 반도체막, 제 1 반도체막 상에 제 2 도전형인 제 2 반도체막, 및 제 1 도전형인 제 3 반도체막을 포함할 수 있다. 제 3 반도체막의 밴드갭은 제 2 반도체막의 밴드갭 보다 더 크다.
바람직하게, 반도체는 애피택셜 반도체 층과 저항층 사이에 배치되는 금속 또는 합금의 전극층을 포함하며, 전극층과 저항층은 옴 접촉을 형성한다.
또한, 본 발명의 또 다른 태양에서, 바이폴라 트랜지스터를 제조하는 방법은:
컬렉터 영역을 형성하는 단계;
컬렉터 영역에 연결된 베이스 영역을 형성하는 단계;
베이스 영역에 연결된 이미터 영역을 형성하는 단계;
이미터 전극을 형성하는 단계;
베이스 전극을 형성하는 단계; 및
과립 금속-유전체 재료로 이루어진 하나 이상의 제 1 저항층 및 제 2 저항층을 형성하는 단계를 포함하며, 제 1 저항층은 이미터 영역과 이미터 전극 사이에 배치되고, 제 2 저항층은 베이스 영역과 베이스 전극 사이에 배치된다.
도면의 간단한 설명
도 1 은 본 발명의 제 1 실시형태에서의 바이폴라 트랜지스터의 단면도이다.
도 2 내지 도 8 은 제 1 실시형태에서의 바이폴라 트랜지스터의 제조 프로세스를 도시하는 단면도이다.
도 9 는 제 1 실시형태에서의 바이폴라 트랜지스터들이 집적화되는 멀티-핑거 HBT의 평면도이다.
도 10 은 본 발명의 제 2 실시형태에서의 바이폴라 트랜지스터의 단면도이다.
도 11 내지 도 15 는 본 발명의 제 2 실시형태에서의 바이폴라 트랜지스터의 제조 프로세스를 도시하는 단면도이다.
도 16 은 제 1 실시형태 및 제 2 실시형태에서의 바이폴라 트랜지스터들의 변형의 단면도이다.
본 발명을 실시하기 위한 최선의 모드
본 발명의 바람직한 실시형태들은 첨부된 도면을 참조하여 이하 상세하게 설명된다.
제 1 실시형태
도 1 에서 도시된 바와 같이, 본 발명의 제 1 실시형태에서, NPN-형 헤테로바이폴라 트랜지스터 (1) 은 고유 (intrinsic) GaAs 기판 (2) 상에 형성된다. 헤테로바이폴라 트랜지스터 (1) 는 밴드갭이 베이스의 밴드갭보다 더 큰 이미터를 포함한다.
컬렉터 접촉층 (3) 은 기판 (2) 상에 배치된다. 컬렉터 접촉층 (3) 은 매우 많이 도핑된 (doped) n-형 GaAs 막으로 형성된다. 컬렉터 접촉층 (3) 의 일 부분은 일련의 도체층들: AuGe 층, Ni 층, 및 Au 층 (미도시) 을 포함하는 컬렉터 전극 (4) 로 덮인다. 컬렉터 전극 (4) 은 AuGe 층에서 컬렉터 접촉층 (3) 과 접촉하여 컬렉터 접촉층 (3) 과 컬렉터 전극 (4) 사이에 옴 접촉을 형성한다.
컬렉터층 (5) 은 컬렉터 접촉층 (3) 상에 배치된다. 컬렉터층 (5) 는 n-형 GaAs 막으로 구성된다.
베이스층 (6) 은 컬렉터층 (5) 상에 배치된다. 베이스층 (6) 은 매우 많이 도핑된 p-형 GaAs 막으로 구성된다. 베이스층 (6) 의 일 부분은 일련의 금속층들: Pt 층, Ti 층 및 Au 층 (미도시) 을 포함하는 베이스 전극 (7) 로 덮인다. 베이스 전극 (7) 은 Pt 층에서 베이스 층 (6) 과 접촉하여 베이스층 (6) 과 베이스 전극 (7) 사이에 옴 접촉을 형성한다.
이미터층 (8) 은 베이스층 (6) 상에 배치된다. 이미터층 (8) 은 n-형 InGaP 막으로 구성된다. 이미터층 (8) 의 밴드갭은 매우 많이 도핑된 p-형 GaAs 막으로 구성된 베이스층 (6) 의 밴드갭보다 더 크다.
제 1 이미터 접촉층 및 제 2 이미터 접촉층 (9 및 10) 은 연속하여 배치되어 이미터층 (8) 을 덮는다. 제 1 이미터 접촉층 (9) 은 매우 많이 도핑된 n-형 GaAs 막으로 구성되고, 제 2 이미터 접촉층 (10) 은 매우 많이 도핑된 n-형 InGaAs 막으로 구성된다.
옴 전극층 (11) 은 제 2 이미터 접촉층 (10) 상에 배치된다. 옴 전극층 (11) 은 일련의 금속 또는 합금층들: AuGe 층, Ni 층 및 Au 층 (미도시) 을 포함한다. 옴 전극층 (11) 은 AuGe 층에서 제 2 이미터 접촉층 (10) 과 접촉하고, Au 층은 옴 전극층 (11) 의 상부에 위치한다. 따라서, 설명된 구조체는 제 2 이미터 접촉 층 (10) 과 옴 전극 (11) 사이의 접촉에 저항이 있도록 한다.
저항층 (12) 은 옴 전극 (11) 상에 배치되고, Au 층과 같은 이미터 전극 (13) 은 저항층 (12) 상에 배치된다.
저항층 (12) 은 밸러스트 저항으로서 기능하며, 바이폴라 트랜지스터 (1) 의 열폭주를 막기 위해 충분히 큰 수직 저항을 가진다. 일 실시형태에서, 저항층 (12) 의 수직 저항은 10 내지 30 ohm의 범위에 있다.
두께가 감소된 저항층 (12) 의 수직 저항을 증가시키기 위해, 저항층 (12) 은 유전체 매트릭스 및 유전체 매트릭스 내에 분산된 금속 과립을 포함하는 과립 금속-유전체 합성물로 형성된다. 과립 금속-유전체 합성물은 금속의 특성 및 유전체 특성 모두를 나타내며, 따라서 과립 금속-유전체 합성물의 저항률은 금속 과립과 유전체 매트릭스의 부피비에 의해 쉽고 폭넓게 조절된다. 유리하게도, 과립 금속-유전체 합성물의 사용은 저항층 (12) 에 충분히 큰 저항을 제공하여 열폭주를 막는다. 저항층 (12) 의 유전체 매트릭스는 실리콘 산화물로 형성될 수 있다. 금속 과립은 팔라듐 (palladium), 니켈, 플라티늄 (platinum), 금, 알루미늄, 철, 구리, 은 및 텅스텐과 같이 유전체 매트릭스에 불용성인 금속으로 형성된다.
바람직하게, 저항층 (12) 의 과립 금속-유전체 합성물은 저항률의 양의 열적 계수를 가진다. 즉, 바람직하게는, 저항층 (12) 은 온도를 증가시킴에 따라 저항률이 증가하고 온도를 감소시킴에 따라 저항률이 감소하는 과립 금속-유전체 합성물로 형성된다.
저항층 (12) 의 양의 열적 계수는 저항층 (12) 의 저항률을 원하는 값으로 자동 제어할 수 있게 한다. 바이폴라 트랜지스터 (1) 접합 온도가 상대적으로 낮은 경우, 트랜지스터 (1) 의 게인을 증가시키는 것은 열폭주를 막는 것보다 더 중요한 반면, 접합 온도가 상대적으로 높은 경우 열폭주를 막는 것이 중요하다. 저항층 (12) 의 양의 열적 계수는 저항층 (12) 의 열적 계수의 바람직한 제어를 달성한다. 접합 온도의 감소는 저항층 (12) 의 양의 열적 계수 때문에 저항층 (12) 의 저항률을 감소시키며, 따라서 자동으로 바이폴라 트랜지스터의 게인을 증가시킨다. 반면, 접합 온도의 증가는 저항층 (12) 의 저항률을 증가시키며, 따라서 바이폴라 트랜지스터 (1) 의 열폭주를 막는다.
바람직하게, 저항층 (12) 의 유전체 매트릭스는 10 보다 큰, 더욱 바람직하게는 100 보다 더 큰 상대 유전 상수를 갖는 높은 k 재료로 형성된다. 큰 유전 상수를 갖는 유전체 매트릭스는 저항층 (12) 이 밸러스트 저항 뿐만 아니라 높은 주파수에서 저항층 (12) 의 임피던스를 효과적으로 감소시키는 바이패스 커패시터로서 기능하게 한다. 바람직하게는, 저항층 (12) 의 유전체 매트릭스는 탄탈 산화물 (Ta2O5) 및 하프늄 산화물 (HfO2) 으로 형성된다. 더욱 바람직하게는, 유전체 매트릭스는 TiO2, BaTiO3, SrTiO3, BaSrTiO3, PbTiO
3, PbLaTiO3, PbZrTiO3, 및 PbLaZrTiO3와 같은 페로브스카이트 (perovskite) 산화물로 형성된다.
저항층 (12) 의 유전체 매트릭스의 예시적 상대 유전 상수는 다음과 같이 주어진다. 저항층 (12) 의 수직 저항, 즉, 밸러스트 저항의 저항값 R은 다음의 식으로 주어지며,
R = dρ/S (1)
d, S, 및 ρ는 각각 두께, 면적, 및 저항층 (12) 의 저항률이다. 옴 전극 (11) 및 이미터 전극 (13) 사이의 커패시턴스, 즉, 바이패스 커패시터의 커패시턴스 C 는 다음의 식으로 주어지며,
C = εoεxS/d (2)
εo는 진공에서의 유전 상수, εx는 저항층 (12) 의 상대 유전 상수이다. 바이폴라 트랜지스터 (1) 로부터 출력된 RF 신호가 대략 RF 신호 주파수 f의 범위에 있을 때, 주파수 f에서의 바이패스 커패시터의 임피던스는 밸러스트 저항의 임피던스에 비해 무시할 만큼 작음에 틀림없다. 따라서, 그것은
2πfRC >> 1, 또는
2πεoεxfρ >> 1을 가진다. (3)
다음의 식은 식 (3) 으로부터 얻어지며,
εxfρ >> 1.8 × 1010. (Ωm/S)
RF 신호 주파수 f가 10 (GHz) 이고, 저항률 ρ이 10-2 (Ωm) 일 때, 유전체 매트릭 스의 상대 유전 상수 εx는 다음의 식을 만족하도록 요구된다.
εx >> 180. (4)
유전체 매트릭스로서 바륨 티탄산염 (BaTiO3) 의 사용은 저항층 (12) 이 식 (4) 를 만족하게 한다. RF 신호 주파수가 EHF 영역의 범위에 있을 때, 유전체 매트릭스는 TiO2 및 SrTiO3와 같은 다른 페로브스카이트 산화물로 형성될 수도 있다.
도 2 내지 도 6 은 바이폴라 트랜지스터 (1) 의 예시적 제조 프로세스를 도시한다. 도 2 에서 도시된 바와 같이, 제조 프로세스는 일련의 반도체막들: n+-GaAs 막 (3'), n-GaAs 막 (5'), p+-GaAs 막 (6'), n-InGaP 막 (8'), n+-GaAs 막 (9'), 및 n+-InGaAs 막 (10') 을 GaAs 기판 (2) 상에 증착하는 것으로 시작한다. 이러한 반도체막들의 증착은 애피택셜 성장 기술에 의해 달성된다. 그 후, n+-InGaAs 막 (10') 은 일련의 도체막들: AuGe 막, Ni 막, 및 Au 막으로 덮여 층을 이룬 금속막 (11') 을 형성한다. 이후 설명하는 바와 같이, 옴 전극층 (11) 은 층을 이룬 금속막 (11') 을 에칭함으로써 달성된다.
도 3에서 도시된 바와 같이, 층을 이룬 금속막 (11') 의 증착 후에, 과립 금속-유전체막 (12') 이 층을 이룬 금속막 (11') 상에 형성된다. 과립 금속-유전체막 (12') 은 유전체 매트릭스 및 유전체 매트릭스 내에 분산된 금속 과립으로 구성된다. 이후 설명하는 바와 같이, 저항층 (12) 은 과립 금속-유전체막 (12') 을 에칭함으로써 얻어진다. 과립 금속-유전체막 (12') 의 예시적 두께는 100 nm이다.
바람직하게, 과립 금속-유전체막 (12') 의 증착은 이온 빔 스퍼터링 (ion beam sputtering) 기술에 의해 달성된다. 과립 금속-유전체막 (12') 의 예시적 증착 조건은 다음과 같이, 스퍼터 타깃 (sputter target) 은 소결된 (sintered) 절연체 콤팩트 상에 배치되는 금속 블록을 갖는 소결된 절연체 콤팩트로 구성된다. 스퍼터 타깃은 금속 및 절연체의 합성물의 소결된 콤팩트일 수 있다. 타깃을 스퍼터링하는데 사용되는 이온 빔의 가속 전압은 1 kV, 이온 전류 밀도는 0.5 mA/cm2, 그리고 이온 전류는 약 6 내지 7 mA이다. 과립 금속-유전체막 (12') 이 증착되는 챔버의 압력은 약 5 ×10-5 Torr 로 조절되고, 중화제 (neutralizer) 전류는 이온 전류의 1.2 내지 1.3 배인 9 내지 10 mA로 조절된다. GaAs 기판 (2) 는 과립 금속-유전체막 (12') 의 증착 동안 가열되지 않는다.
당업자는 과립 금속-유전체막 (12') 이 다른 기술을 이용하여 증착될 수 있음을 안다. 그러나, 이온 빔 스퍼터링의 사용이 바이폴라 트랜지스터 (1) 의 일련의 반도체 층들의 손상을 감소시키는데 바람직하다.
도 3 에서 도시된 반도체 구조체는 부분적 완제품으로서 상업적으로 배포될 수 있다.
도 4 에 도시된 바와 같이, 과립 금속-유전체막 (12') 상에 Au 막 (13') 을 증착한 후, 포토레지스트층 (14) 이 Au 막 (13') 상에 증착된다. 포토레지스트 층 (14) 의 증착은 당해 기술분야에서 흔한 광노광 (photolithography) 기술에 의해 달성된다. 이후 설명하는 바와 같이, 이미터 전극 (13) 은 Au 막 (13' ) 를 에칭함으로써 형성된다.
도 5 에 도시된 바와 같이, Au 막 (13'), 과립 금속-유전체막 (12'), 층을 이룬 금속막 (11'), n+-InGaAs 막 (10'), n+-GaAs 막 (9'), 및 n-InGaP 막 (8') 은 그 후 마스크로 사용되는 포토레지스트층 (14) 을 이용하여 순차적으로 에칭되어 이미터 전극 (13), 저항층 (12), 옴 전극층 (11), 제 2 이미터 접촉층 (10), 및 제 1 이미터 접촉층 (9), 이미터층 (8) 을 형성한다. n+-GaAs 막 (9') 및 n-InGaP 막 (8') 의 측면 에칭이 어느 정도 진행되고 n+-InGaAs 막 (10') 의 측면 에칭이 실질적으로 완전히 억제되는 조건하에서, n+-GaAs 막 (9') 및 n-InGaP 막 (8') 의 에칭이 실행된다. 따라서, 설명된 에칭 조건은 이미터층 (8) 및 제 1 이미터 접촉층 (9) 의 측면 상에 돌출부분 (overhang) 을 형성한다.
도 6 에 도시된 바와 같이, Pt 막, Ti 막, 및 Au 막을 포함하는 일련의 막들이 그 후 순차적으로 증착되어 전체 구조체를 덮는 층을 이룬 금속막 (7') 을 형성한다. 이미터층 (8), 및 제 1 이미터 접촉층 (9) 의 측면 상의 돌출부분은 층을 이룬 금속막 (7' ) 를 2 개의 부분, 포토레지스트층 (14) 상에 형성되는 한 부분 및 p+-GaAs 막 (6') 상에 형성되는 다른 부분으로 분리시킨다.
도 7 에서 도시된 바와 같이, 포토레지스트층 (14) 및 포토레지스트층 (14) 상에 층을 이룬 금속막 (7') 의 부분이 리프트-오프 (lift-off) 기술에 의해 벗겨진 후, 층을 이룬 금속 (7') 의 나머지 부분이 에칭되어 베이스 전극 (7) 을 형성한다. 층을 이룬 금속막 (7') 의 에칭은 p+-GaAs 막 (6') 의 일 부분을 노출시킨다.
도 8 에 도시된 바와 같이, p+-GaAs 막 (6'), n-GaAs 막 (5'), 및 n+-GaAs 막 (3') 의 표면 부분은 그 후 에칭되어 베이스층 (6), 컬렉터 층 (5) 및 컬렉터 접촉층 (3) 을 형성한다. 컬렉터 접촉층 (3) 의 나머지 부분은 이러한 에칭에 의해 부분적으로 노출된다. 그 후, 컬렉터 전극 (4) 은 컬렉터 접촉층 (3) 의 노출된 부분 상에 형성된다. 컬렉터 전극 (4) 의 형성으로 도 1 에 도시된 바이폴라 트랜지스터 (1) 가 완성된다.
따라서 설명한 바와 같이, 과립 금속-유전체 합성물 (또는 금속) 의 사용은 저항층의 두께를 용인할 수 없을 정도로 증가시키지 않고 저항층 (12) 에 충분히 큰 수직 저항을 제공한다. 이는 저항값 및 두께 모두의 관점에서 상업적으로 받아들일 수 있는, 바이폴라 트랜지스터 내의 밸러스트 저항의 집적화를 가능하게 한다.
이 실시형태에서 바이폴라 트랜지스터 (1) 는 멀티-핑거 HBT에 적합하다. 바람직하게는, 도 9 에 도시된 바와 같이, 복수의 바이폴라 트랜지스터 (1) 들은 행들 및 열들로 배열되어 멀티-핑거 HBT를 형성한다. 멀티-핑거 HBT는 컬렉터 상호연결에 의해 서로 연결된 컬렉터 전극들 (4) (미도시), 베이스 상호연결에 의 해 서로 연결된 베이스 전극들 (7) (미도시), 및 이미터 상호연결에 의해 서로 연결된 이미터 전극들 (13) (미도시) 를 가진다.
멀티-핑거 HBT가 바이폴라 트랜지스터 (1) 의 어레이로 구성되는 경우, 양의 열적 계수가 멀티-핑거 HBT에 포함된 각각의 바이폴라 트랜지스터 (1) 의 저항층 (12) 의 저항값을 자동 제어할 수 있게 하므로, 저항층 (12) 의 저항률의 양의 열적 계수가 특히 바람직하다. 바이폴라 트랜지스터 (1) 의 접합 온도는 바이폴라 트랜지스터들의 위치에 의존한다. 트랜지스터 어레이의 중간에 있는 바이폴라 트랜지스터 (1) 들의 접합 온도는, 예를 들어 트랜지스터 어레이 주변 상의 접합 온도보다 더 높다. 저항층 (12) 들의 저항률의 양의 열적 계수는 결합된 바이폴라 트랜지스터 (1) 들의 RF 특성을 개선하기 위하여, 어레이 주변 상의 저항층 (12) 들의 저항값을 감소시키는 반면, 결합된 바이폴라 트랜지스터들 (1) 의 열폭주를 막기 위해서 어레이 중심에 있는 저항층 (12) 들의 저항값을 증가시킨다.
다른 실시형태에서, 옴 전극층 (11) 은 바이폴라 트랜지스터 (1) 로부터 제거될 수도 있으며, 저항층 (12) 은 제 2 이미터 접촉층 (10)과 직접 접촉될 수 있다. 그러나, 저항층 (12) 과 제 2 이미터 접촉층 (10) 의 직접 접촉은 바람직하지 않게도 그 사이에 쇼트키 접촉 (Schottky contact) 을 형성하며, 따라서 접촉 저항을 증가시킨다. 옴 전극층 (11) 은 저항층 (12) 과 제 2 이미터 접촉층 (10) 사이에서 옴 접촉을 형성하도록 배치된다.
제 2 실시형태
도 10 은 제 2 실시형태에서 NPN 바이폴라 트랜지스터 (1') 를 도시한다. 바이폴라 트랜지스터 (1') 는 베이스 전극 (7) 대신에 옴 전극층 (15), 저항층 (16) 및 베이스 전극 (17) 을 포함하고, 옴 전극층 (11), 저항층 (12), 및 이미터 전극 (13) 대신에 이미터 전극 (18) 을 포함한다. 제 2 실시형태에서, 바이폴라 트랜지스터 (1') 의 열폭주는 베이스층 (6) 과 베이스 전극 (17) 사이에 배치된 저항층 (16) 에 의해 막는다.
제 2 이미터 접촉층 (10) 상에 배치된 이미터 전극 (18) 은 AuGe 층, Ni 층 및 Au 층을 포함하는 일련의 금속층들로 구성된다 (미도시). 이미터 전극 (18) 은 AuGe 층에서 제 2 이미터 접촉층 (10) 과 접촉하여 제 2 이미터 접촉층 (10) 과 이미터 전극 (18) 사이에서 옴 접촉을 형성한다.
베이스층 (6) 상에 배치된 옴 전극층 (15) 은 Pt 층, Ti 층, 및 Au 층을 포함하는 일련의 금속층들로 구성된다 (미도시). 옴 전극층 (15) 은 Pt 층에서 베이스층 (6) 과 접촉하여 옴 전극층 (15) 과 베이스층 (6) 사이에 옴 접촉을 형성한다.
저항층 (16) 상에 배치된 베이스 전극 (17) 은 Au 층으로 구성된다.
옴 전극층 (15) 과 베이스 전극 (17) 사이에 배치된 저항층 (16) 은 바이폴라 트랜지스터 (1') 의 열폭주를 막기에 충분한 수직 저항을 가질 것이 요구된다. 감소된 두께와 함께 충분한 수직 저항을 저항층 (16) 에 제공하기 위해, 저항층 (16) 은 과립 금속-유전체 합성물로 형성된다. 제 1 실시형태에서 설명한 바와 같이, 바람직하게 저항층 (16) 은 저항률의 양의 열적 계수를 갖는 과립 금속-유전체 합성물로 구성된다. 이는 밸러스트 저항으로서 기능하는 저항층 (16) 을 원 하는 값으로 자동 제어할 수 있게 한다.
제 1 실시형태에서의 저항층 (12) 과 마찬가지로, 저항층 (16) 의 유전체 매트릭스는 바람직하게는 10 보다 큰 상대 유전 상수를 갖는 유전체 재료로 형성된다. 큰 유전 상수를 갖는 유전체 매트릭스는 저항층 (16) 이 밸러스트 저항뿐만 아니라 높은 주파수에서 저항층 (16) 의 임피던스를 효과적으로 감소시키는 바이패스 커패시터로서 기능하게 한다.
도 11 내지 도 15 는 제 2 실시형태에서 바이폴라 트랜지스터 (1') 의 예시적 제조 프로세스를 도시한다. 도 11 에 도시된 바와 같이, 제조 프로세스는 GaAs 기판 (2) 상에, 일련의 반도체막들: n+-GaAs 막 (3'), n-GaAs 막 (5'), p+-GaAs 막 (6'), n-InGaP 막 (8'), n+-GaAs 막 (9'), 및 n+-InGaAs 막 (10') 을 증착하는 것으로 시작한다. 이러한 반도체막들의 증착은 애피택셜 성장 기술에 의해 달성된다. 그 후, AuGe 막, Ni 막, 및 Au 막은 연속하여 증착되어 n+-InGaAs 막 (10') 상에 층을 이룬 금속막 (18') 을 형성한다.
도 12 에 도시된 바와 같이, 층을 이룬 금속막 (18') 상에 포토레지스트층 (14) 을 형성한 후, 층을 이룬 금속막 (18'), n+-InGaAs 막 (10'), n+-GaAs 막 (9') 및 n-InGaP 막 (8') 은 마스크로서 이용되는 포토레지스트층 (14) 을 이용하여 순차적으로 에칭되어 이미터 전극 (18), 제 2 이미터 접촉층 (10), 제 1 이미터 접촉층 (9) 및 이미터층 (8) 을 형성한다.
도 13 에 도시된 바와 같이, 층을 이룬 금속막 (15'), 과립 금속-유전체막 (16'), 및 Au 막 (17') 은 그 후 연속하여 증착되어 전체 구조체를 덮는다. 층을 이룬 금속막 (15') 은 일련의 금속막들: Pt 막, Ti 막, 및 Au 막으로 구성된다. 과립 금속-유전체막 (16') 은 유전체 매트릭스 및 유전체 매트릭스 내에 분산된 금속 과립으로 구성된다. 과립 금속-유전체막 (16') 의 증착 조건은 제 1 실시형태에서 설명한 과립 금속-유전체막 (12') 의 증착 조건과 동일하다.
도 14 에 도시된 바와 같이, 포토레지스트층 (14) 및 포토레지스트층 (14) 상에 배치된 층을 이룬 금속막 (15'), 과립 금속-유전체막 (16'), 및 Au 막 (17') 의 부분들은 그 후 리프트 오프 기술에 의해 벗겨진다.
리프트-오프 후에, 층을 이룬 금속막 (15'), 과립 금속-유전체막 (16'), 및 Au 막 (17') 의 나머지 부분들은 그 후 부분적으로 에칭되어 p+-GaAs 막 (6') 을 노출시킨다. 이 에칭에 의해 옴 전극층 (15), 저항층 (16) 및 베이스 전극 (16) 이 완성된다.
그 후, p+-GaAs 막 (6'), n-GaAs 막 (5') 및 n+-GaAs 막 (3') 는 부분적으로 에칭되어 베이스층 (6), 컬렉터층 (5), 및 컬렉터 접촉층 (3) 을 형성한다. 컬렉터 접촉층 (3) 의 일 부분은 이러한 에칭에 의해 노출된다. 그 후, 컬렉터 전극 (4) 는 컬렉터 접촉층 (3) 의 노출된 부분 상에 형성되어 도 10 에 도시된 바이폴라 트랜지스터 (1') 를 완성한다.
따라서 설명한 바와 같이, 과립 금속-유전체 합성물 (또는 재료) 의 사용은 저항층 (16) 의 두께를 용납할 수 없을 정도로 증가시키지 않고 저항층 (16) 에 충분히 큰 수직 저항을 제공한다. 이는 저항값 및 두께 모두의 관점에서 상업적으로 받아들일 수 있는, 바이폴라 트랜지스터 내의 밸러스트 저항의 집적화를 가능하게 한다.
또한, 이 실시형태에서의 바이폴라 트랜지스터 (1') 는 멀티-핑거 HBT 에 적합하다. 바람직하게는, 복수의 바이폴라 트랜지스터들 (1') 는 행들 및 열들로 배열되어 멀티-핑거 HBT를 형성한다. 멀티-핑거 HBT는 컬렉터 상호연결에 의해 서로 연결되는 컬렉터 전극들 (4) (미도시), 베이스 상호연결에 의해 서로 연결되는 베이스 전극들 (17) (미도시), 및 이미터 상호연결에 의해 서로 연결되는 이미터 전극들 (18) (미도시) 를 가진다.
다른 실시형태에서, 16 에 도시된 바와 같이, 바이폴라 트랜지스터는 옴 전극층 (15), 저항층 (16), 및 베이스 전극 (17) 뿐만 아니라 제 1 실시형태에서 설명한 이미터 접촉층 (10) 상에 옴 전극층 (11), 저항층 (12) 및 이미터 전극 (13) 의 스택 (stack) 을 포함한다. 이 실시형태에서, 제조 프로세스는 Au 막 (18') 를 증착하는 대신, 층을 이룬 금속막 (11'), 과립 금속-유전체막 (12') 및 Au 막 (13') 을 포함한다. 증착 후에, 층을 이룬 금속막 (11'), 과립 금속-유전체막 (12'), 및 Au 막 (13') 는 그 후 마스크로 사용되는 포토레지스트층 (14) 을 이용하여 에칭되어 옴 전극층 (11), 저항층 (12) 및 이미터 전극 (13)을 형성한다.
또 다른 실시형태에서, 옴 전극층 (15) 는 바이폴라 트랜지스터 (1) 로부터 제거될 수 있으며, 저항층 (16) 은 베이스층 (6) 과 직접 접촉될 수 있다. 그 러나, 저항층 (16) 과 베이스층 (6) 의 직접 접촉은 바람직하지 않게도 그 사이에 쇼트키 접촉을 형성하며, 따라서 접촉 저항값을 증가시킨다. 옴 전극층 (15) 는 저항층(16) 과 베이스층 (6) 사이에 옴 접촉을 형성하도록 배치된다.
Claims (17)
- 컬렉터 영역;상기 컬렉터 영역에 연결된 베이스 영역;상기 베이스 영역에 연결된 이미터 영역;이미터 전극;베이스 전극; 및과립 금속-유전체 합성물로 이루어진 하나 이상의 제 1 저항층 및 제 2 저항층을 포함하며,상기 제 1 저항층은 상기 이미터 영역과 상기 이미터 전극 사이에 배치되고, 상기 제 2 저항층은 상기 베이스 영역과 상기 베이스 전극 사이에 배치되며,상기 제 1 저항층 및 상기 제 2 저항층은,유전체 매트릭스; 및상기 유전체 매트릭스 내에 분산된, 상기 유전체 매트릭스에 불용성인 금속 과립을 포함하는, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 저항층과 상기 이미터 영역 사이에 배치되는 전극막을 더 포함하며,상기 전극막 및 상기 제 1 저항층은 옴 접촉을 형성하는, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 2 저항층과 상기 베이스 영역 사이에 배치되는 전극막을 더 포함하며,상기 전극막 및 상기 제 2 저항층은 옴 접촉을 형성하는, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 유전체 매트릭스는 10 이상의 상대 유전 상수를 가지는, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 저항층 및 상기 제 2 저항층은 상기 바이폴라 트랜지스터의 열폭주를 막기에 충분한 수직 저항을 가지는, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 저항층 및 상기 제 2 저항층의 저항률의 온도 계수는 양인, 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 이미터 영역의 밴드갭은 상기 베이스 영역의 밴드갭보다 더 큰, 바이폴라 트랜지스터.
- 기판 내에 제조되는 복수의 바이폴라 트랜지스터들을 포함하는 멀티-핑거 바이폴라 트랜지스터로서,상기 복수의 바이폴라 트랜지스터들 각각은,컬렉터 영역;상기 컬렉터 영역에 연결된 베이스 영역;상기 베이스 영역에 연결된 이미터 영역;이미터 전극;베이스 전극; 및과립 금속-유전체 합성물로 이루어진 하나 이상의 제 1 저항층 및 제 2 저항층을 포함하며,상기 제 1 저항층은 상기 이미터 영역과 상기 이미터 전극 사이에 배치되고, 상기 제 2 저항층은 상기 베이스 영역과 상기 베이스 전극 사이에 배치되며,상기 제 1 저항층 및 상기 제 2 저항층은,유전체 매트릭스; 및상기 유전체 매트릭스 내에 분산된, 상기 유전체 매트릭스에 불용성인 금속 과립을 포함하는, 멀티-핑거 바이폴라 트랜지스터.
- 제 8 항에 있어서,상기 유전체 매트릭스는 10 이상의 상대 유전 상수를 가지는, 멀티-핑거 바이폴라 트랜지스터.
- 제 8 항에 있어서,상기 제 1 저항층 및 상기 제 2 저항층의 저항률의 온도 계수는 양인, 멀티-핑거 바이폴라 트랜지스터.
- 제 8 항에 있어서,상기 이미터 영역의 밴드갭은 상기 베이스 영역의 밴드갭보다 더 큰, 멀티-핑거 바이폴라 트랜지스터.
- 바이폴라 트랜지스터들을 제조하기 위한 반도체 구조체에 있어서,반도체 기판;상기 반도체 기판 상의 애피택셜 반도체 층; 및상기 애피택셜 반도체 층을 덮도록 배치된, 과립 금속-과립 재료로 된 저항층을 포함하며,상기 저항층은,유전체 매트릭스; 및상기 유전체 매트릭스 내에 분산된, 상기 유전체 매트릭스에 불용성인 금속 과립을 포함하는, 반도체 구조체.
- 제 12 항에 있어서,상기 유전체 매트릭스는 10 이상의 상대 유전 상수를 가지는, 반도체 구조체.
- 제 12 항에 있어서,상기 저항층의 저항률의 온도 계수는 양인, 반도체 구조체.
- 제 14 항에 있어서,상기 애피택셜 반도체 층은 ,상기 반도체 기판 상의, 제 1 도전형인 제 1 반도체막,상기 제 1 반도체막 상의, 제 2 도전형인 제 2 반도체막, 및상기 제 1 도전형인 제 3 반도체막을 포함하며,상기 제 3 반도체막의 밴드갭은 상기 제 2 반도체막의 밴드갭보다 더 큰, 반도체 구조체.
- 제 12 항에 있어서,상기 애피택셜 반도체 층과 상기 저항층 사이에 배치되는 금속 또는 합금의 전극층을 더 포함하며,상기 전극층 및 상기 저항층은 옴 접촉을 형성하는, 반도체 구조체.
- 바이폴라 트랜지스터를 제조하는 방법에 있어서,컬렉터 영역을 형성하는 단계;상기 컬렉터 영역에 연결된 베이스 영역을 형성하는 단계;상기 베이스 영역에 연결된 이미터 영역을 형성하는 단계;이미터 전극을 형성하는 단계;베이스 전극을 형성하는 단계; 및과립 금속-유전체 합성물로 이루어진 하나 이상의 제 1 저항층 및 제 2 저항층을 형성하는 단계를 포함하며,상기 제 1 저항층은 상기 이미터 영역과 상기 이미터 전극 사이에 배치되고, 상기 제 2 저항층은 상기 베이스 영역과 상기 베이스 전극 사이에 배치되며,상기 제 1 저항층 및 상기 제 2 저항층은,유전체 매트릭스; 및상기 유전체 매트릭스 내에 분산된, 상기 유전체 매트릭스에 불용성인 금속 과립을 포함하는, 바이폴라 트랜지스터의 제조 방법.
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