JP2001326283A - 半導体装置および半導体製造方法 - Google Patents
半導体装置および半導体製造方法Info
- Publication number
- JP2001326283A JP2001326283A JP2000142424A JP2000142424A JP2001326283A JP 2001326283 A JP2001326283 A JP 2001326283A JP 2000142424 A JP2000142424 A JP 2000142424A JP 2000142424 A JP2000142424 A JP 2000142424A JP 2001326283 A JP2001326283 A JP 2001326283A
- Authority
- JP
- Japan
- Prior art keywords
- collector layer
- layer
- capacitance
- collector
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、単位面積当たりの容量を高く保
て、キャパシタンス面積およびチップ面積の縮小を図
れ、製品コストの低減を図ることができる半導体装置お
よび半導体製造方法を提供することを課題とする。 【解決手段】 半絶縁性ＧａＡｓ基板上に形成されたＧ
ａＡｓから成るｎ型のサブコレクタ層とサブコレクタ層
上に形成されＩｎＧａＰから成るノンドープな第１のコ
レクタ層と第１のコレクタ層上に形成されＧａＡｓから
成るｎ型またはノンドープな第２のコレクタ層を用いて
形成したコレクタ層と、第２のコレクタ層上に形成され
ＧａＡｓから成るｐ型のベース層と、ＩｎＧａＰから成
るエミッタ層でＨＢＴを形成し、第１のコレクタ層の一
部の層を誘電体層として用いてキャパシタンスを形成し
たデバイス構造を有する。
て、キャパシタンス面積およびチップ面積の縮小を図
れ、製品コストの低減を図ることができる半導体装置お
よび半導体製造方法を提供することを課題とする。 【解決手段】 半絶縁性ＧａＡｓ基板上に形成されたＧ
ａＡｓから成るｎ型のサブコレクタ層とサブコレクタ層
上に形成されＩｎＧａＰから成るノンドープな第１のコ
レクタ層と第１のコレクタ層上に形成されＧａＡｓから
成るｎ型またはノンドープな第２のコレクタ層を用いて
形成したコレクタ層と、第２のコレクタ層上に形成され
ＧａＡｓから成るｐ型のベース層と、ＩｎＧａＰから成
るエミッタ層でＨＢＴを形成し、第１のコレクタ層の一
部の層を誘電体層として用いてキャパシタンスを形成し
たデバイス構造を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のデバ
イス構造に係り、特に２層以上で構成されたコレクタ層
の一部のみをキャパシタンスの誘電体層として用いるこ
とで、単位面積当たりの容量を高く保つことができ、そ
の結果、キャパシタンス面積およびチップ面積の縮小を
図ることができるとともに、製品コストの低減を図るこ
とができる半導体装置および半導体製造方法に関する。
イス構造に係り、特に２層以上で構成されたコレクタ層
の一部のみをキャパシタンスの誘電体層として用いるこ
とで、単位面積当たりの容量を高く保つことができ、そ
の結果、キャパシタンス面積およびチップ面積の縮小を
図ることができるとともに、製品コストの低減を図るこ
とができる半導体装置および半導体製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置において回路を作製す
る際、能動素子だけでなく、キャパシタンス、インダク
タンス、抵抗素子等の受動素子が必要になる。また、半
導体装置の小型化を図る場合、これらの受動素子を能動
素子と同じ半導体基板上に作る必要がある。この能動素
子のうちキャパシタンスは、ＭＩＭ（Ｍｅｔａｌ Ｉｎ
ｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタンス、ｐｎ接
合型のキャパシタンス、ショットキーキャパシタンスに
より構成されることが多い。また能動素子としてＨＢＴ
（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）を用いる場合、そのコレクタ層を
用いて、ｐｎ接合型のキャパシタンスやｐｉｎ型のキャ
パシタンスを同じ基板上に構成している。
る際、能動素子だけでなく、キャパシタンス、インダク
タンス、抵抗素子等の受動素子が必要になる。また、半
導体装置の小型化を図る場合、これらの受動素子を能動
素子と同じ半導体基板上に作る必要がある。この能動素
子のうちキャパシタンスは、ＭＩＭ（Ｍｅｔａｌ Ｉｎ
ｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタンス、ｐｎ接
合型のキャパシタンス、ショットキーキャパシタンスに
より構成されることが多い。また能動素子としてＨＢＴ
（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）を用いる場合、そのコレクタ層を
用いて、ｐｎ接合型のキャパシタンスやｐｉｎ型のキャ
パシタンスを同じ基板上に構成している。
【０００３】
【発明が解決しようとする課題】図１８は、従来のデバ
イス構造において、ｐ型のベース層Ｐ３０５とｎ型のコ
レクタ層Ｐ３０９のｐｎ接合容量によりキャパシタンス
を形成する場合の従来のデバイス構造の素子断面図であ
る。図１８において、Ｐ３０１は半絶縁性ＧａＡｓ基
板、Ｐ３０２はサブコレクタ層、Ｐ３０５はベース層、
Ｐ３０９はｎ型のコレクタ層、Ｐ３１４は第１のキャパ
シタンス電極、Ｐ３１５は第２のキャパシタンス電極、
Ｐ３２２は素子間分離領域を示している。また図１９
は、ｐ型のベース層Ｐ３０５とノンドープのコレクタ層
Ｐ３１０のｐｉｎ型のキャパシタンスを形成する場合の
従来のデバイス構造の素子断面図である。図１９におい
て、Ｐ３１０はノンドープのコレクタ層を示している。
イス構造において、ｐ型のベース層Ｐ３０５とｎ型のコ
レクタ層Ｐ３０９のｐｎ接合容量によりキャパシタンス
を形成する場合の従来のデバイス構造の素子断面図であ
る。図１８において、Ｐ３０１は半絶縁性ＧａＡｓ基
板、Ｐ３０２はサブコレクタ層、Ｐ３０５はベース層、
Ｐ３０９はｎ型のコレクタ層、Ｐ３１４は第１のキャパ
シタンス電極、Ｐ３１５は第２のキャパシタンス電極、
Ｐ３２２は素子間分離領域を示している。また図１９
は、ｐ型のベース層Ｐ３０５とノンドープのコレクタ層
Ｐ３１０のｐｉｎ型のキャパシタンスを形成する場合の
従来のデバイス構造の素子断面図である。図１９におい
て、Ｐ３１０はノンドープのコレクタ層を示している。
【０００４】しかしながら、従来のデバイス構造では、
図１８に示すように、ｐ型のベース層Ｐ３０５とｎ型の
コレクタ層Ｐ３０９のｐｎ接合容量によりキャパシタン
スを形成する場合に、静電容量がバイアス依存性（Ｃ〜
Ｖ-1/2、ここで、Ｃは静電容量、Ｖは印加電圧）を有す
るため、使用電圧範囲が限られてしまうという問題点が
あった。
図１８に示すように、ｐ型のベース層Ｐ３０５とｎ型の
コレクタ層Ｐ３０９のｐｎ接合容量によりキャパシタン
スを形成する場合に、静電容量がバイアス依存性（Ｃ〜
Ｖ-1/2、ここで、Ｃは静電容量、Ｖは印加電圧）を有す
るため、使用電圧範囲が限られてしまうという問題点が
あった。
【０００５】また、図１９に示すように、ｐ型のベース
層Ｐ３０５とノンドープのコレクタ層Ｐ３１０のｐｉｎ
型のキャパシタンスを形成する場合に、誘電体層がノン
ドープのコレクタ層Ｐ３１０となるため、キャパシタン
ス面積を小さくするためにコレクタ層厚を薄くしてしま
うと、デバイス部分のベース−コレクタ間の静電容量が
大きくなり、トランジスタの高周波特性が悪化するとい
う問題が生じてしまうという問題点があった。
層Ｐ３０５とノンドープのコレクタ層Ｐ３１０のｐｉｎ
型のキャパシタンスを形成する場合に、誘電体層がノン
ドープのコレクタ層Ｐ３１０となるため、キャパシタン
ス面積を小さくするためにコレクタ層厚を薄くしてしま
うと、デバイス部分のベース−コレクタ間の静電容量が
大きくなり、トランジスタの高周波特性が悪化するとい
う問題が生じてしまうという問題点があった。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、２層以上で構成さ
れたコレクタ層の一部のみをキャパシタンスの誘電体層
として用いることで、単位面積当たりの容量を高く保つ
ことができ、その結果、キャパシタンス面積およびチッ
プ面積の縮小を図ることができるとともに、製品コスト
の低減を図ることができる半導体装置および半導体製造
方法を提供する点にある。
のであり、その目的とするところは、２層以上で構成さ
れたコレクタ層の一部のみをキャパシタンスの誘電体層
として用いることで、単位面積当たりの容量を高く保つ
ことができ、その結果、キャパシタンス面積およびチッ
プ面積の縮小を図ることができるとともに、製品コスト
の低減を図ることができる半導体装置および半導体製造
方法を提供する点にある。
【０００７】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、エピタキシャルウェハ上に形成され
る異種接合双極性トランジスタのコレクタ層を２層以上
で構成し、当該コレクタ層の一部の層を誘電体層として
用いてキャパシタンスを形成したデバイス構造を有する
ことを特徴とする半導体装置に存する。また、この発明
の請求項２に記載の発明の要旨は、エピタキシャルウェ
ハ上に形成される異種接合双極性トランジスタのコレク
タ層を２層以上で構成し、当該エピタキシャルウェハ側
の最下層の当該コレクタ層の一部の層を誘電体層として
用いてキャパシタンスを形成したデバイス構造を有する
ことを特徴とする半導体装置に存する。また、この発明
の請求項３に記載の発明の要旨は、半絶縁性ＧａＡｓ基
板上に形成されたＧａＡｓから成るｎ型のサブコレクタ
層と当該サブコレクタ層上に形成されＩｎＧａＰから成
るノンドープな第１のコレクタ層と当該第１のコレクタ
層上に形成されＧａＡｓから成るｎ型またはノンドープ
な第２のコレクタ層を用いて形成した前記コレクタ層
と、当該第２のコレクタ層上に形成されＧａＡｓから成
るｐ型のベース層と、ＩｎＧａＰから成るエミッタ層で
前記異種接合双極性トランジスタを形成し、当該第１の
コレクタ層の一部の層を誘電体層として用いて前記キャ
パシタンスを形成したデバイス構造を有することを特徴
とする請求項１または２に記載の半導体装置に存する。
また、この発明の請求項４に記載の発明の要旨は、前記
キャパシタンスがショットキーダイオードで形成されて
いることを特徴とする請求項３に記載の半導体装置に存
する。また、この発明の請求項５に記載の発明の要旨
は、前記キャパシタンスがｐｉｎダイオードで形成され
ていることを特徴とする請求項３に記載の半導体装置に
存する。また、この発明の請求項６に記載の発明の要旨
は、エピタキシャルウェハ上に形成される異種接合双極
性トランジスタのコレクタ層を２層以上で構成する工程
と、当該コレクタ層の一部の層を誘電体層として用いて
キャパシタンスを形成する工程を有することを特徴とす
る半導体製造方法に存する。また、この発明の請求項７
に記載の発明の要旨は、エピタキシャルウェハ上に形成
される異種接合双極性トランジスタのコレクタ層を２層
以上で構成する工程と、当該エピタキシャルウェハ側の
最下層の当該コレクタ層の一部の層を誘電体層として用
いてキャパシタンスを形成する工程を有することを特徴
とする半導体製造方法に存する。また、この発明の請求
項８に記載の発明の要旨は、半絶縁性ＧａＡｓ基板上に
ＧａＡｓから成るｎ型のサブコレクタ層を形成し、当該
サブコレクタ層上にＩｎＧａＰから成るノンドープな第
１のコレクタ層を形成し、当該第１のコレクタ層上にＧ
ａＡｓから成るｎ型またはノンドープな第２のコレクタ
層を形成することで前記コレクタ層を形成するととも
に、当該第２のコレクタ層上にＧａＡｓから成るｐ型の
ベース層を形成し、ＩｎＧａＰから成るエミッタ層を形
成して前記異種接合双極性トランジスタを形成する工程
と、当該第１のコレクタ層の一部の層を誘電体層として
用いてショットキーダイオード型の前記キャパシタンス
を形成する工程を有することを特徴とする請求項６また
は７に記載の半導体製造方法に存する。また、この発明
の請求項９に記載の発明の要旨は、半絶縁性ＧａＡｓ基
板上にＧａＡｓから成るｎ型のサブコレクタ層を形成
し、当該サブコレクタ層上にＩｎＧａＰから成るノンド
ープな第１のコレクタ層を形成し、当該第１のコレクタ
層上にＧａＡｓから成るｎ型またはノンドープな第２の
コレクタ層を形成することで前記コレクタ層を形成する
とともに、当該第２のコレクタ層上にＧａＡｓから成る
ｐ型のベース層を形成し、ＩｎＧａＰから成るエミッタ
層を形成してｐｉｎダイオード型の前記異種接合双極性
トランジスタを形成する工程と、当該第１のコレクタ層
の一部の層を誘電体層として用いてｐｉｎダイオード型
の前記キャパシタンスを形成する工程を有することを特
徴とする請求項６または７に記載の半導体製造方法に存
する。
載の発明の要旨は、エピタキシャルウェハ上に形成され
る異種接合双極性トランジスタのコレクタ層を２層以上
で構成し、当該コレクタ層の一部の層を誘電体層として
用いてキャパシタンスを形成したデバイス構造を有する
ことを特徴とする半導体装置に存する。また、この発明
の請求項２に記載の発明の要旨は、エピタキシャルウェ
ハ上に形成される異種接合双極性トランジスタのコレク
タ層を２層以上で構成し、当該エピタキシャルウェハ側
の最下層の当該コレクタ層の一部の層を誘電体層として
用いてキャパシタンスを形成したデバイス構造を有する
ことを特徴とする半導体装置に存する。また、この発明
の請求項３に記載の発明の要旨は、半絶縁性ＧａＡｓ基
板上に形成されたＧａＡｓから成るｎ型のサブコレクタ
層と当該サブコレクタ層上に形成されＩｎＧａＰから成
るノンドープな第１のコレクタ層と当該第１のコレクタ
層上に形成されＧａＡｓから成るｎ型またはノンドープ
な第２のコレクタ層を用いて形成した前記コレクタ層
と、当該第２のコレクタ層上に形成されＧａＡｓから成
るｐ型のベース層と、ＩｎＧａＰから成るエミッタ層で
前記異種接合双極性トランジスタを形成し、当該第１の
コレクタ層の一部の層を誘電体層として用いて前記キャ
パシタンスを形成したデバイス構造を有することを特徴
とする請求項１または２に記載の半導体装置に存する。
また、この発明の請求項４に記載の発明の要旨は、前記
キャパシタンスがショットキーダイオードで形成されて
いることを特徴とする請求項３に記載の半導体装置に存
する。また、この発明の請求項５に記載の発明の要旨
は、前記キャパシタンスがｐｉｎダイオードで形成され
ていることを特徴とする請求項３に記載の半導体装置に
存する。また、この発明の請求項６に記載の発明の要旨
は、エピタキシャルウェハ上に形成される異種接合双極
性トランジスタのコレクタ層を２層以上で構成する工程
と、当該コレクタ層の一部の層を誘電体層として用いて
キャパシタンスを形成する工程を有することを特徴とす
る半導体製造方法に存する。また、この発明の請求項７
に記載の発明の要旨は、エピタキシャルウェハ上に形成
される異種接合双極性トランジスタのコレクタ層を２層
以上で構成する工程と、当該エピタキシャルウェハ側の
最下層の当該コレクタ層の一部の層を誘電体層として用
いてキャパシタンスを形成する工程を有することを特徴
とする半導体製造方法に存する。また、この発明の請求
項８に記載の発明の要旨は、半絶縁性ＧａＡｓ基板上に
ＧａＡｓから成るｎ型のサブコレクタ層を形成し、当該
サブコレクタ層上にＩｎＧａＰから成るノンドープな第
１のコレクタ層を形成し、当該第１のコレクタ層上にＧ
ａＡｓから成るｎ型またはノンドープな第２のコレクタ
層を形成することで前記コレクタ層を形成するととも
に、当該第２のコレクタ層上にＧａＡｓから成るｐ型の
ベース層を形成し、ＩｎＧａＰから成るエミッタ層を形
成して前記異種接合双極性トランジスタを形成する工程
と、当該第１のコレクタ層の一部の層を誘電体層として
用いてショットキーダイオード型の前記キャパシタンス
を形成する工程を有することを特徴とする請求項６また
は７に記載の半導体製造方法に存する。また、この発明
の請求項９に記載の発明の要旨は、半絶縁性ＧａＡｓ基
板上にＧａＡｓから成るｎ型のサブコレクタ層を形成
し、当該サブコレクタ層上にＩｎＧａＰから成るノンド
ープな第１のコレクタ層を形成し、当該第１のコレクタ
層上にＧａＡｓから成るｎ型またはノンドープな第２の
コレクタ層を形成することで前記コレクタ層を形成する
とともに、当該第２のコレクタ層上にＧａＡｓから成る
ｐ型のベース層を形成し、ＩｎＧａＰから成るエミッタ
層を形成してｐｉｎダイオード型の前記異種接合双極性
トランジスタを形成する工程と、当該第１のコレクタ層
の一部の層を誘電体層として用いてｐｉｎダイオード型
の前記キャパシタンスを形成する工程を有することを特
徴とする請求項６または７に記載の半導体製造方法に存
する。
【０００８】
【発明の実施の形態】本発明の特徴は、ＨＢＴ（Ｈｅｔ
ｅｒｏｊｕｎｃｔｉｏｎ ＢｉｐｏｌａｒＴｒａｎｓｉ
ｔｏｒ：異種接合双極性トランジスタ）のエピタキシャ
ルウェハにおいて、コレクタ層を２層以上で構成し、そ
のコレクタ層の一部の層をキャパシタンスの誘電体層と
して用いる、半導体装置のデバイス構造および製造方法
にある。本発明のデバイス構造によれば、ＨＢＴのコレ
クタ層を第１のコレクタ層と第２のコレクタ層で形成す
るので、ベース−コレクタ間容量を低く保ちつつ、キャ
パシタンスの誘電体層を薄い第１のコレクタ層で形成で
き、このため、単位面積当たりの容量を高くかつ精度良
く保つことができ、その結果、キャパシタンス面積およ
びチップ面積の縮小を図ることができるとともに、製品
コストの低減を図ることができるようになるといった効
果を奏する。以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
ｅｒｏｊｕｎｃｔｉｏｎ ＢｉｐｏｌａｒＴｒａｎｓｉ
ｔｏｒ：異種接合双極性トランジスタ）のエピタキシャ
ルウェハにおいて、コレクタ層を２層以上で構成し、そ
のコレクタ層の一部の層をキャパシタンスの誘電体層と
して用いる、半導体装置のデバイス構造および製造方法
にある。本発明のデバイス構造によれば、ＨＢＴのコレ
クタ層を第１のコレクタ層と第２のコレクタ層で形成す
るので、ベース−コレクタ間容量を低く保ちつつ、キャ
パシタンスの誘電体層を薄い第１のコレクタ層で形成で
き、このため、単位面積当たりの容量を高くかつ精度良
く保つことができ、その結果、キャパシタンス面積およ
びチップ面積の縮小を図ることができるとともに、製品
コストの低減を図ることができるようになるといった効
果を奏する。以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【０００９】（第１の実施の形態）以下、本発明の第１
の実施の形態を図面に基づいて詳細に説明する。図１は
本発明の第１の実施の形態に係る半導体装置を説明する
ための素子断面図である。図１において、１０１は半絶
縁性基板、１０２はサブコレクタ層、１０３は第１のコ
レクタ層、１０４は第２のコレクタ層、１０５はベース
層、１０６はエミッタ層、１０７はエミッタキャップ
層、１１１はコレクタ電極、１１２はベース電極、１１
３はエミッタ電極、１１４は第１のキャパシタンス電
極、１１５は第２のキャパシタンス電極、１２２は絶縁
注入領域を示している。
の実施の形態を図面に基づいて詳細に説明する。図１は
本発明の第１の実施の形態に係る半導体装置を説明する
ための素子断面図である。図１において、１０１は半絶
縁性基板、１０２はサブコレクタ層、１０３は第１のコ
レクタ層、１０４は第２のコレクタ層、１０５はベース
層、１０６はエミッタ層、１０７はエミッタキャップ
層、１１１はコレクタ電極、１１２はベース電極、１１
３はエミッタ電極、１１４は第１のキャパシタンス電
極、１１５は第２のキャパシタンス電極、１２２は絶縁
注入領域を示している。
【００１０】本発明の特徴は、ＨＢＴ（異種接合双極性
トランジスタ）のエピタキシャルウェハにおいて、コレ
クタ層を２層以上で構成し、そのコレクタ層の一部の層
をキャパシタンスの誘電体層として用いる、半導体装置
のデバイス構造および製造方法にある。
トランジスタ）のエピタキシャルウェハにおいて、コレ
クタ層を２層以上で構成し、そのコレクタ層の一部の層
をキャパシタンスの誘電体層として用いる、半導体装置
のデバイス構造および製造方法にある。
【００１１】本実施の形態の半導体装置は、図１に示す
ように、サブコレクタ層１０２と、第１のコレクタ層１
０３と、第２のコレクタ層１０４と、ベース層１０５
と、エミッタ層１０６と、エミッタキャップ層１０７お
よびコレクタ電極１１１と、ベース電極１１２と、エミ
ッタ電極１１３と、素子間分離用の絶縁注入領域１２２
と、第１のキャパシタンス電極１１４と、第２のキャパ
シタンス電極１１５が半絶縁性基板１０１上に形成され
て成る。本発明のデバイス構造によれば、ＨＢＴのコレ
クタ層を第１のコレクタ層１０３と第２のコレクタ層１
０４で形成するので、ベース−コレクタ間容量を低く保
ちつつ、キャパシタンスの誘電体層を薄い第１のコレク
タ層１０３で形成でき、このため、単位面積当たりの容
量を高くかつ精度良く保つことができ、その結果、キャ
パシタンス面積およびチップ面積の縮小を図ることがで
きるとともに、製品コストの低減を図ることができるよ
うになるといった効果を奏する。以下、本発明の実施の
形態を図面に基づいて詳細に説明する。
ように、サブコレクタ層１０２と、第１のコレクタ層１
０３と、第２のコレクタ層１０４と、ベース層１０５
と、エミッタ層１０６と、エミッタキャップ層１０７お
よびコレクタ電極１１１と、ベース電極１１２と、エミ
ッタ電極１１３と、素子間分離用の絶縁注入領域１２２
と、第１のキャパシタンス電極１１４と、第２のキャパ
シタンス電極１１５が半絶縁性基板１０１上に形成され
て成る。本発明のデバイス構造によれば、ＨＢＴのコレ
クタ層を第１のコレクタ層１０３と第２のコレクタ層１
０４で形成するので、ベース−コレクタ間容量を低く保
ちつつ、キャパシタンスの誘電体層を薄い第１のコレク
タ層１０３で形成でき、このため、単位面積当たりの容
量を高くかつ精度良く保つことができ、その結果、キャ
パシタンス面積およびチップ面積の縮小を図ることがで
きるとともに、製品コストの低減を図ることができるよ
うになるといった効果を奏する。以下、本発明の実施の
形態を図面に基づいて詳細に説明する。
【００１２】本実施の形態の半導体装置は、ＨＢＴ（Ｈ
ｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｔｏｒ：異種接合双極性トランジスタ）のエピタ
キシャルウェハにおいて、コレクタ層を２層以上で構成
し、そのコレクタ層の一部の層をキャパシタンスの誘電
体層として用いており、図１に示すように、サブコレク
タ層１０２と、第１のコレクタ層１０３と、第２のコレ
クタ層１０４と、ベース層１０５と、エミッタ層１０６
と、エミッタキャップ層１０７およびコレクタ電極１１
１と、ベース電極１１２と、エミッタ電極１１３と、素
子間分離用の絶縁注入領域１２２と、第１のキャパシタ
ンス電極１１４と、第２のキャパシタンス電極１１５が
半絶縁性基板１０１上に形成されて成る。
ｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｔｏｒ：異種接合双極性トランジスタ）のエピタ
キシャルウェハにおいて、コレクタ層を２層以上で構成
し、そのコレクタ層の一部の層をキャパシタンスの誘電
体層として用いており、図１に示すように、サブコレク
タ層１０２と、第１のコレクタ層１０３と、第２のコレ
クタ層１０４と、ベース層１０５と、エミッタ層１０６
と、エミッタキャップ層１０７およびコレクタ電極１１
１と、ベース電極１１２と、エミッタ電極１１３と、素
子間分離用の絶縁注入領域１２２と、第１のキャパシタ
ンス電極１１４と、第２のキャパシタンス電極１１５が
半絶縁性基板１０１上に形成されて成る。
【００１３】図２は本発明の第１の実施の形態に係る半
導体製造方法の第１工程を説明するための素子断面図、
図３は本発明の第１の実施の形態に係る半導体製造方法
の第２工程を説明するための素子断面図、図４は本発明
の第１の実施の形態に係る半導体製造方法の第３工程を
説明するための素子断面図、図５は本発明の第１の実施
の形態に係る半導体製造方法の第４工程を説明するため
の素子断面図、図６は第１の実施の形態の半導体製造方
法で作成されたＨＢＴの素子断面図、図７は第１の実施
の形態の半導体製造方法で作成されたキャパシタンスの
素子断面図である。図２乃至図７において、２０１は半
絶縁性ＧａＡｓ基板、２０２はサブコレクタ層、２０３
は第１のコレクタ層、２０４は第２のコレクタ層、２０
５はベース層、２０６はエミッタ層、２０７はエミッタ
キャップ層、２１１はエミッタ電極、２１２はベース電
極、２１３はコレクタ電極、２１４は第１のキャパシタ
ンス電極、２１５は第２のキャパシタンス電極、２２１
は素子間分離領域を示している。
導体製造方法の第１工程を説明するための素子断面図、
図３は本発明の第１の実施の形態に係る半導体製造方法
の第２工程を説明するための素子断面図、図４は本発明
の第１の実施の形態に係る半導体製造方法の第３工程を
説明するための素子断面図、図５は本発明の第１の実施
の形態に係る半導体製造方法の第４工程を説明するため
の素子断面図、図６は第１の実施の形態の半導体製造方
法で作成されたＨＢＴの素子断面図、図７は第１の実施
の形態の半導体製造方法で作成されたキャパシタンスの
素子断面図である。図２乃至図７において、２０１は半
絶縁性ＧａＡｓ基板、２０２はサブコレクタ層、２０３
は第１のコレクタ層、２０４は第２のコレクタ層、２０
５はベース層、２０６はエミッタ層、２０７はエミッタ
キャップ層、２１１はエミッタ電極、２１２はベース電
極、２１３はコレクタ電極、２１４は第１のキャパシタ
ンス電極、２１５は第２のキャパシタンス電極、２２１
は素子間分離領域を示している。
【００１４】本実施の形態の半導体製造方法では、ま
ず、図２の第１工程に示すように、半絶縁性ＧａＡｓ基
板２０１と、ＧａＡｓから成るｎ型のサブコレクタ層２
０２と、ＩｎＧａＰから成るノンドープな第１のコレク
タ層２０３と、ＧａＡｓから成るｎ型またはノンドープ
な第２のコレクタ層２０４と、ＧａＡｓから成るｐ型の
ベース層２０５と、ＩｎＧａＰから成るエミッタ層２０
６と、ＧａＡｓまたはＩｎＧａＡｓから成るｎ型のエミ
ッタキャップ層２０７が積層されているエピタキシャル
ウェハに対して、ＰＲマスクを用いてエミッタ電極２１
１（例えば、ＷＳｉ等）を形成する。さらに、図３に示
すように、エミッタ電極２１１をマスクとし、リン酸系
または硫酸系エッチャントを用いてエミッタ層２０６の
表面までエミッタキャップ層２０７を選択的に除去す
る。
ず、図２の第１工程に示すように、半絶縁性ＧａＡｓ基
板２０１と、ＧａＡｓから成るｎ型のサブコレクタ層２
０２と、ＩｎＧａＰから成るノンドープな第１のコレク
タ層２０３と、ＧａＡｓから成るｎ型またはノンドープ
な第２のコレクタ層２０４と、ＧａＡｓから成るｐ型の
ベース層２０５と、ＩｎＧａＰから成るエミッタ層２０
６と、ＧａＡｓまたはＩｎＧａＡｓから成るｎ型のエミ
ッタキャップ層２０７が積層されているエピタキシャル
ウェハに対して、ＰＲマスクを用いてエミッタ電極２１
１（例えば、ＷＳｉ等）を形成する。さらに、図３に示
すように、エミッタ電極２１１をマスクとし、リン酸系
または硫酸系エッチャントを用いてエミッタ層２０６の
表面までエミッタキャップ層２０７を選択的に除去す
る。
【００１５】上記工程に続いて、図３の第２工程に示す
ように、ベース電極２１２（例えば、Ｐｔ／Ｔｉ／Ｐｔ
／Ａｕ／Ｔｉ）をエミッタ層２０６上からシンタリング
によって形成した後に、リン酸系または硫酸系エッチャ
ントおよびＰＲマスクを用い、第１のコレクタ層２０３
の表面まで第２のコレクタ層２０４を選択的に除去す
る。
ように、ベース電極２１２（例えば、Ｐｔ／Ｔｉ／Ｐｔ
／Ａｕ／Ｔｉ）をエミッタ層２０６上からシンタリング
によって形成した後に、リン酸系または硫酸系エッチャ
ントおよびＰＲマスクを用い、第１のコレクタ層２０３
の表面まで第２のコレクタ層２０４を選択的に除去す
る。
【００１６】上記工程に続いて、図４の第３工程に示す
ように、第１のキャパシタンス電極２１４（例えば、Ｔ
ｉ／Ｐｔ）を形成した後に、塩酸系エッチャントおよび
ＰＲマスクを用い、サブコレクタ層２０２の表面まで第
１のコレクタ層２０３を選択的に除去する。
ように、第１のキャパシタンス電極２１４（例えば、Ｔ
ｉ／Ｐｔ）を形成した後に、塩酸系エッチャントおよび
ＰＲマスクを用い、サブコレクタ層２０２の表面まで第
１のコレクタ層２０３を選択的に除去する。
【００１７】上記工程に続いて、図５の第４工程に示す
ように、イオン注入技術により素子間分離領域２２１を
形成した後に、コレクタ電極２１３と第２のキャパシタ
ンス電極２１５を同時に同材料（例えば、ＡｕＧｅ／Ｎ
ｉ／Ａｕ）で形成する。以上の諸工程の実行後に形成さ
れたＨＢＴを図６に、キャパシタンスを図７に示す。
ように、イオン注入技術により素子間分離領域２２１を
形成した後に、コレクタ電極２１３と第２のキャパシタ
ンス電極２１５を同時に同材料（例えば、ＡｕＧｅ／Ｎ
ｉ／Ａｕ）で形成する。以上の諸工程の実行後に形成さ
れたＨＢＴを図６に、キャパシタンスを図７に示す。
【００１８】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。まず第１の効果は、
エピタキシャルウェハを用いるため、キャパシタンスの
誘電体層となる第１のコレクタ層２０３の膜厚の面内均
一性が非常によくなるため、キャパシタンスの設計精度
を高めることができることである。
れば、以下に掲げる効果を奏する。まず第１の効果は、
エピタキシャルウェハを用いるため、キャパシタンスの
誘電体層となる第１のコレクタ層２０３の膜厚の面内均
一性が非常によくなるため、キャパシタンスの設計精度
を高めることができることである。
【００１９】また第２の効果は、第１のコレクタ層２０
３と第２のコレクタ層２０４を選択エッチング可能な２
層で構成するため、キャパシタンスを形成する部分の第
１のコレクタ層２０３のみを選択的に精度良く薄層化で
きることである。
３と第２のコレクタ層２０４を選択エッチング可能な２
層で構成するため、キャパシタンスを形成する部分の第
１のコレクタ層２０３のみを選択的に精度良く薄層化で
きることである。
【００２０】そして第３の効果は、ＨＢＴのコレクタ層
を第１のコレクタ層２０３と第２のコレクタ層２０４で
形成するとともに、ベース−コレクタ間容量を低く保持
した状態でキャパシタンスの誘電体層を薄い第１のコレ
クタ層２０３を用いて形成するため、単位面積当たりの
容量を高く保つことができ、キャパシタンス面積および
チップ面積の縮小を図ることができるとともに、製品コ
ストの低減を図ることができることである。
を第１のコレクタ層２０３と第２のコレクタ層２０４で
形成するとともに、ベース−コレクタ間容量を低く保持
した状態でキャパシタンスの誘電体層を薄い第１のコレ
クタ層２０３を用いて形成するため、単位面積当たりの
容量を高く保つことができ、キャパシタンス面積および
チップ面積の縮小を図ることができるとともに、製品コ
ストの低減を図ることができることである。
【００２１】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて詳細に説明する。上記第
１の実施の形態では、キャパシタンスをショットキーダ
イオードで形成したが、本発明の第２の実施の形態では
キャパシタンスをｐｉｎダイオードで形成した点に特徴
を有している。なお、上記第１の実施の形態において既
に記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。
の実施の形態を図面に基づいて詳細に説明する。上記第
１の実施の形態では、キャパシタンスをショットキーダ
イオードで形成したが、本発明の第２の実施の形態では
キャパシタンスをｐｉｎダイオードで形成した点に特徴
を有している。なお、上記第１の実施の形態において既
に記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。
【００２２】図８は本発明の第２の実施の形態に係る半
導体製造方法の第１工程を説明するための素子断面図、
図９は本発明の第２の実施の形態に係る半導体製造方法
の第２工程を説明するための素子断面図、図１０は本発
明の第２の実施の形態に係る半導体製造方法の第３工程
を説明するための素子断面図、図１１は本発明の第２の
実施の形態に係る半導体製造方法の第４工程を説明する
ための素子断面図、図１２は本発明の第２の実施の形態
に係る半導体製造方法の第５工程を説明するための素子
断面図、図１３は第２の実施の形態の半導体製造方法で
作成されたＨＢＴの素子断面図、図１４は第２の実施の
形態の半導体製造方法で作成されたキャパシタンスの素
子断面図である。図８乃至図１４において、３０１は半
絶縁性ＧａＡｓ基板、３０２はサブコレクタ層、３０３
は第１のコレクタ層、３０４は第２のコレクタ層、３０
５はベース層、３０６はエミッタ層、３０７はエミッタ
キャップ層、３０８はベース層、３１１はエミッタ電
極、３１２はベース電極、３１３はコレクタ電極、３１
４は第１のキャパシタンス電極、３１５は第２のキャパ
シタンス電極、３２１は酸化膜、３２２は素子間分離領
域を示している。
導体製造方法の第１工程を説明するための素子断面図、
図９は本発明の第２の実施の形態に係る半導体製造方法
の第２工程を説明するための素子断面図、図１０は本発
明の第２の実施の形態に係る半導体製造方法の第３工程
を説明するための素子断面図、図１１は本発明の第２の
実施の形態に係る半導体製造方法の第４工程を説明する
ための素子断面図、図１２は本発明の第２の実施の形態
に係る半導体製造方法の第５工程を説明するための素子
断面図、図１３は第２の実施の形態の半導体製造方法で
作成されたＨＢＴの素子断面図、図１４は第２の実施の
形態の半導体製造方法で作成されたキャパシタンスの素
子断面図である。図８乃至図１４において、３０１は半
絶縁性ＧａＡｓ基板、３０２はサブコレクタ層、３０３
は第１のコレクタ層、３０４は第２のコレクタ層、３０
５はベース層、３０６はエミッタ層、３０７はエミッタ
キャップ層、３０８はベース層、３１１はエミッタ電
極、３１２はベース電極、３１３はコレクタ電極、３１
４は第１のキャパシタンス電極、３１５は第２のキャパ
シタンス電極、３２１は酸化膜、３２２は素子間分離領
域を示している。
【００２３】本実施の形態では、まず、図８の第１工程
に示すように、半絶縁性ＧａＡｓ基板３０１と、ＧａＡ
ｓから成るｎ型のサブコレクタ層３０２と、ＩｎＧａＰ
から成るノンドープな第１のコレクタ層３０３と、Ｇａ
Ａｓから成るｎ型またはノンドープな第２のコレクタ層
３０４と、ＧａＡｓから成るｐ型のベース層３０５と、
ＩｎＧａＰから成るエミッタ層３０６と、ＧａＡｓまた
はＩｎＧａＡｓから成るｎ型のエミッタキャップ層３０
７が積層されているエピタキシャルウェハに対して、エ
ミッタ電極３１１（例えば、ＷＳｉ）をＰＲマスクとし
て用いて形成する。
に示すように、半絶縁性ＧａＡｓ基板３０１と、ＧａＡ
ｓから成るｎ型のサブコレクタ層３０２と、ＩｎＧａＰ
から成るノンドープな第１のコレクタ層３０３と、Ｇａ
Ａｓから成るｎ型またはノンドープな第２のコレクタ層
３０４と、ＧａＡｓから成るｐ型のベース層３０５と、
ＩｎＧａＰから成るエミッタ層３０６と、ＧａＡｓまた
はＩｎＧａＡｓから成るｎ型のエミッタキャップ層３０
７が積層されているエピタキシャルウェハに対して、エ
ミッタ電極３１１（例えば、ＷＳｉ）をＰＲマスクとし
て用いて形成する。
【００２４】上記工程に続いて、図９の第２工程に示す
ように、エミッタ電極３１１をマスクとして、リン酸系
または硫酸系エッチャントを用いてエミッタ層３０６の
表面までエミッタキャップ層３０７を選択的に除去す
る。ベース電極３１２（例えば、Ｐｔ／Ｔｉ／Ｐｔ／Ａ
ｕ／Ｔｉ）をエミッタ層３０６上からシンタリングによ
り形成した後に、リン酸系または硫酸系エッチャントお
よびＰＲマスクを用い、第１のコレクタ層３０３の表面
まで第２のコレクタ層３０４を選択的に除去する。
ように、エミッタ電極３１１をマスクとして、リン酸系
または硫酸系エッチャントを用いてエミッタ層３０６の
表面までエミッタキャップ層３０７を選択的に除去す
る。ベース電極３１２（例えば、Ｐｔ／Ｔｉ／Ｐｔ／Ａ
ｕ／Ｔｉ）をエミッタ層３０６上からシンタリングによ
り形成した後に、リン酸系または硫酸系エッチャントお
よびＰＲマスクを用い、第１のコレクタ層３０３の表面
まで第２のコレクタ層３０４を選択的に除去する。
【００２５】上記工程に続いて、図１０の第３工程に示
すように、全面に酸化膜３２１を成膜後に、ＰＲにより
一部の酸化膜３２１をフッ酸系、またはフッ素系のドラ
イエッチングにより除去して開口部を形成する。
すように、全面に酸化膜３２１を成膜後に、ＰＲにより
一部の酸化膜３２１をフッ酸系、またはフッ素系のドラ
イエッチングにより除去して開口部を形成する。
【００２６】上記工程に続いて、図１１の第４工程に示
すように、上記第３工程で酸化膜３２１に形成された開
口部に、濃度２×１０20／ｃｍ2のｐ型のＧａＡｓで構
成される高濃度なベース層３０８を選択的に再成長し、
第１のキャパシタンス電極３１４（例えば、Ｐｔ／Ｔｉ
／Ｐｔ／Ａｕ／Ｔｉ）を形成する。
すように、上記第３工程で酸化膜３２１に形成された開
口部に、濃度２×１０20／ｃｍ2のｐ型のＧａＡｓで構
成される高濃度なベース層３０８を選択的に再成長し、
第１のキャパシタンス電極３１４（例えば、Ｐｔ／Ｔｉ
／Ｐｔ／Ａｕ／Ｔｉ）を形成する。
【００２７】上記工程に続いて、図１２の第５工程に示
すように、塩酸系エッチャントおよびＰＲマスクを用い
て、第１のコレクタ層３０３の表面まで酸化膜３２１を
選択的に除去する。そして、イオン注入技術により素子
間分離領域３２２を形成した後に、コレクタ電極３１３
と第２のキャパシタンス電極３１５をＡｕＧｅ／Ｎｉ／
Ａｕ等の材料で形成する。以上の諸工程の実行後に形成
されたＨＢＴを図１３、キャパシタンスを図１４に示
す。
すように、塩酸系エッチャントおよびＰＲマスクを用い
て、第１のコレクタ層３０３の表面まで酸化膜３２１を
選択的に除去する。そして、イオン注入技術により素子
間分離領域３２２を形成した後に、コレクタ電極３１３
と第２のキャパシタンス電極３１５をＡｕＧｅ／Ｎｉ／
Ａｕ等の材料で形成する。以上の諸工程の実行後に形成
されたＨＢＴを図１３、キャパシタンスを図１４に示
す。
【００２８】以上説明したように第２の実施の形態によ
れば、キャパシタンスおよび抵抗素子２５３の値をエピ
タキシャルウェハ成長時の膜厚、誘電率およびシート抵
抗で決めることができるので、工程バラツキを非常に小
さくできるようになるといった効果を奏する。
れば、キャパシタンスおよび抵抗素子２５３の値をエピ
タキシャルウェハ成長時の膜厚、誘電率およびシート抵
抗で決めることができるので、工程バラツキを非常に小
さくできるようになるといった効果を奏する。
【００２９】（第３の実施の形態）以下、本発明の第３
の実施の形態を図面に基づいて詳細に説明する。上記第
１の実施の形態および第２の実施の形態ではＨＢＴおよ
びキャパシタンスのデバイス構造と製造方法について述
べた。本発明の第３の実施の形態では、第１の実施の形
態のＨＢＴおよびキャパシタンスを用いた帰還増幅器回
路の構成方法を示す。なお、上記第１の実施の形態乃至
第２の実施の形態において既に記述したものと同一の部
分については、同一符号を付し、重複した説明は省略す
る。
の実施の形態を図面に基づいて詳細に説明する。上記第
１の実施の形態および第２の実施の形態ではＨＢＴおよ
びキャパシタンスのデバイス構造と製造方法について述
べた。本発明の第３の実施の形態では、第１の実施の形
態のＨＢＴおよびキャパシタンスを用いた帰還増幅器回
路の構成方法を示す。なお、上記第１の実施の形態乃至
第２の実施の形態において既に記述したものと同一の部
分については、同一符号を付し、重複した説明は省略す
る。
【００３０】図１５は本発明の第３の実施の形態に係る
半導体装置を説明するための素子断面図、図１６は第３
の実施の形態の半導体装置の抵抗素子部分の素子断面図
である。図１５乃至図１６において、２４１は層間絶縁
膜、２４２は配線、２５１は第１の抵抗体電極、２５２
は第２の抵抗体電極、２５３は抵抗素子、２５４は帰還
増幅器を示している。
半導体装置を説明するための素子断面図、図１６は第３
の実施の形態の半導体装置の抵抗素子部分の素子断面図
である。図１５乃至図１６において、２４１は層間絶縁
膜、２４２は配線、２５１は第１の抵抗体電極、２５２
は第２の抵抗体電極、２５３は抵抗素子、２５４は帰還
増幅器を示している。
【００３１】本実施の形態の帰還増幅器２５４は、図１
５に示すように、層間絶縁膜２４１（例えば、酸化膜ま
たは有機膜）を全面に成膜後に、能動素子となるＨＢＴ
（図６参照）、受動素子となるキャパシタンス（図７参
照）、および抵抗素子２５３（図１６参照）を配線２４
２（例えば、Ａｕ，Ａｌ，Ｃｕ）で結線することで構成
される。
５に示すように、層間絶縁膜２４１（例えば、酸化膜ま
たは有機膜）を全面に成膜後に、能動素子となるＨＢＴ
（図６参照）、受動素子となるキャパシタンス（図７参
照）、および抵抗素子２５３（図１６参照）を配線２４
２（例えば、Ａｕ，Ａｌ，Ｃｕ）で結線することで構成
される。
【００３２】図１７は第３の実施の形態の半導体装置に
作成された帰還増幅器２５４の回路図である。本実施の
形態の帰還増幅器２５４において、抵抗素子２５３はサ
ブコレクタ層２０２、素子間分離領域２２１、第１の抵
抗体電極２５１および第２の抵抗体電極２５２で形成さ
れており、第１の抵抗体電極２５１と第２の抵抗体電極
２５２はコレクタ電極２１３と同材料を用いて形成され
ている。
作成された帰還増幅器２５４の回路図である。本実施の
形態の帰還増幅器２５４において、抵抗素子２５３はサ
ブコレクタ層２０２、素子間分離領域２２１、第１の抵
抗体電極２５１および第２の抵抗体電極２５２で形成さ
れており、第１の抵抗体電極２５１と第２の抵抗体電極
２５２はコレクタ電極２１３と同材料を用いて形成され
ている。
【００３３】以上説明したように第３の実施の形態によ
れば、キャパシタンスおよび抵抗素子２５３の値をエピ
タキシャルウェハ成長時の膜厚、誘電率およびシート抵
抗で決めることができるので、工程バラツキを非常に小
さくできるようになるといった効果を奏する。
れば、キャパシタンスおよび抵抗素子２５３の値をエピ
タキシャルウェハ成長時の膜厚、誘電率およびシート抵
抗で決めることができるので、工程バラツキを非常に小
さくできるようになるといった効果を奏する。
【００３４】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００３５】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、エ
ピタキシャルウェハを用いるため、キャパシタンスの誘
電体層となる第１のコレクタ層の膜厚の面内均一性が非
常によくなるため、キャパシタンスの設計精度を高める
ことができることである。また第２の効果は、第１のコ
レクタ層と第２のコレクタ層を選択エッチング可能な２
層で構成するため、キャパシタンスを形成する部分の第
１のコレクタ層のみを選択的に精度良く薄層化できるこ
とである。そして第３の効果は、ＨＢＴのコレクタ層を
第１のコレクタ層と第２のコレクタ層で形成するととも
に、ベース−コレクタ間容量を低く保持した状態でキャ
パシタンスの誘電体層を薄い第１のコレクタ層を用いて
形成するため、単位面積当たりの容量を高く保つことが
でき、キャパシタンス面積およびチップ面積の縮小を図
ることができるとともに、製品コストの低減を図ること
ができることである。
で、以下に掲げる効果を奏する。まず第１の効果は、エ
ピタキシャルウェハを用いるため、キャパシタンスの誘
電体層となる第１のコレクタ層の膜厚の面内均一性が非
常によくなるため、キャパシタンスの設計精度を高める
ことができることである。また第２の効果は、第１のコ
レクタ層と第２のコレクタ層を選択エッチング可能な２
層で構成するため、キャパシタンスを形成する部分の第
１のコレクタ層のみを選択的に精度良く薄層化できるこ
とである。そして第３の効果は、ＨＢＴのコレクタ層を
第１のコレクタ層と第２のコレクタ層で形成するととも
に、ベース−コレクタ間容量を低く保持した状態でキャ
パシタンスの誘電体層を薄い第１のコレクタ層を用いて
形成するため、単位面積当たりの容量を高く保つことが
でき、キャパシタンス面積およびチップ面積の縮小を図
ることができるとともに、製品コストの低減を図ること
ができることである。
【図１】本発明の第１の実施の形態に係る半導体装置を
説明するための素子断面図である。
説明するための素子断面図である。
【図２】本発明の第１の実施の形態に係る半導体製造方
法の第１工程を説明するための素子断面図である。
法の第１工程を説明するための素子断面図である。
【図３】本発明の第１の実施の形態に係る半導体製造方
法の第２工程を説明するための素子断面図である。
法の第２工程を説明するための素子断面図である。
【図４】本発明の第１の実施の形態に係る半導体製造方
法の第３工程を説明するための素子断面図である。
法の第３工程を説明するための素子断面図である。
【図５】本発明の第１の実施の形態に係る半導体製造方
法の第４工程を説明するための素子断面図である。
法の第４工程を説明するための素子断面図である。
【図６】第１の実施の形態の半導体製造方法で作成され
たＨＢＴの素子断面図である。
たＨＢＴの素子断面図である。
【図７】第１の実施の形態の半導体製造方法で作成され
たキャパシタンスの素子断面図である。
たキャパシタンスの素子断面図である。
【図８】本発明の第２の実施の形態に係る半導体製造方
法の第１工程を説明するための素子断面図である。
法の第１工程を説明するための素子断面図である。
【図９】本発明の第２の実施の形態に係る半導体製造方
法の第２工程を説明するための素子断面図である。
法の第２工程を説明するための素子断面図である。
【図１０】本発明の第２の実施の形態に係る半導体製造
方法の第３工程を説明するための素子断面図である。
方法の第３工程を説明するための素子断面図である。
【図１１】本発明の第２の実施の形態に係る半導体製造
方法の第４工程を説明するための素子断面図である。
方法の第４工程を説明するための素子断面図である。
【図１２】本発明の第２の実施の形態に係る半導体製造
方法の第５工程を説明するための素子断面図である。
方法の第５工程を説明するための素子断面図である。
【図１３】第２の実施の形態の半導体製造方法で作成さ
れたＨＢＴの素子断面図である。
れたＨＢＴの素子断面図である。
【図１４】第２の実施の形態の半導体製造方法で作成さ
れたキャパシタンスの素子断面図である。
れたキャパシタンスの素子断面図である。
【図１５】本発明の第３の実施の形態に係る半導体装置
を説明するための素子断面図である。
を説明するための素子断面図である。
【図１６】第３の実施の形態の半導体装置の抵抗素子部
分の素子断面図である。
分の素子断面図である。
【図１７】第３の実施の形態の半導体装置に作成された
帰還増幅器の回路図である。
帰還増幅器の回路図である。
【図１８】ｐ型のベース層とｎ型のコレクタ層のｐｎ接
合容量によりキャパシタンスを形成する場合の従来のデ
バイス構造の素子断面図である。
合容量によりキャパシタンスを形成する場合の従来のデ
バイス構造の素子断面図である。
【図１９】ｐ型のベース層とノンドープのコレクタ層の
ｐｉｎ型のキャパシタンスを形成する場合の従来のデバ
イス構造の素子断面図である。
ｐｉｎ型のキャパシタンスを形成する場合の従来のデバ
イス構造の素子断面図である。
１０１…半絶縁性基板 １０２，２０２，３０２…サブコレクタ層 １０３，２０３，３０３…第１のコレクタ層 １０４，２０４，３０４…第２のコレクタ層 １０５，２０５，３０５，３０８…ベース層 １０６，２０６，３０６…エミッタ層 １０７，２０７…エミッタキャップ層 １１１，２１３，３１３…コレクタ電極 １１２，２１２，３１２…ベース電極 １１３，２１１，３１１…エミッタ電極 １１４，２１４，３１４…第１のキャパシタンス電極 １１５，２１５，３１５…第２のキャパシタンス電極 １２２…絶縁注入領域 ２０１…半絶縁性ＧａＡｓ基板 ２２１，３２２…素子間分離領域 ２４１…層間絶縁膜 ２４２…配線 ２５１…第１の抵抗体電極 ２５２…第２の抵抗体電極 ２５３…抵抗素子 ２５４…帰還増幅器 ３０１…半絶縁性ＧａＡｓ基板 ３０７…エミッタキャップ層 ３０９…ｎ型のコレクタ層 ３１０…ノンドープのコレクタ層 ３２１…酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/331 29/73 Ｆターム(参考） 5F003 BA11 BA23 BA92 BC02 BF06 BH08 BJ12 BJ18 BJ93 BM02 BP96 BS08 5F038 AC05 AC09 AC12 AC13 AC15 EZ20 5F082 AA06 AA08 BC01 BC13 BC15 CA02 EA13 EA24 FA12 GA04
Claims (9)
- 【請求項１】 エピタキシャルウェハ上に形成される異
種接合双極性トランジスタのコレクタ層を２層以上で構
成し、当該コレクタ層の一部の層を誘電体層として用い
てキャパシタンスを形成したデバイス構造を有すること
を特徴とする半導体装置。 - 【請求項２】 エピタキシャルウェハ上に形成される異
種接合双極性トランジスタのコレクタ層を２層以上で構
成し、当該エピタキシャルウェハ側の最下層の当該コレ
クタ層の一部の層を誘電体層として用いてキャパシタン
スを形成したデバイス構造を有することを特徴とする半
導体装置。 - 【請求項３】 半絶縁性ＧａＡｓ基板上に形成されたＧ
ａＡｓから成るｎ型のサブコレクタ層と当該サブコレク
タ層上に形成されＩｎＧａＰから成るノンドープな第１
のコレクタ層と当該第１のコレクタ層上に形成されＧａ
Ａｓから成るｎ型またはノンドープな第２のコレクタ層
を用いて形成した前記コレクタ層と、当該第２のコレク
タ層上に形成されＧａＡｓから成るｐ型のベース層と、
ＩｎＧａＰから成るエミッタ層で前記異種接合双極性ト
ランジスタを形成し、当該第１のコレクタ層の一部の層
を誘電体層として用いて前記キャパシタンスを形成した
デバイス構造を有することを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項４】 前記キャパシタンスがショットキーダイ
オードで形成されていることを特徴とする請求項３に記
載の半導体装置。 - 【請求項５】 前記キャパシタンスがｐｉｎダイオード
で形成されていることを特徴とする請求項３に記載の半
導体装置。 - 【請求項６】 エピタキシャルウェハ上に形成される異
種接合双極性トランジスタのコレクタ層を２層以上で構
成する工程と、当該コレクタ層の一部の層を誘電体層と
して用いてキャパシタンスを形成する工程を有すること
を特徴とする半導体製造方法。 - 【請求項７】 エピタキシャルウェハ上に形成される異
種接合双極性トランジスタのコレクタ層を２層以上で構
成する工程と、当該エピタキシャルウェハ側の最下層の
当該コレクタ層の一部の層を誘電体層として用いてキャ
パシタンスを形成する工程を有することを特徴とする半
導体製造方法。 - 【請求項８】 半絶縁性ＧａＡｓ基板上にＧａＡｓから
成るｎ型のサブコレクタ層を形成し、当該サブコレクタ
層上にＩｎＧａＰから成るノンドープな第１のコレクタ
層を形成し、当該第１のコレクタ層上にＧａＡｓから成
るｎ型またはノンドープな第２のコレクタ層を形成する
ことで前記コレクタ層を形成するとともに、当該第２の
コレクタ層上にＧａＡｓから成るｐ型のベース層を形成
し、ＩｎＧａＰから成るエミッタ層を形成して前記異種
接合双極性トランジスタを形成する工程と、当該第１の
コレクタ層の一部の層を誘電体層として用いてショット
キーダイオード型の前記キャパシタンスを形成する工程
を有することを特徴とする請求項６または７に記載の半
導体製造方法。 - 【請求項９】 半絶縁性ＧａＡｓ基板上にＧａＡｓから
成るｎ型のサブコレクタ層を形成し、当該サブコレクタ
層上にＩｎＧａＰから成るノンドープな第１のコレクタ
層を形成し、当該第１のコレクタ層上にＧａＡｓから成
るｎ型またはノンドープな第２のコレクタ層を形成する
ことで前記コレクタ層を形成するとともに、当該第２の
コレクタ層上にＧａＡｓから成るｐ型のベース層を形成
し、ＩｎＧａＰから成るエミッタ層を形成してｐｉｎダ
イオード型の前記異種接合双極性トランジスタを形成す
る工程と、当該第１のコレクタ層の一部の層を誘電体層
として用いてｐｉｎダイオード型の前記キャパシタンス
を形成する工程を有することを特徴とする請求項６また
は７に記載の半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142424A JP2001326283A (ja) | 2000-05-15 | 2000-05-15 | 半導体装置および半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142424A JP2001326283A (ja) | 2000-05-15 | 2000-05-15 | 半導体装置および半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326283A true JP2001326283A (ja) | 2001-11-22 |
Family
ID=18649398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142424A Pending JP2001326283A (ja) | 2000-05-15 | 2000-05-15 | 半導体装置および半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914274B2 (en) * | 2002-04-19 | 2005-07-05 | Sumitomo Chemical Company, Limited | Thin-film semiconductor epitaxial substrate having boron containing interface layer between a collector layer and a sub-collector layer |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
-
2000
- 2000-05-15 JP JP2000142424A patent/JP2001326283A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914274B2 (en) * | 2002-04-19 | 2005-07-05 | Sumitomo Chemical Company, Limited | Thin-film semiconductor epitaxial substrate having boron containing interface layer between a collector layer and a sub-collector layer |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8697532B2 (en) | InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer | |
| US20070096151A1 (en) | Bipolar transistor and method for fabricating the same | |
| US20010042867A1 (en) | Monolithic compound semiconductor integrated circuit and method of forming the same | |
| US6696711B2 (en) | Semiconductor device and power amplifier using the same | |
| US6384433B1 (en) | Voltage variable resistor from HBT epitaxial layers | |
| JP2002252344A (ja) | 半導体装置およびその製造方法 | |
| JPH05109750A (ja) | 半導体装置及びその製造方法 | |
| JP4895421B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
| US5434091A (en) | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain | |
| US5783966A (en) | Reducing junction capacitance and increasing current gain in collector-up bipolar transistors | |
| KR20030077956A (ko) | 반도체 장치의 제조 방법 | |
| KR100296705B1 (ko) | 이종 접합 쌍극자 소자를 이용한 집적 회로 소자의 제조 방법 | |
| JP2001326283A (ja) | 半導体装置および半導体製造方法 | |
| SE516338C2 (sv) | RF-effekttransistor med kollektor upp | |
| US7276744B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100616790B1 (ko) | 열폭주를 막기 위한 바이폴라 트랜지스터 | |
| JP4494739B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP5878739B2 (ja) | バラクタダイオードおよび半導体集積回路 | |
| JPS63124465A (ja) | バイポ−ラトランジスタの製造方法 | |
| KR100396917B1 (ko) | 이종 접합 쌍극자 소자를 포함하는 집적 회로 제조 방법 | |
| US6777301B2 (en) | Method of producing hetero-junction bipolar transistor | |
| JPH10107041A (ja) | 化合物半導体装置 | |
| JP3386361B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| KR100396919B1 (ko) | 반도체 집적소자 제조 방법 | |
| US7473609B2 (en) | Surface treatment in preparation for contact placement |