JP2000232220A

JP2000232220A - 半導体デバイスおよびその製造方法

Info

Publication number: JP2000232220A
Application number: JP11032082A
Authority: JP
Inventors: Masaru Miyazaki; 勝宮崎; Tomohiko Eomo; 知彦江面
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2000-08-22

Abstract

(57)【要約】【課題】高性能な単体素子を有する半導体デバイス及
びその半導体デバイスを再現性よく製造する製造方法を
提供する。【解決手段】本発明による単体素子であるＨＦＥＴ２
において、部分結晶成長層１４が、ゲート電極３４直下
の一部分に局所的に形成されている。部分結晶成長層１
４は、キャップ層２６に比して、非常に小さいエッチン
グレートを有する。従って、キャップ層２６のリセスエ
ッチによっては、部分結晶成長層１４がほとんど削られ
ない。そのため、高い選択性のリセスエッチが可能とな
り、しきい値電圧の制御性が良くなり、製造歩留まりが
向上する。また、ソース電極３０およびドレイン電極３
２の下方に部分結晶成長層１４を形成しないことによっ
て、ソース電極３０とドレイン電極３２の間の直列抵抗
を低減することが可能となり、更に、ＦＥＴ動作時の高
電界領域におけるＤＸセンタの影響を低減することが可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスお
よび半導体デバイスの製造方法に関し、特に、高性能な
半導体デバイスおよびその半導体デバイスを再現性よく
製造する方法に関する。

【０００２】

【従来の技術】超高周波のマイクロ波やミリ波帯領域で
使われる集積回路（ＭＭＩＣ）の回路部品には、能動素
子である電界効果トランジスタ（ＦＥＴ）、ヘテロ接合
バイポーラトランジスタ（ＨＢＴ）およびダイオード、
また、受動素子である抵抗体、コイル、キャパシタおよ
び分布定数線路などが用いられる。現在、高速で高性能
の半導体デバイスは、化合物半導体のヘテロ接合を有す
るエピタキシャル結晶成長層を用いて形成されている。

【０００３】これらの回路部品においては、能動素子は
高性能で特性が均一であること、抵抗は抵抗値の絶対精
度が高いこと、また、コイルおよびキャパシタは浮遊容
量が低減されることが要求される。更に、製造される半
導体デバイス間で、以上の要求が再現性よく充足される
必要がある。

【０００４】従来、以上の回路部品のうち、例えばＭＭ
ＩＣにおける高電子移動度トランジスタ（ＨＥＭＴ）
は、まず、半絶縁性半導体基板GaAs上に、GaAsのバッフ
ァ層、InGaAsの電子走行層、AlGaAsの電子供給層、及び
n⁺-GaAsのキャップ層をエピタキシャル結晶成長させ、
それから、n⁺-GaAsのキャップ層上にソース電極および
ドレイン電極を形成し、AlGaAsの電子供給層上にゲート
電極を形成することによって構成されていた。ゲート電
極をAlGaAsの電子供給層上に形成するためには、AlGaAs
の電子供給層上部に結晶成長されたn⁺-GaAsのキャップ
層をエッチングにより取り除く必要がある。

【０００５】AlGaAsの電子供給層のエッチングレートに
対するn⁺-GaAsのキャップ層のエッチングレートの比は
数十程度と非常に小さいため、上記工程によりＨＥＭＴ
を構成すると、エッチング工程において、電子供給層Al
GaAsの一部がエッチングされるという問題があった。そ
のため、電子供給層AlGaAsとキャップ層n⁺-GaAsの間に
エッチストップ層をエピタキシャル結晶成長させて、エ
ッチストップ層のエッチングレートに対する被加工層
（キャップ層n⁺-GaAs）のエッチングレートの比（この
比を、「選択比」とよぶ）を改善する試みがなされてい
る。

【０００６】

【発明が解決しようとする課題】このエッチストップ層
は、本来、電子供給層がエッチングされるのを防止する
ために設けられている。しかし、電子供給層とキャップ
層の間にエッチストップ層を設けることによって、新た
に直列抵抗およびＤＸセンタの増加という問題が生じ
る。この問題を解消するために、従来、エッチストップ
層として、直列抵抗とＤＸセンタの低減を目的として最
適化されたAl_xGa_1-xAs（ｘ：0.3以下）が用いられてき
た。

【０００７】ただ、以上のように最適化されたAl_xGa_1-x
As（ｘ：0.3以下）のエッチストップ層であっても、Al
の組成が小さいので、選択比が、約８０に過ぎないとい
う問題がある。１００より小さい選択比では、キャップ
層n⁺-GaAsをリセスエッチする工程で、エッチングばら
つきを吸収できず、エッチストップ層AlGaAsの一部が削
られるため、ＦＥＴのしきい値電圧が制御できないとい
う問題があった。従って、現在行われている選択比を改
善する試みも、未だ不十分であり、目的を実現したとは
いえない。

【０００８】そこで本発明は、上記課題を解決すること
のできる半導体デバイスおよびその製造方法を提供する
ことを目的とする。この目的は特許請求の範囲における
独立項に記載の特徴の組み合わせにより達成される。ま
た従属項は本発明の更なる有利な具体例を規定する。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、半導体基板上に形成された
単体素子を有する半導体デバイスであって、前記単体素
子が、前記半導体基板上に形成された第１エピタキシャ
ル結晶成長層と、前記第１エピタキシャル結晶成長層の
上面の一部に形成された部分結晶成長層と、前記第１エ
ピタキシャル結晶成長層の上部に形成された、前記部分
結晶成長層よりもエッチングレートが大きい第２エピタ
キシャル結晶成長層とを有することを特徴とする半導体
デバイスを提供する。本発明の第１の形態による半導体
デバイスは、性能および製造歩留まりが向上されるとい
う利点を有する。

【００１０】第１の形態における一つの態様において、
前記第２エピタキシャル結晶成長層の一部が、前記部分
結晶成長層の一部の領域の上部に形成される。

【００１１】第１の形態における別の態様において、前
記半導体基板は、化合物半導体基板であること、すなわ
ち半導体デバイスが化合物半導体デバイスであってもよ
い。

【００１２】第１の形態における更に別の態様におい
て、前記第２エピタキシャル結晶成長層と、前記部分結
晶成長層とのエッチングレートの比は、１００：１以上
であること、すなわち選択比が１００以上であることを
特徴とする。

【００１３】第１の形態における更に別の態様におい
て、前記第２エピタキシャル結晶成長層は、GaAs層であ
り、前記部分結晶成長層は、AlAs層を含んでもよい。こ
のとき、約５００の選択比が実現される。

【００１４】第１の形態において、前記単体素子は、前
記第２エピタキシャル結晶成長層にオーミック接触する
ソース電極と、前記第２エピタキシャル結晶成長層にオ
ーミック接触するドレイン電極と、前記部分結晶成長層
の上部に形成されるゲート電極とを有する電界効果トラ
ンジスタであってよい。

【００１５】第１の形態において、前記第１エピタキシ
ャル結晶成長層が、電子が流れる電子走行層を有する。

【００１６】第１の形態において、前記単体素子は、前
記第２エピタキシャル結晶成長層上に形成された絶縁層
と、前記部分結晶成長層と前記絶縁層の間に設けられた
中空部と、前記絶縁層上に形成されたコイル部とを有す
るコイル素子であってよい。

【００１７】第１の形態において、前記単体素子は、前
記第２エピタキシャル結晶成長層上に形成された絶縁層
と、前記部分結晶成長層と前記絶縁層の間に設けられる
中空部と、前記絶縁層上に形成されたキャパシタ部とを
有するキャパシタ素子であってよい。

【００１８】第１の形態において、前記単体素子は、前
記第２エピタキシャル結晶成長層上にオーミック接触す
る第１オーミック電極と、前記第２エピタキシャル結晶
成長層上にオーミック接触する第２オーミック電極とを
有する抵抗素子であってよい。

【００１９】また、上記課題を解決するために、本発明
の第２の形態は、半導体デバイスを製造する半導体デバ
イス製造方法であって、半導体基板上に、第１エピタキ
シャル結晶成長層を形成する段階と、前記第１エピタキ
シャル結晶成長層の上面の一部に、部分結晶成長層を形
成する段階と、前記第１エピタキシャル結晶成長層およ
び前記部分結晶成長層上に、第２エピタキシャル結晶成
長層を形成する段階と、前記部分結晶成長層の上部に形
成された前記第２エピタキシャル結晶成長層をエッチン
グする段階とを有することを特徴とする半導体デバイス
製造方法を提供する。本発明の半導体デバイス製造方法
を利用することによって、性能の優れた半導体デバイス
を歩留まり良く製造することが可能となる。

【００２０】第２の形態における一つの態様において、
前記部分結晶成長層を形成する段階は、前記第２エピタ
キシャル結晶成長層よりも小さいエッチングレートを有
する前記部分結晶成長層を形成する段階を含む。

【００２１】第２の形態における別の態様において、前
記部分結晶成長層を形成する段階は、前記第１エピタキ
シャル結晶成長層上に、前記第２エピタキシャル結晶成
長層よりも小さいエッチングレートを有するエッチスト
ップ層を形成する段階と、前記エッチストップ層の一部
を除去して、前記部分結晶成長層を形成する段階とを有
してもよい。

【００２２】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００２３】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００２４】図１は、特にＭＭＩＣの回路部品として用
いられる、本発明による単体素子の基本構成の一例を示
す。ここで、「単体素子」とは、トランジスタ、コイル
などの、ある機能を実現する回路部品をいう。ＭＭＩＣ
における能動素子であるＦＥＴ、ＨＢＴおよびダイオー
ド、また、受動素子である抵抗体、コイル、キャパシタ
および分布定数線路などの単体素子は、図１に示された
基本構成に所要の加工を施すことによって形成される。
この基本構成は、半絶縁性半導体基板１０、第１エピタ
キシャル結晶成長層１２、部分結晶成長層１４、及び第
２エピタキシャル結晶成長層１６を備える。第１エピタ
キシャル結晶成長層１２、部分結晶成長層１４、および
第２エピタキシャル結晶成長層１６は、素子としての目
的および用途に応じて、１つまたは複数の結晶層を含ん
でよい。

【００２５】第１エピタキシャル結晶成長層１２は、半
絶縁性半導体基板１０上に形成され、第１エピタキシャ
ル結晶成長層１２の上面の一部に、部分結晶成長層１４
が形成される。例えば、第１エピタキシャル結晶成長層
１２および部分結晶成長層１４は、一回の第１エピタキ
シャル結晶成長工程において連続して形成されることが
できる。

【００２６】また、第２エピタキシャル結晶成長層１６
が、第２エピタキシャル結晶成長工程において、第１エ
ピタキシャル結晶成長層１２の上部に形成される。第２
エピタキシャル結晶成長層１６の一部は、部分結晶成長
層１４の一部の領域の上部に形成されて、部分結晶成長
層１４に隣接している。この構造は、例えば、第１エピ
タキシャル結晶成長層１２および部分結晶成長層１４上
に第２エピタキシャル結晶成長層１６を形成し、それか
ら部分結晶成長層１４の上部に形成された第２エピタキ
シャル結晶成長層１６をエッチングすることによって作
ることができる。

【００２７】部分結晶成長層１４は、第２エピタキシャ
ル結晶成長層１６よりもエッチングレートが非常に小さ
い材料により形成されており、半導体製造プロセスにお
いては、部分結晶成長層１４が、エッチストップ層とし
て利用される。ここで、「エッチストップ層」とは、エ
ッチングによって所望の結晶層を加工するにあたり、当
該結晶層が削れてなくなったときエッチングが自動的に
停止するように設けた層をいう。また、本明細書におい
ては、エッチストップ層として機能する部分結晶成長層
１４のエッチングレートに対する被加工層のエッチング
レートの比を、「選択比」と呼ぶ。第２エピタキシャル
結晶成長層１６がGaAsで構成されるとき、部分結晶成長
層１４はAlAs、InGaPなどの材料で構成される。選択比
は、１００以上であることが好ましい。例えば、GaAsと
AlAsの選択比は、約５００である。従って、部分結晶成
長層１４を利用することによって、理想的な選択性のあ
るエッチング加工の実現が可能となる。

【００２８】また、詳細については図２〜５に関連して
説明するが、部分結晶成長層１４が素子内部に部分的に
設けられることによって、素子の性能が向上する。

【００２９】図２は、本発明による単体素子であるヘテ
ロ接合型ＦＥＴ（ＨＦＥＴ）２の主要部分の断面構造を
示す。このＨＦＥＴ２は、半絶縁性半導体基板１０、バ
ッファ層２０、電子走行層２２、電子供給層２４、キャ
ップ層２６、部分結晶成長層１４、ソース電極３０、ド
レイン電極３２、及びゲート電極３４を有する。図１を
参照して、バッファ層２０、電子走行層２２及び電子供
給層２４は、第１エピタキシャル結晶成長層１２を構成
し、キャップ層２６は、第２エピタキシャル結晶成長層
１６を構成する。ドレイン電極３２に正の電圧を印加す
ることにより、電子走行層２２を電子が流れる。本実施
の形態において、半絶縁性半導体基板１０は、例えばGa
Asである化合物半導体基板であるが、別の形態において
は単元素半導体であってもよい。ソース電極３０および
ドレイン電極３２は、キャップ層２６にオーミック接触
されている。また、ゲート電極３４は、部分結晶成長層
１４にショットキー接触されている。

【００３０】部分結晶成長層１４は、電子走行層２２及
び電子供給層２４に平行して、かつ、ゲート電極３４直
下の一部分に局所的に形成されている。部分結晶成長層
１４は、キャップ層２６に比して、非常に小さいエッチ
ングレートを有する。本発明による製造プロセスにおい
ては、部分結晶成長層１４が設けられていることによっ
て、キャップ層２６のリセスエッチにより部分結晶成長
層１４がほとんど削られない。そのため、高い選択性の
リセスエッチが可能となり、しきい値電圧の制御性が良
くなる。また、部分結晶成長層１４の存在する領域を限
定し、ソース電極３０およびドレイン電極３２の下方に
部分結晶成長層１４を形成しないことによって、ソース
電極３０とドレイン電極３２の間の直列抵抗を低減する
ことが可能となり、更に、ＦＥＴ動作時の高電界領域に
おけるＤＸセンタの影響を低減することが可能となる。

【００３１】また、部分結晶成長層１４は、上述した目
的のほかに、ゲート電極３４とのショットキー接合の特
性を最適化するために用いることができる。部分結晶成
長層１４を用いると、例えば、ミキサダイオードのよう
に低いビルトイン電圧に対する構造、あるいはエンハン
ス型ＦＥＴのように高いビルトイン電圧に対する構造
を、素子特性を犠牲にすることなく形成することが可能
となる。部分結晶成長層１４は、単層または積層の結晶
構造のいずれであってもよい。

【００３２】素子の内部に部分的に存在する部分結晶成
長層１４の構造は、少なくとも２回のエピタキシャル結
晶成長工程を用いて形成される。第１のエピタキシャル
結晶成長工程において、半絶縁性半導体基板１０上にバ
ッファ層２０、電子走行層２２、電子供給層２４及びエ
ッチストップ層を形成する。このエッチストップ層は、
電子供給層２４の全面にわたって形成される。続いて、
このエッチストップ層の一部を加工して取り除き、部分
結晶成長層１４を形成する。それから、第２のエピタキ
シャル結晶成長工程において、キャップ層２６を再成長
させる。これらの工程により、部分結晶成長層１４を素
子の内部に形成することが可能となる。

【００３３】多数回の結晶成長工程において、多重の積
層成長層を形成すると、各種デバイスに対応した部分結
晶成長層１４をエピタキシャル結晶成長層の内部に部分
的に設けることが可能となる。部分結晶成長層１４を利
用することによって、しきい値電圧の異なるＦＥＴや、
シート抵抗の異なる抵抗などを任意に高精度で形成する
ことが可能となるので、素子の設計自由度が向上し、Ｍ
ＭＩＣの応用範囲を飛躍的に拡大させることが可能とな
る。

【００３４】図３は、本発明による単体素子である抵抗
素子４の主要部分の断面構造を示す。この抵抗素子４
は、半絶縁性半導体基板１０、バッファ層２０、電子走
行層２２、電子供給層２４、キャップ層２６、部分結晶
成長層１４、第１オーミック電極４０及び第２オーミッ
ク電極４２を有する。バッファ層２０、電子走行層２２
及び電子供給層２４は、第１エピタキシャル結晶成長層
１２を構成し、キャップ層２６は、第２エピタキシャル
結晶成長層１６を構成する。第１オーミック電極４０及
び第２オーミック電極４２は、キャップ層２６にオーミ
ック接触されている。この抵抗素子４は、第１オーミッ
ク電極４０と第２オーミック電極４２の間に抵抗部４４
を有する。部分結晶成長層１４は、キャップ層２６より
もエッチングレートが小さい材料で構成されている。ま
た、部分結晶成長層１４は、電子走行層２２及び電子供
給層２４に平行して存在し、抵抗部４４の一部の層を構
成する。

【００３５】抵抗部４４の抵抗値は、主に電子走行層２
２及び電子供給層２４によって定まる。キャップ層２６
は、高濃度にドープされた結晶成長層であり、低い抵抗
値を有する。そのため、抵抗部４４を形成する際には、
第１オーミック電極４０と第２オーミック電極４２の間
のキャップ層２６を完全に取り除かなければならない。
本発明によると、部分結晶成長層１４が電子供給層２４
上に部分的に設けられているので、キャップ層２６をリ
セスエッチする際に、キャップ層２６と部分結晶成長層
１４との高い選択比により、部分結晶成長層１４が殆ど
エッチングされることなく、キャップ層２６が完全に取
り除かれることが可能となる。

【００３６】従来は、部分結晶成長層１４を電子供給層
２４上に形成することなくキャップ層２６のエッチング
を行っていた。従って、エッチングの際にキャップ層２
６が完全に除去されず、また、電子供給層２４がエッチ
ングされるという不都合を生じることがあった。本発明
によると、部分結晶成長層１４を電子供給層２４上に形
成してからキャップ層２６の部分的なエッチングを行う
ことによって、従来の不都合が解消される。すなわち、
本発明によると、精密な値のシート抵抗を有する、高精
度の抵抗素子４を形成することが可能となる。

【００３７】図４（ａ）は、本発明による単体素子であ
るコイル素子６の上面図である。図中、コイル素子６の
構成として、部分結晶成長層１４、絶縁層５０、下部電
極５２、及び上部電極５６ａ、５６ｂが示されている。
図４（ａ）においては、コイル素子６が、下部電極５２
がスパイラル状に形成されたスパイラル型コイルとして
例示されているが、他の形状のコイルであってもよい。
このコイル素子６の詳細な構成については、以下に図４
（ｂ）に関連して説明する。

【００３８】図４（ｂ）は、図４（ａ）に示されたコイ
ル素子６のＡ−Ａ断面図である。このコイル素子６は、
半絶縁性半導体基板１０、バッファ層２０、電子走行層
２２、電子供給層２４、部分結晶成長層１４、キャップ
層２６、絶縁層５０、下部電極５２、中間電極５４、上
部電極５６ａ、５６ｂ、及び中空部５８を有する。バッ
ファ層２０、電子走行層２２及び電子供給層２４は、第
１エピタキシャル結晶成長層１２を構成し、キャップ層
２６は、第２エピタキシャル結晶成長層１６を構成す
る。絶縁層５０は、キャップ層２６上に形成されてお
り、中空部５８が、部分結晶成長層１４と絶縁層５０の
間に設けられている。このコイル素子６は、コイル部６
０を有する。

【００３９】本実施例では、コイル部６０は、絶縁層５
０上に形成されたスパイラル型コイルであり、下部電極
５２、中間電極５４、及び上部電極５６ａ、５６ｂによ
って構成される。下部電極５２と上部電極５６ａは接触
し、下部電極５２と上部電極５６ｂは、中間電極５４を
介して電気的に接続している。図４（ａ）に関して説明
したように、下部電極５２は、スパイラル状に形成され
ている。下部電極５２と上部電極５６ｂとが交差する部
分は、エアーブリッジされた構造が形成されている。

【００４０】中空部５８は、コイル部６０下方のキャッ
プ層２６をエッチングで除去することによって形成され
る。中空部５８を形成することによって、コイル部６０
の導体間と半導体結晶間の両方の浮遊容量を大きく低減
することが可能となり、コイルとしての性能が向上され
る。部分結晶成長層１４は、キャップ層２６よりもエッ
チングレートが非常に小さい材料で構成されている。キ
ャップ層２６と部分結晶成長層１４の選択比が高いの
で、中空部５８の深さは、高精度の仕上がり寸法で形成
することが可能となる。従って、部分結晶成長層１４を
設けることによって、回路上に形成されるコイル素子間
の性能のばらつきを非常に小さく抑えることが可能とな
る。

【００４１】図５（ａ）は、本発明による単体素子であ
るキャパシタ素子８の上面図である。図中、キャパシタ
素子８の構成として、部分結晶成長層１４、絶縁層６
８、下部電極７０、誘電体層７２、及び上部電極７４
ａ、７４ｂが示されている。このキャパシタ素子８の詳
細な構成については、以下に図５（ｂ）に関連して説明
する。

【００４２】図５（ｂ）は、図５（ａ）に示されたキャ
パシタ素子８のＡ−Ａ断面図である。このキャパシタ素
子８は、半絶縁性半導体基板１０、バッファ層２０、電
子走行層２２、電子供給層２４、部分結晶成長層１４、
キャップ層２６、絶縁層６８、下部電極７０、誘電体層
７２、上部電極７４ａ、７４ｂ、及び中空部７６を有す
る。バッファ層２０、電子走行層２２及び電子供給層２
４は、第１エピタキシャル結晶成長層１２を構成し、キ
ャップ層２６は、第２エピタキシャル結晶成長層１６を
構成する。絶縁層６８は、キャップ層２６上に形成され
ており、中空部７６が、部分結晶成長層１４と絶縁層７
６の間に設けられている。このキャパシタ素子８は、絶
縁層６８上に形成されたキャパシタ部７８を有する。

【００４３】本実施例では、コイル部６０は、下部電極
７０、誘電体層７２、及び上部電極７４ａ、７４ｂによ
って構成される。下部電極７０と上部電極７４ａは接触
し、下部電極７０と上部電極７４ｂは、誘電体層７２を
挟んで設けられている。誘電体層７２の材料および厚さ
を制御することによって、任意のキャパシタンスを実現
することができる。

【００４４】中空部７６は、キャパシタ部７８下方のキ
ャップ層２６をエッチングで除去することによって形成
される。中空部７６を形成することによって、キャパシ
タ部７８の浮遊容量を大きく低減することが可能とな
り、キャパシタとしての性能が向上される。部分結晶成
長層１４は、キャップ層２６よりもエッチングレートが
非常に小さい材料で構成されている。キャップ層２６と
部分結晶成長層１４の選択比が高いので、中空部７６の
深さは、高精度の仕上がり寸法で形成することが可能と
なる。従って、回路上に形成されるキャパシタ素子間の
性能のばらつきを非常に小さく抑えることが可能とな
る。

【００４５】図６（ａ）〜（ｆ）は、図２に示されたＨ
ＦＥＴ２の具体例であるAlGaAs/InGaAs ＰＨＥＭＴ(Pse
udomorphic HEMT)の製造プロセスにおける断面構造図を
示す。以下に、図６（ａ）〜（ｆ）に基づいて、ＭＭＩ
Ｃなどの半導体デバイスの製造方法について、具体的に
は、半導体デバイスにおける単体素子であるAlGaAs/InG
aAs ＰＨＥＭＴの製造方法について説明する。

【００４６】図６（ａ）に示されるように、第１エピタ
キシャル結晶成長工程において、GaAsの半絶縁性半導体
基板１０上に、第１エピタキシャル結晶成長層１２を形
成し、第１エピタキシャル結晶成長層１２上にエッチス
トップ層８０を形成する。第１エピタキシャル結晶成長
層１２は、半絶縁性半導体基板１０上にエピタキシャル
結晶成長されたGaAsのバッファ層２０、InGaAsの電子走
行層２２、及びAlGaAsの電子供給層２４から構成されて
いる。エッチストップ層８０は、電子供給層２４上にエ
ピタキシャル結晶成長されたAlAs層を含む。AlAs層の厚
みは約10ｎｍである。AlAsは酸化されやすいので、酸化
を防止するために、実際にはAlAs層の表面は約２ｎｍの
GaAs薄層で覆われている（図示せず）。

【００４７】続いて、図６（ｂ）に示されるように、エ
ッチストップ層８０上にホトリソグラフィ工程によりホ
トレジストパターン８２を形成し、エッチストップ層８
０の一部を除去して、電子供給層２４上に約１μｍの長
さでAlAsの部分結晶成長層１４を部分的に残す加工を行
う。

【００４８】続いて、図６（ｃ）に示されるように、ホ
トレジストパターン８２を除去し、さらに表面を洗浄し
た後、第２エピタキシャル結晶成長工程において、第２
エピタキシャル結晶成長層であるキャップ層２６を、電
子供給層２４および部分結晶成長層１４上に形成する。
キャップ層２６は、高濃度にドープした、厚さ約100nm
のｎ型GaAs層である。部分結晶成長層１４の厚さは薄い
ので、第２エピタキシャル結晶成長後のウェハの表面段
差は、素子製作上問題とならない。

【００４９】それから、図６（ｄ）に示されるように、
部分結晶成長層１４に位置合わせをして、ホトリソグラ
フィ工程により、約２μｍの間隔のソース電極３０とド
レイン電極３２を形成する。

【００５０】続いて、図６（ｅ）に示されるように、位
置合わせをして、AlAsの部分結晶成長層１４の領域上に
ホトレジストによる約0.3μｍの長さのゲートパターン
８４を形成し、それから、ウェットエッチングによりGa
Asのキャップ層２６をリセスエッチする。クエン酸水溶
液と過酸化水素水の混合液を用いると、約５００のGaAs
とAlAsの選択比が得られるので、AlAsの部分結晶成長層
１４はほとんど削られず、製造の再現性は非常に良い。
0.2μｍ以下のゲート寸法を形成する場合は、ＥＢリソ
グラフィとＥＢレジストを用いることが好ましい。

【００５１】ゲートリセス形成後、図６（ｆ）に示され
るように、Ｔｉ、Ｐｔ、Ａｕをこの順番に蒸着し、リフ
トオフによってゲート電極３４を形成する。素子の中で
部分的に存在する部分結晶成長層１４は、ＦＥＴのしき
い値電圧のばらつきを小さくし、素子特性を向上させ
る。この実施例では、図６に関連して、ＦＥＴの製造方
法について説明しているが、図３〜５に関連して説明し
たように、素子中に部分的に形成される部分結晶成長層
１４は、それぞれの素子の製造歩留まりおよび再現性を
向上し、素子特性を非常に良好にする。

【００５２】従来のＨＥＭＴ構造においては、GaAsのバ
ッファ層、InGaAsの電子走行層、AlGaAsの電子供給層、
AlGaAsのエッチストップ層、及びGaAsのキャップ層が一
回のエピタキシャル結晶成長工程で、半導体基板上に形
成されていた。そのため、従来のＨＥＭＴ構造における
エッチストップ層は、電子供給層の全面に設けられてい
た。しかし、このエッチストップ層は、直列抵抗および
ＤＸセンタの低減のためにAlの組成を大きくとることが
できず、そのためエッチングの選択比が約８０と小さい
ことが従来の問題となっていた。

【００５３】本発明の素子製造方法を用いて製作された
AlGaAs/InGaAs ＰＨＥＭＴ素子の場合には、電流の流れ
るソース電極３０とドレイン電極３２の直下と高電界領
域にAlAsの部分結晶成長層１４が存在しないので、直列
抵抗が小さく、さらにＤＸセンタを低減できる効果があ
る。また、上述したように、キャップ層２６と部分結晶
成長層１４とが非常に高い選択比を有していることによ
り、従来よりも素子性能が向上する。

【００５４】部分結晶成長層１４の材料は、AlAsに限定
されるものではなく、従来は好ましくないとされていた
Alの組成比が0.3以上のAlGaAsであってもよい。また、G
aAsのキャップ層２６に対してInGaPを部分結晶成長層１
４の材料として用いることもできる。キャップ層２６と
部分結晶成長層１４とのエッチングレートの比は１０
０：１以上であること、すなわち、選択比が１００以上
であることが好ましい。部分結晶成長層１４の材料は、
素子の目的によって選定される。また、部分結晶成長層
１４の長さは、ソース電極３０とドレイン電極３２の間
隔よりも短く、ゲート電極３４の長さよりも長いことが
好ましい。

【００５５】以上の製造方法の別の例として、部分結晶
成長層１４は、絶縁膜をマスクとした選択成長によって
部分的に形成されてもよい。また、ゲート電極３４の形
成に際して、AlAsの部分結晶成長層１４を取り除いてか
らゲート電極３４を生成することも可能である。AlAsは
ＨＦ系の薬液で他の結晶を削ることなく容易に除去する
ことができる。

【００５６】図６に関連して、ＦＥＴの製造方法につい
て説明してきたが、ＭＭＩＣにおいては、図３〜５に示
される抵抗素子４、コイル素子６及びキャパシタ素子８
などの各素子も、それぞれの図面に示されるとおりＦＥ
ＴやＨＢＴと同じエピタキシャル結晶成長層上に製作さ
れる。図３〜５に示されるそれぞれの素子も、特にＭＭ
ＩＣにおける素子として形成されるとき、図６に関連し
て説明した２段階のエピタキシャル結晶成長工程を用い
て、選択比の高い部分結晶成長層１４を素子内部に形成
することにより、製作されることができる。

【００５７】図７は、本発明による単体素子を集積して
形成したＭＭＩＣの主要部分の断面構造を示す。このＭ
ＭＩＣは、ＨＦＥＴ２、抵抗素子４、コイル素子６、及
びキャパシタ素子８を有する。このＭＭＩＣにおける各
素子は、図６に関して説明されたように、半絶縁性半導
体基板１０上にヘテロ接合のエピタキシャル結晶成長層
１２を形成され、それからホトリソグラフィ工程および
エッチング工程などを施されることによって作られる。
各素子は、メサエッチ溝９２によって電気的に絶縁され
ている。回路は、下部電極５２、上部電極５６及び配線
電極９０などにより接続され、配線電極９０は空中配線
である。

【００５８】図７に示される各素子は、部分結晶成長層
１４をそれぞれ有しているが、ＭＭＩＣにおける全ての
素子が部分結晶成長層１４を有する必要はなく、また、
全ての素子が部分結晶成長層１４を用いて形成される必
要はない。また、部分結晶成長層１４は、目的に応じて
多数回に分けた積層成長により別個に形成され、それぞ
れの素子において個別に利用されてもよい。また、接地
のために基板結晶の裏面からバイアホールを形成する場
合には、部分結晶成長層１４がエッチストップ層として
利用されることも可能である。また、基板結晶の裏面を
削って半導体結晶を薄板化する際に、部分結晶成長層１
４が、エッチングにおけるエッチストップ層として利用
されることも可能である。

【００５９】以上、能動素子の例としてＦＥＴについて
説明してきたが、ＨＢＴやダイオードなどの能動素子に
ついても、本発明を利用することができる。

【００６０】上記説明から明らかなように、本発明によ
れば、回路に形成される単体素子の性能および製造歩留
まりを向上することができる。以上、本発明を実施の形
態を用いて説明したが、本発明の技術的範囲は上記実施
の形態に記載の範囲には限定されない。上記実施形態
に、多様な変更又は改良を加えることができることが当
業者に明らかである。その様な変更又は改良を加えた形
態も本発明の技術的範囲に含まれることが、特許請求の
範囲の記載から明らかである。

【００６１】

【発明の効果】本発明を用いると、性能の向上された単
体素子を有する半導体デバイスを再現性よく製造するこ
とができる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明による単体素子の基本構成の一例を示
す。

【図２】本発明による単体素子であるヘテロ接合型ＦＥ
Ｔ（ＨＦＥＴ）２の主要部分の断面構造を示す。

【図３】本発明による単体素子である抵抗素子４の主要
部分の断面構造を示す。

【図４】（ａ）は、本発明による単体素子であるコイル
素子６の上面図であり、（ｂ）は、（ａ）に示されたコ
イル素子６のＡ−Ａ断面図である。

【図５】（ａ）は、本発明による単体素子であるキャパ
シタ素子８の上面図であり、（ｂ）は、（ａ）に示され
たキャパシタ素子８のＡ−Ａ断面図である。

【図６】（ａ）〜（ｆ）は、AlGaAs/InGaAs ＰＨＥＭＴ
の製造プロセスにおける断面構造図を示す。

【図７】本発明による単体素子を集積して形成したＭＭ
ＩＣの主要部分の断面構造を示す。

【符号の説明】

２・・・ＨＦＥＴ、４・・・抵抗素子、６・・・コイル
素子、８・・・キャパシタ素子、１０・・・半絶縁性半
導体基板、１２・・・第１エピタキシャル結晶成長層、
１４・・・部分結晶成長層、１６・・・第２エピタキシ
ャル結晶成長層、２０・・・バッファ層、２２・・・電
子走行層、２４・・・電子供給層、２６・・・キャップ
層、３０・・・ソース電極、３２・・・ドレイン電極、
３４・・・ゲート電極、４０・・・第１オーミック電
極、４２・・・第２オーミック電極、４４・・・抵抗
部、５０・・・絶縁層、５２・・・下部電極、５４・・
・中間電極、５６ａ、５６ｂ・・・上部電極、５８・・
・中空部、６０・・・コイル部、６８・・・絶縁層、７
０・・・下部電極、７２・・・誘電体層、７４ａ、７４
ｂ・・・上部電極、７６・・・中空部、７８・・・キャ
パシタ部、８０・・・エッチストップ層、８２・・・ホ
トレジストパターン、８４・・・ゲートパターン、９０
・・・配線電極、９２・・・メサエッチ溝

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 21/822 Ｆターム(参考） 5F004 AA02 AA03 DB19 EA10 EA23 5F038 AC03 AC11 AR06 AZ04 DF02 EZ02 EZ14 EZ15 5F052 DA05 GC04 JA06 JA10 KA05 5F102 GA15 GA16 GA17 GB01 GC01 GJ05 GK05 GL04 GM06 GN05 GQ01 GR04 GR10 GS02 GT03 GV01 HC01 HC15

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された単体素子を有
する半導体デバイスであって、前記単体素子が、前記半導体基板上に形成された第１エピタキシャル結晶
成長層と、前記第１エピタキシャル結晶成長層の上面の一部に形成
された部分結晶成長層と、前記第１エピタキシャル結晶成長層の上部に形成され
た、前記部分結晶成長層よりもエッチングレートが大き
い第２エピタキシャル結晶成長層とを有することを特徴
とする半導体デバイス。
【請求項２】前記第２エピタキシャル結晶成長層の一
部が、前記部分結晶成長層の一部の領域の上部に形成さ
れることを特徴とする請求項１に記載の半導体デバイ
ス。
【請求項３】前記部分結晶成長層のエッチングレート
に対する前記第２エピタキシャル結晶成長層のエッチン
グレートの比は、１００以上であることを特徴とする請
求項１または２に記載の半導体デバイス。
【請求項４】前記半導体基板は、化合物半導体基板で
あることを特徴とする請求項１から３のいずれかに記載
の半導体デバイス。
【請求項５】前記第２エピタキシャル結晶成長層は、
GaAs層であり、前記部分結晶成長層は、AlAs層を含むこ
とを特徴とする請求項４に記載の半導体デバイス。
【請求項６】前記単体素子は、前記第２エピタキシャル結晶成長層にオーミック接触す
るソース電極と、前記第２エピタキシャル結晶成長層にオーミック接触す
るドレイン電極と、前記部分結晶成長層の上部に形成されるゲート電極とを
有する電界効果トランジスタであることを特徴とする請
求項１から５のいずれかに記載の半導体デバイス。
【請求項７】前記第１エピタキシャル結晶成長層が、電子が流れる電子走行層を有することを特徴とする請求
項６に記載の半導体デバイス。
【請求項８】前記単体素子は、前記第２エピタキシャル結晶成長層上に形成された絶縁
層と、前記絶縁層上に形成されたコイル部とを有し、前記部分結晶成長層と前記絶縁層の間に中空部が設けら
れているコイル素子であることを特徴とする請求項１か
ら５のいずれかに記載の半導体デバイス。
【請求項９】前記単体素子は、前記第２エピタキシャル結晶成長層上に形成された絶縁
層と、前記絶縁層上に形成されたキャパシタ部とを有し、前記部分結晶成長層と前記絶縁層の間に中空部が設けら
れているキャパシタ素子であることを特徴とする請求項
１から５のいずれかに記載の半導体デバイス。
【請求項１０】前記単体素子は、前記第２エピタキシャル結晶成長層上にオーミック接触
する第１オーミック電極と、前記第２エピタキシャル結晶成長層上にオーミック接触
する第２オーミック電極とを有する抵抗素子であること
を特徴とする請求項１から５のいずれかに記載の半導体
デバイス。
【請求項１１】半導体デバイスを製造する半導体デバ
イス製造方法であって、半導体基板上に、第１エピタキシャル結晶成長層を形成
する段階と、前記第１エピタキシャル結晶成長層の上面の一部に、部
分結晶成長層を形成する段階と、前記第１エピタキシャル結晶成長層および前記部分結晶
成長層上に、第２エピタキシャル結晶成長層を形成する
段階と、前記部分結晶成長層の上部に形成された前記第２エピタ
キシャル結晶成長層をエッチングする段階とを有するこ
とを特徴とする半導体デバイス製造方法。
【請求項１２】前記部分結晶成長層を形成する段階
は、前記第２エピタキシャル結晶成長層よりも小さいエッチ
ングレートを有する前記部分結晶成長層を形成する段階
を含むことを特徴とする請求項１１に記載の半導体デバ
イス製造方法。
【請求項１３】前記部分結晶成長層を形成する段階
は、前記第１エピタキシャル結晶成長層上に、前記第２エピ
タキシャル結晶成長層よりも小さいエッチングレートを
有するエッチストップ層を形成する段階と、前記エッチストップ層の一部を除去して、前記部分結晶
成長層を形成する段階とを有することを特徴とする請求
項１１または１２に記載の半導体デバイス製造方法。