JPWO2007083354A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

ＳＩ−ＩｎＰ基板１４上に形成されたｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６と、バッファ層１６上に形成されたＢＣＢよりなる絶縁膜２４、３６と、絶縁膜３６上に形成された信号線５２とグランド線５４とにより構成されるコプレーナ型の配線とを有する半導体装置において、信号線５２の下のＳＩ−ＩｎＰ基板１４、バッファ層１６及び絶縁膜３４に空洞部４６が形成されており、空洞部４６内に、空洞部４６の天井となっている絶縁膜３４、３６を支持するピラー状支持部５０を更に有している。

Description

本発明は、化合物半導体を用いた半導体装置に係り、特に、基板上に形成された配線を有する半導体装置及びその製造方法に関する。
化合物半導体を用いたデバイスとしては、ＩｎＰ−ＨＥＭＴ（High Electron Mobility Transistor）、ＩｎＰ−ＨＢＴ（Heterojunction Bipolar Transistor）等の電界効果型のデバイス、バイポーラ型のデバイスが知られている。特に、ＩｎＰ−ＨＥＭＴは、その高速特性により、光通信システムにおける信号処理回路や、その他の高速デジタル回路に応用されている。また、その低雑音特性により、マイクロ波やミリ波帯での増幅器への応用も期待されている。
これら化合物半導体を用いたデバイス間の配線は、一般的に、半絶縁性基板上に絶縁膜を形成し、その上にＡｕ配線を形成することにより行われている。また、より高周波での動作が必要とされるＭＭＩＣ（Microwave Monolithic Integrated Circuit）等においては、配線間のインピーダンスを整合させるために、コプレーナ型の配線構造が用いられることが多くなっている。
このような配線においては、動作周波数が高くなるにつれて、配線抵抗による損失や誘電体損失による信号の伝達ロスが発生しやすくなる。
特開２０００−９１４２６号公報 特開２００１−２２３３３１号公報 特開平１１−１４５３８６号公報 特開平９−１６２２８５号公報 特開平１０−２４２７１７号公報 特開平１１−０１７４６７号公報 特開２００２−１９０５４５号公報
誘電体損失が生じないようにするためには、配線周辺に誘電体が存在しない状態が理想的である。特に、半導体基板をなくすことが有効であると考えられる。
また、通常の化合物半導体デバイスにおいては、基板として半絶縁性の半導体基板が用いられているが、その使用目的・用途等によっては、ｎ型の導電性基板が用いられる場合がある。この場合、基板が導電性であることから信号の減衰が生じるため、伝送特性が劣化してしまうという不都合があった。
特許文献１等においては、伝送特性等の向上を図るべく空洞部を基板側に設けることが行われている。しかしながら、特許文献１等に開示された技術では、誘電損失を低減するのに十分に大きな空洞部を形成することができず、また、大きな空洞部を形成することができたとしても空洞部の天井が潰れてしまう虞があると考えられる。
本発明の目的は、機械的強度に対する信頼性を確保しつつ、高周波信号の減衰を抑制しうる配線構造を有し、高周波特性を向上しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、基板上に形成された半導体層と、前記半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された配線とを有する半導体装置であって、前記配線の下の少なくとも前記半導体層に空洞部が形成されており、前記空洞部内に、前記絶縁膜を支持する支持部を更に有する半導体装置が提供される。
また、本発明の他の観点によれば、基板上に半導体層を形成する工程と、少なくとも前記半導体層に第１の開口部を形成する工程と、前記第１の開口部内に埋め込まれた樹脂層を形成する工程と、前記樹脂層に、前記基板に達する第２の開口部を形成する工程と、前記半導体層上及び前記樹脂層上に、前記第２の開口部内に埋め込まれたピラー状の支持部を有する絶縁膜を形成する工程と、前記絶縁膜上に配線を形成する工程と、前記絶縁膜に、前記樹脂層に達する第３の開口部を形成する工程と、前記第３の開口部から前記樹脂層を溶解させて除去することにより、前記配線の下に空洞部を形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、基板上に半導体層を形成する工程と、少なくとも前記半導体層に複数の第１の開口部を形成する工程と、複数の前記第１の開口部内にそれぞれ埋め込まれた複数の樹脂層を形成する工程と、前記半導体層上及び複数の前記樹脂層上に絶縁膜を形成する工程と、前記絶縁膜上に配線を形成する工程と、前記絶縁膜に、複数の前記樹脂層にそれぞれ達する複数の第２の開口部を形成する工程と、複数の前記第２の開口部から複数の前記樹脂層を溶解させて除去することにより、前記配線の下に、壁状の支持部により分割された複数の空洞部を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、基板上に形成された半導体層と、半導体層上に形成された絶縁膜と、絶縁膜上に形成された配線とを有する半導体装置において、配線の下の少なくとも半導体層に空洞部が形成されており、空洞部内に、絶縁膜を支持する支持部を更に有するので、機械的強度に対する信頼性を確保しつつ高周波信号の減衰を抑制し、半導体装置の高周波特性を向上することができる。
図１は、本発明の第１実施形態による半導体装置の構造を示す概略図である。 図２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図８は、本発明の第２実施形態による半導体装置の構造を示す断面図である。 図９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１３は、本発明の第３実施形態による半導体装置の構造を示す断面図である。 図１４は、本発明の第４実施形態による半導体装置の構造を示す断面図である。 図１５は、本発明の第５実施形態による半導体装置の構造を示す概略図である。 図１６は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１７は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１８は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１９は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２０は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２１は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図２２は、本発明の第６実施形態による半導体装置の構造を示す断面図である。 図２３は、本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２４は、本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２５は、本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２６は、本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２７は、本発明の第７実施形態による半導体装置の構造を示す断面図である。 図２８は、本発明の第８実施形態による半導体装置の構造を示す断面図である。 図２９は、本発明の第８実施形態による半導体装置の製造方法を示す工程断面図である。 図３０は、本発明の第９実施形態による半導体装置の構造を示す平面図である。 図３１は、本発明の第９実施形態による半導体装置の構造を示す断面図である。 図３２は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１）である。 図３３は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その２）である。 図３４は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その３）である。 図３５は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その４）である。 図３６は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その５）である。 図３７は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その６）である。 図３８は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その７）である。 図３９は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その８）である。 図４０は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その９）である。 図４１は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１０）である。 図４２は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１１）である。 図４３は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１２）である。 図４４は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１３）である。 図４５は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１４）である。 図４６は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１５）である。 図４７は、本発明の第９実施形態による半導体装置の製造方法を示す工程図（その１６）である。
符号の説明
１０…素子領域
１２…配線領域
１４…ＳＩ−ＩｎＰ基板
１６…バッファ層
１８…チャネル層
２０…キャリア供給層
２２…キャップ層
２４…リセス
２６…ゲート電極
２８…ソース電極
３０…ドレイン電極
３２…ＩｎＰ−ＨＥＭＴ
３４…絶縁膜
３６…絶縁膜
３８…開口部
４０…開口部
４２…Ａｕ配線
４４…Ａｕ配線
４６…空洞部
４７…空洞部
４８…開口部
５０…ピラー状支持部
５２…信号線
５４…グランド線
５４ａ…接続部
５６…開口部
５８…開口部
６０…ＰＭＧＩ層
６２…開口部
６４…フォトレジスト膜
６６…開口部
６８…フォトレジスト膜
７０…開口部
７２…フォトレジスト膜
７４…ｎ−ＩｎＰ基板
７６…開口部
７８…開口部
８０…フォトレジスト膜
８２…サイドウォール
８４…保護膜
８６…ｎ−ＳｉＣ基板
８８…バッファ層
９０…保護膜
９２…壁状支持部
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略図、図２乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置は、ＩｎＰ−ＨＥＭＴとともにコプレーナ型の配線が形成されたＭＭＩＣである。
まず、本実施形態による半導体装置の構造について図１を用いて説明する。図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面及び素子領域の断面を示す断面図である。
本実施形態による半導体装置は、ＩｎＰ−ＨＥＭＴが形成された素子領域１０と、コプレーナ型の配線が形成された配線領域１２とを有している。
図１（ｂ）に示すように、半絶縁性ＩｎＰ基板（ＳＩ−ＩｎＰ基板）１４上には、ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６が形成されている。
ここで、まず、素子領域１０の構造について説明する。
素子領域１０においては、バッファ層１６上に、ｉ−ＩｎＧａＡｓ層よりなるチャネル層１８が形成されている。チャネル層１８上には、ｉ−ＩｎＡｌＡｓ層と、ｎ−ＩｎＡｌＡｓ層と、ｉ−ＩｎＡｌＡｓ層とが順次積層されてなるキャリア供給層２０が形成されている。キャリア供給層２０上には、ｎ−ＩｎＧａＡｓ層よりなるキャップ層２２が形成されている。
キャップ層２２にはリセス２４が形成され、リセス２４底面のキャリア供給層２０上にゲート電極２６が形成されている。ゲート電極２６の両側のキャップ層２２上には、ソース電極２８及びドレイン電極３０がそれぞれ形成されている。
こうして、素子領域１０に、ＩｎＰ−ＨＥＭＴ３２が形成されている。
ＩｎＰ−ＨＥＭＴ３２が形成されたバッファ層１６上には、ベンゾシクロブテン（benzocyclobutene、ＢＣＢ）よりなる絶縁膜３４が形成されている。絶縁膜３４上には、ＢＣＢよりなる絶縁膜３６が形成されている。
絶縁膜３６、３４には、ソース電極２８に達する開口部３８が形成されている。また、絶縁膜３６、３４には、ドレイン電極３０に達する開口部４０が形成されている。
絶縁膜３６上には、開口部３８を介してソース電極２８に接続されたＡｕ配線４２が形成されている。また、絶縁膜３６上には、開口部４０を介してドレイン電極３０に接続されたＡｕ配線４４が形成されている。
次に、配線領域１２の構造について説明する。
配線領域１２においては、バッファ層１６上に、素子領域１０と同様に絶縁膜３４が形成されている。
ＳＩ−ＩｎＰ基板１４と、バッファ層１６と、絶縁膜３４とには、ＳＩ−ＩｎＰ基板１４の上部から絶縁膜３４の下部にわたって空洞部４６が形成されている。
絶縁膜３４上には、素子領域１０と同様に絶縁膜３６が形成されている。空洞部４６の天井となっている絶縁膜３６は、その下側に、絶縁膜３４に形成された開口部４８を介して空洞部４６底面のＳＩ−ＩｎＰ基板１４に達するピラー状支持部５０を有している。空洞部４６内のピラー状支持部５０により、空洞部４６の天井となっている絶縁膜３４、３６が支持されている。
ピラー状支持部５０により支持された絶縁膜３６上には、信号線５２が形成されている。
信号線５２の両側の絶縁膜３６上には、信号線５２に沿って延在するグランド線５４が対称に形成されている。
こうして、配線領域１２において、信号線５２とグランド線５４とにより構成されるコプレーナ型の配線が形成されている。
このようなコプレーナ型の配線に対して、空洞部４６は、グランド線５４に挟まれた信号線５２の下に、信号線５２よりも広い幅で形成されている。
また、グランド線５４と信号線５２との間の絶縁膜３６、３４には、空洞部４６に達する開口部５６が形成されている。
図１（ａ）は、配線領域１２の平面図を示している。
図示するように、図の横方向に延在する信号線５２に対して、グランド線５４は、信号線５２に沿って延在するように、信号線５２の両側に対称に形成されている。
空洞部４６は、信号線５２の下に、信号線５２よりも広い幅で信号線５２に沿って延在するように形成されている。
信号線５２の下には、複数本のピラー状支持部５０が、信号線５２に沿って所定の間隔で一列に配列して形成されている。
信号線５２とグランド線５４との間には、空洞部４６に達する複数の開口部５６が所定の間隔で配列して形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、信号線５２の下に、ＳＩ−ＩｎＰ基板１４、バッファ層１６、及び絶縁膜３４、３６に形成された空洞部４６を有し、空洞部４６内のピラー状支持部５０によって空洞部４６の天井となっている絶縁膜３４、３６が支持されていることに主たる特徴がある。
本実施形態による半導体装置では、信号線５２の下に空洞部４６が形成されているため、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。さらに、空洞部４６内のピラー状支持部５０により空洞部４６の天井が支持され、空洞部４６の機械的強度が確保されているため、空洞部４６が潰れるのを防止することができる。したがって、機械的強度に対する信頼性を確保しつつ、高周波特性に優れた半導体装置を提供することができる。
次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。なお、図２（ａ）乃至図７（ｂ）は、配線領域１２の断面である図１（ａ）のＡ−Ａ′線断面に対応する工程断面図である。
まず、ＳＩ−ＩｎＰ基板１４上に、例えばＭＯＣＶＤ法により、例えば厚さ２μｍのｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６を堆積する。
次いで、バッファ層１６上に、例えばＭＯＣＶＤ法により、例えば厚さ２５ｎｍのｉ−ＩｎＧａＡｓ層よりなるチャネル層１８を堆積する。
次いで、チャネル層１８上に、例えばＭＯＣＶＤ法により、例えば厚さ３０ｎｍのｉ−ＩｎＡｌＡｓ層と、例えば厚さ７０ｎｍのｎ−ＩｎＡｌＡｓ層と、例えば厚さ８０ｎｍのｉ−ＩｎＡｌＡｓ層とを順次堆積する。こうして、チャネル層１８上に、ｉ−ＩｎＡｌＡｓ層と、ｎ−ＩｎＡｌＡｓ層と、ｉ−ＩｎＡｌＡｓ層とが順次積層されてなるキャリア供給層２０を形成する。
次いで、キャリア供給層２０上に、例えばＭＯＣＶＤ法により、例えば厚さ５０ｎｍのｎ−ＩｎＧａＡｓ層よりなるキャップ層２２を形成する。
次いで、フォトリソグラフィ及びウェットエッチングにより、素子領域１０におけるＩｎＰ−ＨＥＭＴ３２の形成予定領域にチャネル層１８、キャリア供給層２０、及びキャップ層２２を残存させ、配線領域１２におけるチャネル層１８、キャリア供給層２０、及びキャップ層２２を除去する。エッチング液としては、例えばリン酸と過酸化水素水との混合液を用いることができる。
こうして、配線領域１２においてバッファ層１６が露出する（図２（ａ）を参照）。
なお、この後、リセス２４を形成する工程、各電極２６、２８、３０を形成する工程等のＩｎＰ−ＨＥＭＴ３２を形成するための工程が適宜行われるが、以下ではこれらの工程についての説明を省略し、配線領域１２に関して行われる工程について説明する。
配線領域１２におけるバッファ層１６を露出させた後、フォトリソグラフィ及びウェットエッチングにより、空洞部４６の形成予定領域におけるバッファ層１６及びＳＩ−ＩｎＰ基板１４をエッチングする。これにより、空洞部４６の形成予定領域におけるバッファ層１６及びＳＩ−ＩｎＰ基板１４の上部に開口部５８を形成する（図２（ｂ）を参照）。ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６のエッチングには、エッチング液として、例えばリン酸と過酸化水素水との混合液を用いることができる。また、ＳＩ−ＩｎＰ基板１４のエッチングには、エッチング液として、例えば塩酸とリン酸との混合液を用いることができる。
次いで、全面に、例えばスピンコート法によりポリメチルグルタルイミド（polymethylglutarimide、ＰＭＧＩ）を塗布する。続いて、例えば１００℃の熱処理により塗布したＰＭＧＩを硬化させる。こうして、開口部５８内及びバッファ層１６上に、ＰＭＧＩ層６０を形成する（図３（ａ）を参照）。
次いで、例えばドライエッチングにより、バッファ層１６上のＰＭＧＩ層６０及び開口部５８内のＰＭＧＩ層６０の上部を除去する。これにより、開口部５８内のみにＰＭＧＩ層６０を残存させる（図３（ｂ）を参照）。こうして開口部５８内に埋め込まれたＰＭＧＩ層６０の表面は、バッファ層１６の表面よりも突出している。
次いで、バッファ層１６上及びＰＭＧＩ層６０上に、例えばスピンコート法によりＢＣＢを塗布する。続いて、例えばオーブンで２５０℃以上に加熱することによりＢＣＢを硬化させる。こうして、バッファ層１６上及びＰＭＧＩ層６０上に、ＢＣＢよりなる絶縁膜３４を形成する（図４（ａ）を参照）。
次いで、絶縁膜３４上に、フォトリソグラフィにより、ピラー状支持部５０の形成予定領域を露出する開口部６２を有するフォトレジスト膜６４を形成する（図４（ｂ）を参照）。
次いで、フォトレジスト膜６４をマスクとして、例えばドライエッチングにより、開口部６２に露出する絶縁膜３４及びＰＭＧＩ層６０をエッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。こうして、絶縁膜３４及びＰＭＧＩ層６０に、ＳＩ−ＩｎＰ基板１４に達する開口部４８を形成する（図５（ａ）を参照）。開口部４８は、ピラー状支持部５０の型となるものである。
開口部４８を形成した後、マスクとして用いたフォトレジスト膜６４を除去する。
次いで、全面に、例えばスピンコート法によりＢＣＢを塗布する。開口部４８内には、ＢＣＢが埋め込まれる。続いて、例えばオーブンで加熱することにより塗布したＢＣＢを硬化させる。こうして、絶縁膜３４上に、開口部４８内に埋め込まれたピラー状支持部５０を有するＢＣＢよりなる絶縁膜３６を形成する（図５（ｂ）を参照）。
次いで、例えばめっき法により、ＰＭＧＩ層６０が形成された領域の絶縁膜３６上にＡｕよりなる信号線５２を形成するとともに、信号線５２の両側の絶縁膜３６上にＡｕよりなるグランド線５４を形成する（図６（ａ）を参照）。
次いで、信号線５２及びグランド線５４が形成された絶縁膜３６上に、フォトリソグラフィにより、ＰＭＧＩ層６０に達する開口部５６の形成予定領域を露出する開口部６６を有するフォトレジスト膜６８を形成する（図６（ｂ）を参照）。
次いで、フォトレジスト膜６８をマスクとして、例えばドライエッチングにより、開口部６６に露出する絶縁膜３６、３４をエッチングする。こうして、絶縁膜３６、３４に、ＰＭＧＩ層６０に達する開口部５６を形成する（図７（ａ）を参照）。
開口部５６を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
次いで、Ｎ−メチル−２−ピロリドン（N-methyl-2-pyrrolidone、ＮＭＰ）に基板を浸漬し、開口部５６から浸入するＮＭＰによりＰＭＧＩ層６０を溶解させて除去する。こうして、信号線５２下のＳＩ−ＩｎＰ基板１４、バッファ層１６及び絶縁膜３４に、空洞部４６が形成される（図７（ｂ）を参照）。空洞部４６の天井となる絶縁膜３４、３６は、ピラー状支持部５０により支持される。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、信号線５２の下に、天井となる絶縁膜３４、３６がピラー状支持部５０により支持された空洞部４６を形成するので、空洞部４６の天井が潰れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図８乃至図１２を用いて説明する。図８は本実施形態による半導体装置の構造を示す断面図、図９乃至図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
まず、本実施形態による半導体装置の構造について図８を用いて説明する。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、バッファ層１６上に、絶縁膜３４が形成されておらず１層の絶縁膜３６が形成されている点で、２層の絶縁膜３４、３６が形成された第１実施形態による半導体装置とは異なっている。
図示するように、ＳＩ−ＩｎＰ基板１４上には、ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６が形成されている。
バッファ層１６上には、ＢＣＢよりなる絶縁膜３６が形成されている。
ＳＩ−ＩｎＰ基板１４と、バッファ層１６と、絶縁膜３６とには、ＳＩ−ＩｎＰ基板１４の上部から絶縁膜３６の下部にわたって空洞部４６が形成されている。
空洞部４６の天井となっている絶縁膜３６は、その下側に、空洞部４６底面のＳＩ−ＩｎＰ基板１４に達するピラー状支持部５０を有している。空洞部４６内のピラー状支持部５０により、空洞部４６の天井となっている絶縁膜３６が支持されている。
ピラー状支持部５０により支持された絶縁膜３６上には、信号線５２が形成されている。
信号線５２の両側の絶縁膜３６上には、信号線５２に沿って延在するグランド線５４が対称に形成されている。
こうして、配線領域１２において、信号線５２とグランド線５４とにより構成されるコプレーナ型の配線が形成されている。
このようなコプレーナ型の配線に対して、空洞部４６は、グランド線５４に挟まれた信号線５２の下に、信号線５２よりも広い幅で形成されている。
また、グランド線５４と信号線５２との間の絶縁膜３６には、空洞部４６に達する開口部５６が形成されている。
本実施形態による半導体装置は、信号線５２の下に、ＳＩ−ＩｎＰ基板１４、バッファ層１６、及び絶縁膜３６に形成された空洞部４６を有し、空洞部４６内のピラー状支持部５０によって空洞部４６の天井となっている絶縁膜３６が支持されていることに主たる特徴がある。
本実施形態による半導体装置では、第１実施形態による半導体装置と同様に、信号線５２の下に空洞部４６が形成されているため、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。さらに、空洞部４６内のピラー状支持部５０により空洞部４６の天井が支持され、空洞部４６の機械的強度が確保されているため、空洞部４６が潰れるのを防止することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図９乃至図１２を用いて説明する。
まず、図２（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、バッファ層１６及びＳＩ−ＩｎＰ基板１４に開口部５８を形成した後、開口部５８内及びバッファ層１６上に、ＰＭＧＩ層６０を形成する（図９（ａ）を参照）。
次いで、フォトリソグラフィにより、開口部５８内のＰＭＧＩ層６０上に、ピラー状支持部５０の形成予定領域を露出する開口部７０を有するフォトレジスト膜７２を形成する（図９（ｂ）を参照）。
次いで、フォトレジスト膜７２をマスクとして、例えばドライエッチングにより、開口部７０に露出するＰＭＧＩ層６０をエッチングするとともに、バッファ層１６上のＰＭＧＩ層６０をエッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。こうして、ＰＭＧＩ層６０にＳＩ−ＩｎＰ基板１４に達する開口部４８を形成するとともに、バッファ層１６上のＰＭＧＩ層６０を除去する（図１０（ａ）を参照）。開口部４８は、ピラー状支持部５０の型となるものである。
開口部４８を形成した後、マスクとして用いたフォトレジスト膜７２を除去する。
次いで、全面に、例えばスピンコート法によりＢＣＢを塗布する。開口部４８内には、ＢＣＢが埋め込まれる。続いて、例えばオーブンで加熱することにより塗布したＢＣＢを硬化させる。こうして、バッファ層１６上及びＰＭＧＩ層６０上に、開口部４８内に埋め込まれたピラー状支持部５０を有するＢＣＢよりなる絶縁膜３６を形成する（図１０（ｂ）を参照）。
次いで、例えばめっき法により、ＰＭＧＩ層６０が形成された領域の絶縁膜３６上にＡｕよりなる信号線５２を形成するとともに、信号線５２の両側の絶縁膜３６上にＡｕよりなるグランド線５４を形成する（図１１（ａ）を参照）。
次いで、信号線５２及びグランド線５４が形成された絶縁膜３６上に、フォトリソグラフィにより、ＰＭＧＩ層６０に達する開口部５６の形成予定領域を露出する開口部６６を有するフォトレジスト膜６８を形成する（図１１（ｂ）を参照）。
次いで、フォトレジスト膜６８をマスクとして、例えばドライエッチングにより、開口部６６に露出する絶縁膜３６をエッチングする。こうして、絶縁膜３６に、ＰＭＧＩ層６０に達する開口部５６を形成する（図１２（ａ）を参照）。
開口部５６を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
次いで、ＮＭＰに基板を浸漬し、開口部５６から浸入するＮＭＰによりＰＭＧＩ層６０を溶解させて除去する。こうして、信号線５２の下のＳＩ−ＩｎＰ基板１４、バッファ層１６及び絶縁膜３６に、空洞部４６が形成される（図１２（ｂ）を参照）。空洞部４６の天井となる絶縁膜３６は、ピラー状支持部５０により支持される。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、信号線５２の下に、天井となる絶縁膜３６がピラー状支持部５０により支持された空洞部４６を形成するので、空洞部４６の天井が潰れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置について図１３を用いて説明する。図１３は本実施形態による半導体装置の構造を示す断面図である。なお、第２実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、信号線５２の下に、複数本のピラー状支持部５０が、信号線５２に沿って所定の間隔で複数列に配列して形成されている点で第２実施形態による半導体装置とは異なっている。
図１３に示すように、信号線５２の下には、複数本のピラー状支持部５０が、信号線５２に沿って所定の間隔で例えば２列に配列して形成されている。
このように、信号線５２の下に、複数本のピラー状支持部５０を、信号線５２に沿って２列以上の複数列に配列して形成してもよい。
なお、上記では、第２実施形態による半導体装置において、複数本のピラー状支持部５０を複数列に配列して形成する場合について説明したが、第１実施形態による半導体装置においても、本実施形態による半導体装置と同様にピラー状支持部５０を形成することができる。
［第４実施形態］
本発明の第４実施形態による半導体装置について図１４を用いて説明する。図１４は本実施形態による半導体装置の構造を示す断面図である。なお、第２実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、空洞部４６がバッファ層１６及び絶縁膜３６に形成されており、ＳＩ−ＩｎＰ基板１４の上部にまでは形成されていない点で第２実施形態による半導体装置とは異なっている。
図１４に示すように、バッファ層１６及び絶縁膜３６に、空洞部３６が形成されている。ここで、空洞部４６は、バッファ層１６の底面から絶縁膜３６の下部にわたって形成されているが、ＳＩ−ＩｎＰ基板１４の上部には形成されていない。
このように、空洞部４６を、ＳＩ−ＩｎＰ基板１４の上部には形成せずに、バッファ層１６及び絶縁膜３６に形成してもよい。
本実施形態による半導体装置の製造方法においては、空洞部４６を形成するための開口部５８を形成する際に選択エッチングを行う。すなわち、開口部５８を形成する際に、ＳＩ−ＩｎＰ基板１４に対して、エッチング特性の異なるｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６を選択的にエッチングする。これにより、空洞部４６を形成するための開口部５８を、ＳＩ−ＩｎＰ基板１４には形成せずにバッファ層１６にのみ形成する。このような開口部５８を形成した後の工程は、第２実施形態による半導体装置の製造方法と同様である。
なお、上記では、第２実施形態による半導体装置において、空洞部４６を、ＳＩ−ＩｎＰ基板１４の上部には形成せずに、バッファ層１６及び絶縁膜３６に形成する場合について説明したが、第１及び第３実施形態による半導体装置においても、本実施形態による半導体装置と同様に空洞部４６を形成することができる。
［第５実施形態］
本発明の第５実施形態による半導体装置について図１５乃至図２１を用いて説明する。図１５は本実施形態による半導体装置の構造を示す概略図、図１６乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第２実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
まず、本実施形態による半導体装置の構造について図１５を用いて説明する。図１５（ａ）は本実施形態による半導体装置の構造を示す平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線断面図である。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ＳＩ−ＩｎＰ基板１４に代えて導電性のｎ−ＩｎＰ基板７４が用いられ、コプレーナ配線を構成するグランド線５４がｎ−ＩｎＰ基板７４に接続されている点で第２実施形態による半導体装置とは異なっている。
図１５（ｂ）に示すように、導電性のｎ−ＩｎＰ基板７４上に、ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６が形成されている。
バッファ層１６上には、ＢＣＢよりなる絶縁膜３６が形成されている。
ｎ−ＩｎＰ基板７４と、バッファ層１６と、絶縁膜３６とには、ｎ−ＩｎＰ基板７４の上部から絶縁膜３６の下部にわたって空洞部４６が形成されている。
空洞部４６の天井となっている絶縁膜３６は、その下側に、空洞部４６底面のｎ−ＩｎＰ基板７４に達するピラー状支持部５０を有している。空洞部４６内のピラー状支持部５０により、空洞部４６の天井となっている絶縁膜３６が支持されている。
ピラー状支持部５０により支持された絶縁膜３６上には、信号線５２が形成されている。
信号線５２の両側のバッファ層１６及び絶縁膜３６には、ｎ−ＩｎＰ基板７４に達する開口部７６が形成されている。開口部７６は、図１５（ａ）に示すように、信号線５２に沿って延在する溝状に形成されている。
信号線５２の両側における開口部７６が形成された絶縁膜３６上には、信号線５２に沿って延在するグランド線５４が対称に形成されている。グランド線５４は、開口部７６内に埋め込まれ、ｎ−ＩｎＰ基板７４に接続された接続部５４ａを有している。接続部５４ａは、信号線５２に沿って延在している。グランド線５４は、接続部５４ａによりｎ−ＩｎＰ基板７４に電気的に接続されている。
こうして、配線領域１２において、信号線５２とグランド線５４とにより構成されるコプレーナ型の配線が形成されている。
このようなコプレーナ型の配線に対して、空洞部４６は、グランド線５４に挟まれた信号線５２の下に、信号線５２よりも広い幅で形成されている。
また、グランド線５４と信号線５２との間の絶縁膜３６には、空洞部４６に達する開口部５６が形成されている。
本実施形態による半導体装置は、信号線５２の下に、ｎ−ＩｎＰ基板７４、バッファ層１６、及び絶縁膜３６に形成された空洞部４６を有し、空洞部４６内のピラー状支持部５０によって空洞部４６の天井となっている絶縁膜３６が支持されていることに主たる特徴がある。
本実施形態による半導体装置では、信号線５２の下に空洞部４６が形成されているため、伝送される高周波信号に発生する誘電体損失を低減することができる。また、信号線５２の下のｎ−ＩｎＰ基板７４の上部にまで空洞部４６が形成されているため、導電性のｎ−ＩｎＰ基板７４による高周波信号の損失をも低減することができる。これにより、高周波信号の減衰を抑制することができる。さらに、空洞部４６内のピラー状支持部５０により空洞部４６の天井が支持され、空洞部４６の機械的強度が確保されているため、空洞部４６が潰れるのを防止することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図１６乃至図２１を用いて説明する。図１６（ａ）乃至図２１（ｂ）は、配線領域１２の断面である図１５（ａ）のＡ−Ａ′線断面に対応する工程断面図である。
まず、ｎ−ＩｎＰ基板７４上に、例えばＭＯＣＶＤ法により、例えば厚さ２μｍのｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６を堆積する
次いで、所定の素子形成工程を行った後、配線領域１２におけるバッファ層１６を露出させる（図１６（ａ）を参照）。
次いで、フォトリソグラフィ及びウェットエッチングにより、空洞部４６の形成予定領域におけるバッファ層１６及びｎ−ＩｎＰ基板７４をエッチングする。これにより、空洞部４６の形成予定領域におけるバッファ層１６及びｎ−ＩｎＰ基板７４の上部に開口部５８を形成する（図１６（ｂ）を参照）。
次いで、全面に、例えばスピンコート法によりＰＭＧＩを塗布する。続いて、例えば１００℃の熱処理により塗布したＰＭＧＩを硬化させる。こうして、開口部５８内及びバッファ層１６上に、ＰＭＧＩ層６０を形成する（図１７（ａ）を参照）。
次いで、フォトリソグラフィにより、開口部５８内のＰＭＧＩ層６０上に、ピラー状支持部５０の形成予定領域を露出する開口部７０を有するフォトレジスト膜７２を形成する（図１７（ｂ）を参照）。
次いで、フォトレジスト膜７２をマスクとして、例えばドライエッチングにより、開口部７０に露出するＰＭＧＩ層６０をエッチングするとともに、バッファ層１６上のＰＭＧＩ層６０をエッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。こうして、ＰＭＧＩ層６０にｎ−ＩｎＰ基板７４に達する開口部４８を形成するとともに、バッファ層１６上のＰＭＧＩ層６０を除去する（図１８（ａ）を参照）。
開口部４８を形成した後、マスクとして用いたフォトレジスト膜７２を除去する。
次いで、全面に、例えばスピンコート法によりＢＣＢを塗布する。開口部４８内には、ＢＣＢが埋め込まれる。続いて、例えばオーブンで加熱することにより塗布したＢＣＢを硬化させる。こうして、バッファ層１６上及びＰＭＧＩ層６０上に、開口部４８内に埋め込まれたピラー状支持部５０を有するＢＣＢよりなる絶縁膜３６を形成する（図１８（ｂ）を参照）。
次いで、フォトリソグラフィにより、絶縁膜３６上に、グランド線５４の接続部５４ａの形成予定領域を露出する開口部７８を有するフォトレジスト膜８０を形成する（図１９（ａ）を参照）。
次いで、フォトレジスト膜８０をマスクとして、例えばドライエッチングにより、開口部７８に露出する絶縁膜３６及びバッファ層１６をエッチングする。こうして、絶縁膜３６及びバッファ層１６に、ｎ−ＩｎＰ基板７４に達する開口部７６を形成する（図１９（ｂ）を参照）。
開口部７６を形成した後、マスクとして用いたフォトレジスト膜８０を除去する。
次いで、例えばめっき法により、ＰＭＧＩ層６０が形成された領域の絶縁膜３６上にＡｕよりなる信号線５２を形成するとともに、信号線５２の両側における開口部７６が形成された絶縁膜３６上にＡｕよりなるグランド線５４を形成する。ここで、グランド線５４は、開口部７６内に埋め込まれ、ｎ−ＩｎＰ基板７４に接続された接続部５４ａを有するように形成される（図２０（ａ）を参照）。
次いで、信号線５２及びグランド線５４が形成された絶縁膜３６上に、フォトリソグラフィにより、ＰＭＧＩ層６０に達する開口部５６の形成予定領域を露出する開口部６６を有するフォトレジスト膜６８を形成する（図２０（ｂ）を参照）。
次いで、フォトレジスト膜６８をマスクとして、例えばドライエッチングにより、開口部６６に露出する絶縁膜３６をエッチングする。こうして、絶縁膜３６に、ＰＭＧＩ層６０に達する開口部５６を形成する（図２１（ａ）を参照）。
開口部５６を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
次いで、ＮＭＰに基板を浸漬し、開口部５６から浸入するＮＭＰによりＰＭＧＩ層６０を溶解させて除去する。こうして、信号線５２の下のｎ−ＩｎＰ基板７４、バッファ層１６及び絶縁膜３６に、空洞部４６が形成される（図２１（ｂ）を参照）。空洞部４６の天井となる絶縁膜３６は、ピラー状支持部５０により支持される。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、信号線５２の下に、天井となる絶縁膜３６がピラー状支持部５０により支持された空洞部４６を形成するので、空洞部４６の天井が潰れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失、導電性のｎ−ＩｎＰ基板７４による損失を低減し、高周波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
なお、上記では、第２実施形態による半導体装置において、ＳＩ−ＩｎＰ基板１４に代えて導電性のｎ−ＩｎＰ基板７４を用いる場合について説明したが、第１、第３及び第４実施形態による半導体装置においても、本実施形態による半導体装置と同様に、導電性のｎ−ＩｎＰ基板７４を用い、グランド線５４をｎ−ＩｎＰ基板７４に接続することができる。
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図２２乃至図２６を用いて説明する。図２２は本実施形態による半導体装置の構造を示す断面図、図２３乃至図２６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第５実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
まず、本実施形態による半導体装置の構造について図２２を用いて説明する。
本実施形態による半導体装置の基本的構成は、第５実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、空洞部４６が、信号線５２の下だけでなく、接続部５４ａに対して信号線５２側のグランド線５４の部分の下まで形成されている点等で、第５実施形態による半導体装置とは異なっている。
図示するように、本実施形態による半導体装置では、グランド線５４の接続部５４ａは、シリコン窒化膜８２が内壁に形成された開口部７６に埋め込まれている。換言すれば、接続部５４ａの側壁には、シリコン窒化膜よりなるサイドウォール８２が形成されている。
空洞部４６は、グランド線５４の接続部５４ａに対して信号線５２側のｎ−ＩｎＰ基板７４と絶縁膜３６との間まで形成されている。空洞部４６には、接続部５４ａの信号線５２側の側壁に形成されたサイドウォール８２が部分的に露出している。
こうして、本実施形態による半導体装置においては、空洞部４６が、信号線５２の下だけでなく、接続部５４ａに対して信号線５２側のグランド線５４の部分の下まで形成されている。
また、本実施形態による半導体装置においては、信号線５２及びグランド線５４が形成された絶縁膜３６上に、信号線５２及びグランド線５４を覆うように、シリコン窒化膜よりなる保護膜８４が形成されている。
本実施形態による半導体装置は、空洞部４６が、信号線５２の下だけでなく、接続部５４ａに対して信号線５２側のグランド線５４の部分の下まで形成されていることに主たる特徴がある。
グランド線５４の信号線５２側の部分の下まで空洞部４６が形成されているため、伝送される高周波信号に発生する誘電体損失を更に低減し、高周波信号の減衰を更に抑制することができる。
次に、本実施形態による半導体装置の製造方法について図２３乃至図２６を用いて説明する。
まず、図１６（ａ）乃至図１９（ｂ）に示す第５実施形態による半導体装置の製造方法と同様にして、開口部７６までを形成する。
開口部７６を形成した後、マスクとして用いたフォトレジスト膜８０を除去する。
次いで、全面に、例えばプラズマＣＶＤ法により、シリコン窒化膜８２を堆積する（図２３（ａ）を参照）。
次いで、ドライエッチングによりシリコン窒化膜８２を異方性エッチングし、開口部７６の底面のシリコン窒化膜８２及び絶縁膜３６上のシリコン窒化膜８２を除去する。こうして、開口部７６の内壁に、シリコン窒化膜よりなるサイドウォール８２を形成する（図２３（ｂ）を参照）。
次いで、例えばめっき法により、ＰＭＧＩ層６０が形成された領域の絶縁膜３６上にＡｕよりなる信号線５２を形成するとともに、信号線５２の両側における開口部７６が形成された絶縁膜３６上にＡｕよりなるグランド線５４を形成する。ここで、グランド線５４は、サイドウォール８２が形成された開口部７６内に埋め込まれ、ｎ−ＩｎＰ基板７４に接続された接続部５４ａを有するように形成される（図２４（ａ）を参照）。
次いで、信号線５２及びグランド線５４が形成された絶縁膜３６上に、例えばプラズマＣＶＤ法により、シリコン窒化膜よりなる保護膜８４を堆積する（図２４（ｂ）を参照）。
次いで、保護膜８４上に、フォトリソグラフィにより、ＰＭＧＩ層６０に達する開口部５６の形成予定領域を露出する開口部６６を有するフォトレジスト膜６８を形成する（図２５（ａ）を参照）。
次いで、フォトレジスト膜６８をマスクとして、例えばドライエッチングにより、開口部６６に露出する保護膜８４及び絶縁膜３６をエッチングする。こうして、保護膜８４及び絶縁膜３６に、ＰＭＧＩ層６０に達する開口部５６を形成する（図２５（ｂ）を参照）。
開口部５６を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
次いで、ＮＭＰに基板を浸漬し、開口部５６から浸入するＮＭＰによりＰＭＧＩ層６０を溶解させて除去する。こうして、信号線５２の下のｎ−ＩｎＰ基板７４、バッファ層１６及び絶縁膜３６に、空洞部４６が形成される（図２６（ａ）を参照）。空洞部４６の天井となる絶縁膜３６は、ピラー状支持部５０により支持される。
次いで、例えばウェットエッチングにより、空洞部４６の内壁に露出するバッファ層１６を選択的にエッチングする。エッチング液としては、リン酸と過酸化水素水との混合液を用いることができる。このバッファ層１６の選択的なエッチングは、接続部５４ａの信号線５２側の側壁に形成されたサイドウォール８２で停止する。
こうして、グランド線５４の接続部５４ａに対して信号線５２側のｎ−ＩｎＰ基板７４と絶縁膜３６との間のバッファ層１６を除去することにより、空洞部４６を、信号線５２の下だけでなく、接続部５４ａに対して信号線５２側のグランド線５４の部分の下まで形成する（図２６（ｂ）を参照）。
こうして、本実施形態による半導体装置が形成される。
このように、本実施形態によれば、空洞部４６を、信号線５２の下だけでなく、接続部５４ａに対して信号線５２側のグランド線５４の部分の下まで形成するので、伝送される高周波信号に発生する誘電体損失を更に低減し、高周波信号の減衰を更に抑制することができる。
［第７実施形態］
本発明の第７実施形態による半導体装置について図２７を用いて説明する。図２７は本実施形態による半導体装置の構造を示す断面図である。なお、第５実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第５実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、第５実施形態による半導体装置とは導電性基板及びバッファ層の材料系が異なっている。
図２７に示すように、第５実施形態によるｎ−ＩｎＰ基板７４に代えて、導電性のｎ−ＳｉＣ基板８６が用いられている。
また、第５実施形態によるｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６に代えて、ｉ−ＡｌＮ層又はｉ−ＡｌＧａＮ層よりなるバッファ層８８が用いられている。
このように、導電性基板としてｎ−ＳｉＣ基板８６を用い、導電性基板上に形成されるバッファ層として、ｉ−ＡｌＮ層又はｉ−ＡｌＧａＮ層よりなるバッファ層８８を用いてもよい。
なお、上記では、第５実施形態による半導体装置において導電性基板及びバッファ層の材料系を変更する場合について説明したが、第６実施形態による半導体装置においても、本実施形態による半導体装置と同様に導電性基板及びバッファ層の材料系を変更することができる。
［第８実施形態］
本発明の第８実施形態による半導体装置及びその製造方法について図２８及び図２９を用いて説明する。図２８は本実施形態による半導体装置の構造を示す断面図、図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第２実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
まず、本実施形態による半導体装置の構造について図２８を用いて説明する。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置と同様である。本実施形態による半導体装置は、空洞部４６に露出したＳＩ−ＩｎＰ基板１４の表面、バッファ層１６の表面及び絶縁膜３６の表面等に保護膜９０形成されている点で、第２実施形態による半導体装置とは異なっている。
図示するように、空洞部４６に露出したＳＩ−ＩｎＰ基板１４の表面、バッファ層１６の表面、及び絶縁膜３６の表面、並びにピラー状支持部５０の表面には、シリコン窒化膜よりなる保護膜９０が形成されている。
保護膜９０は、更に、開口部５６の内壁面、及びコプレーナ配線（信号線５２、グランド線５４）が形成された絶縁膜３６上に形成されている。信号線５２及びグランド線５４は、保護膜９０により覆われている。
このような保護膜９０を形成することにより、半導体装置の信頼性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図２９を用いて説明する。
まず、図９（ａ）乃至図１２（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして空洞部４６までを形成する（図２９（ａ）を参照）。
次いで、例えばプラズマＣＶＤ法により、空洞部４６に露出したＳＩ−ＩｎＰ基板１４、バッファ層１６、及び絶縁膜３６の表面、ピラー状支持部５０の表面、開口部５６の内壁面、並びにコプレーナ配線（信号線５２、グランド線５４）が形成された絶縁膜３６上に、シリコン窒化膜よりなる保護膜９０を堆積する（図２９（ｂ）を参照）。
こうして、本実施形態による半導体装置が製造される。
なお、上記では、第２実施形態による半導体装置において空洞部４６に露出したＳＩ−ＩｎＰ基板１４等に保護膜９０を形成する場合について説明したが、第１及び第３乃至第７実施形態による半導体装置においても、本実施形態による半導体装置と同様に保護膜９０を形成することができる。
なお、上記では、保護膜９０としてシリコン窒化膜を形成する場合について説明したが、保護膜９０としては、シリコン窒化膜のほか、種々の絶縁膜を形成することができる。
［第９実施形態］
本発明の第９実施形態による半導体装置及びその製造方法について図３０乃至図４７を用いて説明する。図３０は本実施形態による半導体装置の構造を示す平面図、図３１は本実施形態による半導体装置の構造を示す断面図、図３２乃至４７は本実施形態による半導体装置の製造方法を示す工程図である。なお、第２実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
まず、本実施形態による半導体装置の構造について図３０及び図３１を用いて説明する。図３１（ａ）は図３０のＢ−Ｂ′線断面図、図３１（ｂ）は図３０のＣ−Ｃ′線断面図である。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、空洞部４６の天井が、ピラー状支持部５０ではなく、壁状支持部９２によって支持されている点で、第２実施形態による半導体装置と異なっている。
図３０に示すように、グランド線５４に挟まれた信号線５２の下には、複数の空洞部４６が、信号線５２に沿って配列して形成されている。
図３１（ａ）及び図３１（ｂ）に示すように、ＳＩ−ＩｎＰ基板１４上には、ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６が形成されている。
バッファ層１６上には、ＢＣＢよりなる絶縁膜３６が形成されている。
空洞部４６は、図３１（ａ）に示すように、ＳＩ−ＩｎＰ基板１４と、バッファ層１６と、絶縁膜３６とに、ＳＩ−ＩｎＰ基板１４の上部から絶縁膜３６の下部にわたって設けられている。
隣接する空洞部４６の間は、図３１（ｂ）に示すように、ＳＩ−ＩｎＰ基板１４の上部、バッファ層１６、及び絶縁膜３６が壁状に形成された壁状支持部９２となっている。換言すれば、図３０に示すように、信号線５２の下に信号線５２に沿って形成された空洞部４７が、この空洞部４７内の壁状支持部９２により複数の空洞部４６に分割されている。壁状支持部９２により、空洞部４７、すなわち複数の空洞部４６の天井となっている絶縁膜３６が支持されている。
図３１（ａ）及び図３１（ｂ）に示すように、壁状支持部９２により支持された絶縁膜３６上には、信号線５２が形成されている。
信号線５２の両側の絶縁膜３６上には、信号線５２に沿って延在するグランド線５４が対称に形成されている。
こうして、配線領域１２において、信号線５２とグランド線５４とにより構成されるコプレーナ型の配線が形成されている。
このようなコプレーナ型の配線に対して、空洞部４６は、図３０及び図３１（ａ）に示すように、グランド線５４に挟まれた信号線５２の下に、信号線５２よりも広い幅で形成されている。
また、グランド線５４と信号線５２との間の絶縁膜３６には、空洞部４６に達する開口部５６が形成されている。
本実施形態による半導体装置は、信号線５２の下に、ＳＩ−ＩｎＰ基板１４、バッファ層１６、及び絶縁膜３６に形成された複数の空洞部４６を有し、隣接する空洞部４６の間の壁状支持部９２によって空洞部４６の天井となっている絶縁膜３６が支持されていることに主たる特徴がある。
本実施形態による半導体装置では、信号線５２の下に複数の空洞部４６が形成されているため、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。さらに、壁状支持部９２により空洞部４６の天井が支持され、空洞部４６の機械的強度が確保されているため、空洞部４６が潰れるのを防止することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図３２乃至図４７を用いて説明する。図３２、図３４、図３６、図３８、図４０、図４２、図４４、及び図４６は平面図である。図３３（ａ）、図３５（ａ）、図３７（ａ）、図３９（ａ）、図４１（ａ）、図４３（ａ）、図４５（ａ）、及び図４７（ａ）はそれぞれ図３２、図３４、図３６、図３８、図４０、図４２、図４４、及び図４６におけるＢ−Ｂ′線断面図である。図３３（ｂ）、図３５（ｂ）、図３７（ｂ）、図３９（ｂ）、図４１（ｂ）、図４３（ｂ）、図４５（ｂ）、及び図４７（ｂ）はそれぞれ図３２、図３４、図３６、図３８、図４０、図４２、図４４、及び図４６におけるＣ−Ｃ′線断面図である。
まず、ＳＩ−ＩｎＰ基板１４上に、例えばＭＯＣＶＤ法により、例えば厚さ２μｍのｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６を堆積する。
次いで、所定の素子形成工程を行った後、配線領域１２におけるバッファ層１６を露出させる。
次いで、フォトリソグラフィ及びウェットエッチングにより、複数の空洞部４６の形成予定領域におけるバッファ層１６及びＳＩ−ＩｎＰ基板１４をエッチングする。これにより、複数の空洞部４６の形成予定領域のそれぞれにおいて、バッファ層１６及びＳＩ−ＩｎＰ基板１４の上部に開口部５８を形成する（図３２、図３３（ａ）及び図３３（ｂ）を参照）。ｉ−ＩｎＡｌＡｓ層よりなるバッファ層１６のエッチングには、エッチング液として、例えばリン酸と過酸化水素水との混合液を用いることができる。また、ＳＩ−ＩｎＰ基板１４のエッチングには、エッチング液として、例えば塩酸とリン酸との混合液を用いることができる。
次いで、全面に、例えばスピンコート法によりＰＭＧＩを塗布する。続いて、例えば１００℃の熱処理により塗布したＰＭＧＩを硬化させる。こうして、複数の開口部５８内及びバッファ層１６上に、ＰＭＧＩ層６０を形成する（図３４、図３５（ａ）及び図３５（ｂ）を参照）。
次いで、フォトリソグラフィにより、複数の空洞部４６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜７２を形成する。
次いで、フォトレジスト膜７２をマスクとして、例えばドライエッチングにより、バッファ層１６上のＰＭＧＩ層６０をエッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。こうして、バッファ層１６上のＰＭＧＩ層６０を除去する（図３６、図３７（ａ）及び図３７（ｂ）を参照）。
バッファ層１６上のＰＭＧＩ層６０を除去した後、マスクとして用いたフォトレジスト膜７２を除去する。
次いで、全面に、例えばスピンコート法によりＢＣＢを塗布する。続いて、例えばオーブンで加熱することにより塗布したＢＣＢを硬化させる。こうして、バッファ層１６上及びＰＭＧＩ層６０上に、ＢＣＢよりなる絶縁膜３６を形成する（図３８、図３９（ａ）及び図３９（ｂ）を参照）。
次いで、例えばめっき法により、ＰＭＧＩ層６０が形成された領域の絶縁膜３６上にＡｕよりなる信号線５２を形成するとともに、信号線５２の両側の絶縁膜３６上にＡｕよりなるグランド線５４を形成する（図４０、図４１（ａ）及び図４１（ｂ）を参照）。
次いで、信号線５２及びグランド線５４が形成された絶縁膜３６上に、フォトリソグラフィにより、ＰＭＧＩ層６０に達する開口部５６の形成予定領域を露出する開口部６６を有するフォトレジスト膜６８を形成する（図４２、図４３（ａ）及び図４３（ｂ）を参照）。
次いで、フォトレジスト膜６８をマスクとして、例えばドライエッチングにより、開口部６６に露出する絶縁膜３６をエッチングする。こうして、絶縁膜３６に、ＰＭＧＩ層６０に達する開口部５６を形成する（図４４、図４５（ａ）及び図４５（ｂ）を参照）。
開口部５６を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
次いで、ＮＭＰに基板を浸漬し、開口部５６から浸入するＮＭＰによりＰＭＧＩ層６０を溶解させて除去する。こうして、信号線５２の下のＳＩ−ＩｎＰ基板１４、バッファ層１６及び絶縁膜３６に、複数の空洞部４６が形成される。隣接する空洞部４６の間には、ＳＩ−ＩｎＰ基板１４、バッファ層１６、及び絶縁膜３６により壁状支持部９２が構成される（図４６、図４７（ａ）及び図４７（ｂ）を参照）。空洞部４６の天井となる絶縁膜３６は、壁状支持部９２により支持される。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、信号線５２の下に、天井となる絶縁膜３６が壁状支持部９２により支持された複数の空洞部４６を形成するので、空洞部４６の天井が潰れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
なお、上記では、第２実施形態による半導体装置において、ピラー状支持部５０に代えて壁状支持部９２を用いる場合について説明したが、第１及び第３乃至第８実施形態による半導体装置においても、ピラー状支持部５０に代えて壁状支持部９２を用いることができる。
また、上記では、空洞部４６の天井を支持する支持部として壁状支持部９２のみを形成する場合について説明したが、壁状支持部９２ととともにピラー状支持部５２を形成してもよい。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、基板上にコプレーナ型の配線を形成する場合について説明したが、基板に形成する配線の構造はこれに限定されるものではなく、種々の構造の配線を形成することができる。基板に形成する配線としては、コプレーナ型のほか、例えば、マイクロストリップ型の配線を形成することができる。
また、上記実施形態では、半絶縁性の半導体基板としてＳＩ−ＩｎＰ基板１４を用いる場合について説明したが、半絶縁性の半導体基板はこれに限定されるものではなく、種々の半絶縁性の半導体基板を用いることができる。
また、上記実施形態では、導電性の半導体基板としてｎ−ＩｎＰ基板７４、ｎ−ＳｉＣ基板８６を用いる場合について説明したが、導電性の半導体基板はこれらに限定されるものではなく、種々の導電性の半導体基板を用いることができる。
また、上記実施形態では、バッファ層１６としてｉ−ＩｎＡｌＡｓ層を用いる場合について説明したが、バッファ層１６はこれに限定されるものではない。バッファ層１６としては、ｉ−ＩｎＡｌＡｓ層のほか、基板材料、基板上に形成する素子等に応じて、種々の半導体層を用いることができる。
また、上記実施形態では、バッファ層１６上に形成する絶縁膜３４、３６としてＢＣＢ膜を用いる場合について説明したが、絶縁膜３４、３６はこれに限定されるものではない。絶縁膜３４、３６としては、ＢＣＢ膜のほか、例えば、シリコン窒化膜、ポリイミド膜を用いることができる。
また、上記実施形態では、空洞部４６を形成するためにＰＭＧＩ層６０を形成する場合について説明したが、ＰＭＧＩ層６０に代えて、硬化後に溶剤等により溶解可能な樹脂層等を適宜形成することができる。
また、上記実施形態では、ピラー状支持部５０が所定の間隔で一列又は複数列に配列して形成されている場合について説明したが、ピラー状支持部５０は、ランダムに配置されていてもよい。
また、上記実施形態では、基板上にＩｎＰ−ＨＥＭＴを形成する場合について説明したが、基板上に形成する素子はこれに限定されるものではなく、種々の素子を形成することができる。
本発明による半導体装置及びその製造方法は、機械的強度に対する信頼性を確保しつつ、高周波信号に発生する誘電体損失、導電性基板による損失を低減し、高周波信号の減衰を抑制することを可能にするものである。したがって、本発明による半導体装置は、半導体装置の高周波特性を向上するうえで極めて有用である。

Claims (19)

  1. 基板上に形成された半導体層と、前記半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された配線とを有する半導体装置であって、
    前記配線の下の少なくとも前記半導体層に空洞部が形成されており、
    前記空洞部内に、前記絶縁膜を支持する支持部を更に有する
    ことを特徴とする半導体装置。
  2. 請求の範囲第１項記載の半導体装置において、
    前記支持部は、前記空洞部内の前記基板上に形成されたピラー状の支持部である
    ことを特徴とする半導体装置。
  3. 請求の範囲第１項記載の半導体装置において、
    前記支持部は、前記空洞部内に形成され、前記空洞部を分割する壁状の支持部である
    ことを特徴とする半導体装置。
  4. 請求の範囲第１項乃至第３項のいずれか１項に記載の半導体装置において、
    前記半導体層下の前記基板の上部まで前記空洞部が形成されている
    ことを特徴とする半導体装置。
  5. 請求の範囲第１項乃至第４項のいずれか１項に記載の半導体装置において、
    前記絶縁膜には、前記空洞部に達する開口部が形成されている
    ことを特徴とする半導体装置。
  6. 請求の範囲第１項乃至第５項のいずれか１項に記載の半導体装置において、
    前記配線は、前記空洞部上の前記絶縁膜上に形成された信号線と、前記信号線の両側の前記絶縁膜上に形成されたグランド線とにより構成されるコプレーナ型の配線である
    ことを特徴とする半導体装置。
  7. 請求の範囲第６項記載の半導体装置において、
    前記基板は、導電性の基板であり、
    前記グランド線は、前記絶縁膜及び前記半導体層に形成された開口部内に埋め込まれ、前記基板に接続された接続部を有する
    ことを特徴とする半導体装置。
  8. 請求の範囲第７項記載の半導体装置において、
    前記空洞部は、前記接続部に対して前記信号線側の前記グランド線の部分の下まで形成されている
    ことを特徴とする半導体装置。
  9. 請求の範囲第８項記載の半導体装置において、
    前記接続部の側壁に形成されたサイドウォールを更に有し、
    前記接続部の前記信号線側の側壁に形成された前記サイドウォールは、前記空洞部に部分的に露出している
    ことを特徴とする半導体装置。
  10. 請求の範囲第１項乃至第９項のいずれか１項に記載の半導体装置において、
    前記空洞部に露出する前記基板の表面、前記半導体層の表面、及び前記絶縁膜の表面に形成された保護膜を更に有する
    ことを特徴とする半導体装置。
  11. 基板上に半導体層を形成する工程と、
    少なくとも前記半導体層に第１の開口部を形成する工程と、
    前記第１の開口部内に埋め込まれた樹脂層を形成する工程と、
    前記樹脂層に、前記基板に達する第２の開口部を形成する工程と、
    前記半導体層上及び前記樹脂層上に、前記第２の開口部内に埋め込まれたピラー状の支持部を有する絶縁膜を形成する工程と、
    前記絶縁膜上に配線を形成する工程と、
    前記絶縁膜に、前記樹脂層に達する第３の開口部を形成する工程と、
    前記第３の開口部から前記樹脂層を溶解させて除去することにより、前記配線の下に空洞部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  12. 請求の範囲第１１項記載の半導体装置の製造方法において、
    前記配線を形成する工程では、前記空洞部上の前記絶縁膜上に信号線を形成し、前記信号線の両側の前記絶縁膜上にグランド線を形成することにより、前記信号線と前記グランド線とにより構成されるコプレーナ型の配線を形成し、
    前記空洞部を形成する工程では、前記信号線の下に前記空洞部を形成する
    ことを特徴とする半導体装置の製造方法。
  13. 請求の範囲第１２項記載の半導体装置の製造方法において、
    前記基板は、導電性の基板であり、
    前記配線を形成する工程では、前記絶縁膜及び前記半導体層に形成された第４の開口部内に埋め込まれ、前記基板に接続された接続部を有する前記グランド線を形成する
    ことを特徴とする半導体装置の製造方法。
  14. 請求の範囲第１３項記載の半導体装置の製造方法において、
    前記空洞部を形成する工程の後に、前記接続部に対して前記信号線側の前記基板と前記絶縁膜との間の前記半導体層を除去することにより、前記空洞部を、前記接続部に対して前記信号線側の前記グランド線の部分の下まで更に形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  15. 請求の範囲第１４項記載の半導体装置の製造方法において、
    前記配線を形成する工程では、側壁にサイドウォールが形成された前記接続部を形成し、
    前記空洞部を、前記グランド線の前記信号線側の部分の下まで更に形成する工程では、前記接続部の前記信号線側の側壁に形成された前記サイドウォールが前記空洞部に部分的に露出するまで、前記半導体層を除去する
    ことを特徴とする半導体装置の製造方法。
  16. 基板上に半導体層を形成する工程と、
    少なくとも前記半導体層に複数の第１の開口部を形成する工程と、
    複数の前記第１の開口部内にそれぞれ埋め込まれた複数の樹脂層を形成する工程と、
    前記半導体層上及び複数の前記樹脂層上に絶縁膜を形成する工程と、
    前記絶縁膜上に配線を形成する工程と、
    前記絶縁膜に、複数の前記樹脂層にそれぞれ達する複数の第２の開口部を形成する工程と、
    複数の前記第２の開口部から複数の前記樹脂層を溶解させて除去することにより、前記配線の下に、壁状の支持部により分割された複数の空洞部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  17. 請求の範囲第１１項乃至第１６項のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の開口部を形成する工程では、前記半導体層下の前記基板の上部まで前記第１の開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  18. 請求の範囲第１１項乃至第１６項のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の開口部を形成する工程では、前記基板に対して前記半導体層を選択的にエッチングすることにより、前記半導体層に前記第１の開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  19. 請求の範囲第１１項乃至第１８項のいずれか１項に記載の半導体装置において、
    前記空洞部を形成する工程の後に、前記空洞部に露出する前記基板の表面、前記半導体層の表面、及び前記絶縁膜の表面に、保護膜を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
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