JP2004007424A - 高周波装置とその製造方法 - Google Patents

Abstract

【課題】従来技術に比較して、構造が簡単であって、製造工程が簡単であり、しかも伝送損失をさらに低減できる高周波装置とその製造方法を提供する。
【解決手段】基板表面に凹部１ａを有するシリコン基板１において、少なくとも凹部１ａを含む基板上に接地導体膜２を形成した後、シリコン基板１の凹部１ａの直上に空隙２０を挟んでシリコン基板１上に誘電体支持膜３を形成する。次いで、誘電体支持膜３の表面の一部に配線導体膜４を形成する。これにより、インダクタンスデバイスなどの高周波装置を製造する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロ波、準ミリ波及びミリ波などの高周波信号を伝送し又は処理する、高周波伝送線路、高周波デバイスや高周波回路などの高周波装置に関する。
【０００２】
【従来の技術】
近年、高周波伝送技術の向上への要望が高まるなか、マイクロ波、準ミリ波及びミリ波による高周波伝送線路に関する従来技術として、例えば、特許文献１において開示されたマイクロストリップ型ミリ波導波路（以下、第１の従来技術という。）がある。
【０００３】
この第１の従来技術に係るマイクロストリップ型ミリ波導波路においては、「第１の単結晶基板に異方性エッチングにより溝を設け、溝を設けた面にグランド面として導体を積層し、第２の単結晶基板に第１のマイクロストリップ線路導体と、前記第１の単結晶基板と接続する面にグランド面として導体を積層し、前記第１の単結晶基板に設けた溝の上に、前記第２の単結晶基板に設けた第１のマイクロストリップ線路が配置されるように、前記第１および第２の単結晶基板を接続した構造を有すること」を特徴としている。すなわち、当該マイクロストリップ型ミリ波導波路においては、第２の単結晶基板に形成したマイクロストリップ線路のストリップ導体と、第１の単結晶基板の溝上に形成した接地導体膜とが空隙を介して形成されることにより、当該ミリ波導波路を構成している。
【０００４】
また、従来技術に係るマイクロ波、準ミリ波及びミリ波などの高周波信号を処理するための高周波受動回路では、挿入損失を小さくするために、ガリウム砒素基板などの半導体基板や、サファイア基板などの低誘電率の誘電体基板を用い、かつその基板の厚さを薄くしていた。しかしながら、低誘電率の誘電体基板は一般に高価であり、また、誘電体基板の薄板化はせいぜい１００μｍ程度までで、高い周波数帯での電気的性能の向上には限界があった。一方、安価なシリコン基板などの半導体基板では誘電損失が大きいため、十分な電気的特性が得られなかった。
【０００５】
近年、マイクロマシニング技術を用いた高周波デバイスである、いわゆるＲＦＭＥＭＳ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ）デバイスが注目されている。本技術では、高アスペクト構造やメンブレイン構造を作製できるため、安価なシリコン基板上に高周波回路を作製しても基板の影響を受けにくく、従って、低コストで高性能な高周波デバイスが期待できる。また、近年、高周波用のシリコンＣＭＯＳ回路において、その使用可能な上限周波数がＧＨｚ帯まで伸びており、シリコンのＣＭＯＳ能動回路とＲＦ−ＭＥＭＳ受動回路をモノリシック化することによって、高周波用モジュールの高機能化と小型化が期待されている。
【０００６】
これまで、ＲＦ　ＭＥＭＳ技術を用いて基板の誘電損失を低減する代表的な構造として、誘電体メンブレイン支持膜上に配線導体を形成する構造（以下、メンブレイン構造という。）が例えば、非特許文献１において開示されている。この非特許文献１において開示された、シールドされたメンブレインマイクロストリップ線路（以下、第２の従来技術という。）においては、上面に接地導体膜を有する第１の半導体基板上に、上面にストリップ導体を有する誘電体メンブレイン支持膜が形成されかつ下面に空隙が形成された第２の半導体基板を重ね、さらに、当該第２の半導体基板上に、下面に凹部を有する半導体基板を重ねることにより、マイクロストリップ線路を構成している。
【０００７】
以上のように構成された第２の従来技術に係るメンブレインマイクロストリップ線路において、高周波信号を伝送させたとき、当該高周波信号の電磁界は、ストリップ導体と接地導体膜との間の誘電体メンブレイン支持膜と空隙の空気層とに分布するが、これら半導体基板にはほとんど電磁界が発生しないために、伝送損失を低減できるという効果を有している。
【０００８】
【特許文献１】
特開平１０−１６３７１１号公報（特に、図１）。
【非特許文献１】
Ｓｔｅｐｈｅｎ　Ｖ．　Ｒｏｂｅｒｔｓｏｎ　ｅｔ　ａｌ．，“Ａ　１０−６０−ＧＨｚ　Ｍｉｃｒｏｍａｃｈｉｎｅｄ　Ｄｉｒｅｃｔｉｏｎａｌ　Ｃｏｕｐｌｅｒ”，ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｍｉｃｒｏｗａｖｅ　Ｔｈｅｏｒｙ　＆　Ｔｅｃｈｎｉｑｕｅｓ，　Ｖｏｌ．４６，　Ｎｏ．１１，　ｐ．１８４５−１８４９，　Ｎｏｖｅｍｂｅｒ　１９９８（特に、図１）。
【０００９】
【発明が解決しようとする課題】
しかしながら、第１の従来技術に係るマイクロストリップ型ミリ波導波路や、第２の従来技術に係るメンブレインマイクロストリップ線路においては、２枚以上の半導体基板を用いるために、その構造が複雑であり、また、製造工程が複雑となり、製造コストが増大するという問題点があった。また、これら従来技術において、いまだ伝送損失が比較的高いという問題点があった。
【００１０】
本発明の目的は以上の問題点を解決し、従来技術に比較して、構造が簡単であって、製造工程が簡単であり、しかも伝送損失をさらに低減できる高周波装置とその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る高周波装置は、基板表面に凹部を有する基板と、
少なくとも上記凹部を含む上記基板上に形成された第１の配線導体と、
上記基板の凹部の直上に空隙を挟んで上記基板上に形成された誘電体支持膜と、
上記誘電体支持膜の表面の一部に形成された第２の配線導体とを備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明に係る種々の実施の形態について詳細説明する。なお、図面において、同様の構成要素については同一の符号を付して、その詳細説明を省略する。
【００１３】
実施の形態１．
図１は本発明に係る実施の形態１である接地型インダクタデバイスの構造を示す分解斜視図であり、図２は図１の一点鎖線の折れ線のＡ−Ａ’線の断面を示す縦断面図である。この実施の形態１に係る接地型インダクタデバイスは、図１及び図２に示すように、シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成された誘電体支持膜３と、凹部１ａ内の空隙を挟設する、誘電体支持膜３上に形成されたミアンダ形状のストリップ導体である配線導体膜４と、凹部１ａ上に形成された接地導体膜２とにより、マイクロストリップ線路を構成することにより、インダクタデバイスを形成し、ここで、配線導体膜４の他端４ｂをスルーホール５内のスルーホール導体５ｃを介して接地導体膜２ａに接続して接地したことを特徴としている。
【００１４】
図１及び図２において、シリコン基板１には所定の深さを有する逆矩形錐台形状の凹部１ａが形成され、当該凹部１ａの表面に、並びにその表面から例えば符号２ａで示すごとくシリコン基板１ａの表面に延在して、インダクタデバイスのＱ値を上げるために、Ａｕにてなる接地導体膜２が形成されている。シリコン基板１及びその凹部１ａの直上であって空隙２０を介して、ＳｉｘＮｙ（０＜ｘ＜３，２＜ｙ＜５）にてなる誘電体支持膜３が形成され、さらに、当該誘電体支持膜３上にＡｕにてなるミアンダ形状のストリップ導体であって、高周波においてインダクタを構成する配線導体膜４が形成されている。当該配線導体膜４の一端４ａは他の高周波回路と接続される端子として形成され、その他端４ｂの位置において、誘電体支持膜３をその厚さ方向に貫通するスルーホール５にスルーホール導体５ｃが充填され、これにより、当該他端４ｂは、スルーホール導体５ｃを介して、その直下の接地導体膜２ａに接続されて接地される。すなわち、当該インダクタデバイスの一端は接地されている。
【００１５】
また、図１の図上右側中央部の誘電体支持膜３において、所定の矩形形状を有する取り出し電極用配線導体膜６が形成され、その位置において、誘電体支持膜３をその厚さ方向で貫通してスルーホール７が形成され、当該スルーホール７にスルーホール導体７ｃが充填され、これにより、配線導体膜６はスルーホール導体７ｃを介して接地導体膜２に接続されて接地される。従って、配線導体膜６は、接地電位の取り出し電極となる。さらに、シリコン基板１の凹部１ａ上であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、誘電体支持膜３を貫通する矩形形状の開口部８が形成されている。当該開口部８は後述する製造工程において凹部１ａ内に充填されたレジスト犠牲層３２をエッチングするために用いられる。ここで、レジスト犠牲層３２が除去されることにより、凹部１ａ上の接地導体膜２と、配線導体膜４が形成された誘電体支持膜３との間に凹部１ａとほぼ同じ体積を有し、空気層を構成する空隙２０が形成される。
【００１６】
以上の実施の形態１においては、シリコン基板１を用いているが、本発明はこれに限らず、その他の半導体基板や、ガラス基板などの誘電体基板を用いてもよい。また、上記の誘電体支持膜３の材料はＳｉｘＮｙに限定するものでなく、誘電体支持膜３をシリコン酸化膜やポリイミド膜などで形成してもよい。さらに、配線導体膜３や接地導体膜２の材料はＡｕに限らず、Ｃｕなどの低い抵抗値を有する金属導体膜であればよい。これらの変形例については、他の実施の形態においても適用することが可能である。
【００１７】
図３（ａ）乃至図３（ｆ）及び図４（ａ）乃至図４（ｅ）は、図１の接地型インダクタデバイスの製造工程のうちの各工程を示す縦断面図である。これら図３及び図４を参照して、図１及び図２の接地型インダクタデバイスの製造工程について以下に説明する。
【００１８】
まず、図３（ａ）に示すように、シリコン基板１の表面上に、シリコン酸化膜からなり、所定のパターンを有するマスクパターン層３１が熱酸化法及び写真製版法を用いて形成される。次いで、図３（ｂ）に示すように、いわゆるマイクロマシニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより、所定の深さを有する凹部１ａを形成する。当該エッチングされる深さはインダクタデバイスに要求されるＱ値に基づいて決定されるが、一例として３０μｍである。そして、図３（ｃ）に示すように、シリコン基板１の凹部１ａに、並びにそれからシリコン基板１の表面に延在して、Ａｕにてなる接地導体膜２をスパッタリング法などを用いて形成する。さらに、図３（ｄ）に示すように、接地導体膜２の不要な箇所を写真製版法及びイオンビームエッチング法を用いて除去する。また、図３（ｅ）に示すように、シリコン基板１の表面、その凹部１ａ及び接地導体膜２上に、レジスト犠牲層３２を塗布して形成することにより、凹部１ａの内部をレジスト犠牲層３２のレジストにより充填する。さらに、図３（ｆ）に示すように、写真製版法を用いてレジスト犠牲層３２のうち、凹部１ａより大きいパターン部分を残すようにエッチングし、ここで、それ以外のパターン部分を除去する。
【００１９】
次いで、図４（ａ）に示すように、接地導体膜２やレジスト犠牲層３２が形成されたシリコン基板１上において、化学機械的研磨法（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰ法という。）を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化する。図４（ｂ）に示すように、研磨後の表面上において、誘電体支持膜３をスパッタリング法などを用いて形成した後、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通するスルーホール５を形成する。また、図４（ｃ）に示すように、誘電体支持膜３上に、Ａｕにてなる配線導体膜４をスパッタリング法などを用いて形成した後、写真製版法とイオンビームエッチング法を用いて、当該配線導体膜４がインダクタデバイスの所定のミアンダ形状のストリップ導体となるように所定のパターンでエッチングすることによりインダクタデバイスのための配線導体膜４を形成する。このとき、スルーホール５には、配線導体膜４の材料がスルーホール導体５ｃとして充填され、これにより、配線導体膜４の一端４ｂはスルーホール導体５ｃを介して接地導体膜２に接続される。そして、図４（ｄ）に示すように、レジスト犠牲層３２の直上部であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通する矩形形状の複数の開口部８を形成する。さらに、図４（ｅ）に示すように、ウエットエッチング法を用いて開口部８を介してレジスト犠牲層３２をエッチングすることにより、当該レジスト犠牲層３２を除去し、これにより、接地型インダクタデバイスを製造することができる。
【００２０】
以上の製造工程では、図３及び図４の工程を用いているが、本発明はこれに限らず、図３（ｆ）の工程を省略して、図３（ｅ）の工程から図４（ａ）の工程に進んでもよい。この場合においては、図３（ｅ）の工程後の当該接地型インダクタデバイスにおいて、レジスト犠牲層３２に対して直接に、ＣＭＰ法を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化してもよい。また、当該ＣＭＰ法に代えて、所定の現像液を用いてレジスト犠牲層３２をエッチングすることにより平坦化してもよい。これらの製造方法の変形例は他の実施の形態に対して適用してもよい。
【００２１】
以上のように構成された接地型インダクタデバイスにおいては、シリコン基板１上及びその凹部１ａ上に形成された誘電体支持膜３上に高周波用インダクタを構成する配線導体膜４を形成しており、いわゆるメンブレイン構造を有している。図１及び図２において、誘電体支持膜３及び空隙２０を挟設する配線導体膜４及び接地導体膜２とにより、マイクロストリップ線路を構成しており、当該マイクロストリップ線路に高周波信号を入力したとき、当該高周波信号は配線導体膜４の長手方向に伝搬し、当該高周波信号の電磁界は誘電体支持膜３及び空隙２０を介して配線導体膜４と接地導体膜２との間で発生する。しかしながら、誘電体支持膜３はきわめて薄く、また電磁界の発生箇所のほとんどが空隙２０であるので、誘電体基板を用いる従来技術のマイクロストリップ線路に比較して、伝送損失を大幅に低減できる。また、本実施の形態１では、１枚のシリコン基板１のみを用いているので、上述の第１及び第２の従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００２２】
図５（ａ）及び（ｂ）は図３（ｅ）から図４（ａ）までの部分工程における問題点を説明するための工程を示す縦断面図であり、図６（ａ）及び（ｂ）は図５（ａ）及び（ｂ）の部分工程における問題点を解決するための工程を示す縦断面図である。図３（ｆ）の工程で示したレジスト犠牲層３２のパターニングをＣＭＰ法による研磨処理の前に予め施しておくことは、平坦なメンブレイン構造を得るために極めて重要である。その効果を図５（ａ）及び（ｂ）を用いて説明する。
【００２３】
接地導体膜２のＡｕと、レジスト犠牲層３２のレジストとでは、硬さが異なり、これら２つの材料を同一平面上に平坦化する場合、図５（ａ）及び図５（ｂ）に示すように柔らかいレジスト犠牲層３２の表面が凹状に窪む場合が発生する。これを「ディッシング」と呼び、図５（ｂ）におけるディッシング量Ｄは３μｍ程度となる。当該ディッシングにより誘電体支持膜３は凹形状となり、当該接地型インダクタデバイスにおけるマイクロストリップ線路の特性インピーダンスが設計値から外れたり、そのＱ値が小さくなるといった問題点が生じる。この問題点を解決するために、図６（ａ）のようにＣＭＰ法による研磨処理の前に予めレジスト犠牲層３２をパターニングすることにより、ディッシング量Ｄは０．１μｍ程度まで低減することができる。
【００２４】
なお、図５及び図６を参照して説明した製造方法は、実施の形態１に限らず、他の実施の形態に対して適用してもよい。
【００２５】
以上の実施の形態１において、レジスト犠牲層３２の材料としてレジストを用いているが、本発明はこれに限らず、ポリイミドなどの他の高分子有機材料を用いてもよい。ただし、図３（ｆ）の工程においてパターニングするので、当該高分子有機材料は感光性であることが望ましい。
【００２６】
実施の形態１の変形例．
図７は本発明に係る実施の形態１の変形例である直列接続型インダクタデバイスの構造を示す分解斜視図であり、図８は図７の一点鎖線の折れ線のＢ−Ｂ’線の断面を示す縦断面図である。この変形例に係る直列接続型インダクタデバイスは、図７及び図８に示すように、図１及び図２に図示した実施の形態１に係る短絡型インダクタデバイスに比較して、配線導体膜４の他端４ｂが図１のスルーホール導体５ｃを介して接地導体膜２ａに接続されず、すなわち、接地されていないことを特徴としている。
【００２７】
当該直列接続型インダクタデバイスは、実施の形態１と同様の製造方法で製造することができる。ここで、当該配線導体膜４の他端４ｂは他の高周波回路に接続され、すなわち、当該直列接続型インダクタデバイスは２つの高周波回路に間に接続されるものである。なお、当該変形例においては、それぞれ図１に図示されたスルーホール５及びスルーホール導体５ｃは形成されていない。以上のように構成された直列接続型インダクタデバイスは、実施の形態１に係るインダクタデバイスと同様の作用効果を有する。
【００２８】
実施の形態２．
図９は本発明に係る実施の形態２である直列接続型キャパシタデバイスの構造を示す分解斜視図であり、図１０は図９のＣ−Ｃ’線の断面を示す縦断面図である。この実施の形態２に係る直列接続型キャパシタデバイスは、図９及び図１０に示すように、
（ａ）誘電体支持膜３上に形成された上部電極用配線導体膜４と、
（ｂ）シリコン基板１の凹部１ａ上に形成された矩形錐台形状の凸部１ｂの上面に形成された矩形形状の下部電極用配線導体膜２ｂとが、
誘電体支持膜３を挟設することにより、高周波キャパシタを構成したことを特徴としている。なお、それぞれ上部電極や下部電極となる配線導体膜４や配線導体膜２ｂは、マイクロストリップ線路の線路幅に比較して十分に大きな面積を有している。
【００２９】
図９及び図１０において、シリコン基板１に所定の深さを有する凹部１ａが形成され、その凹部１ａの中央部に、矩形錐台形状の凸部１ｂが形成されている。凹部１ａを含むシリコン基板１の表面には、Ａｕにてなる接地導体膜２が形成される一方、凸部１ｂの上面に並びにそれから凹部１ａの一部とシリコン基板１の上面の一部に延在して、互いに接続された配線導体膜２ｂ及び２ｄが接地導体膜２及び２ａとは分離して形成されている。ここで、凹部１ａの直上には誘電体支持膜３が形成され、その上にキャパシタデバイスの上部電極であるＡｕにてなる矩形形状の配線導体膜４が形成されている。ここで、凸部１ｂは配線導体膜２ｂを介して誘電体支持膜３の一部分を支持している構造となっている。また、配線導体膜２ｂは、凸部１ｂの側面に形成された配線導体膜２ｂａ、凹部１ａ上の配線導体膜２ｂｂ及び凹部１ａの斜面上の配線導体膜２ｂｃを介してシリコン基板１の表面上の配線導体膜２ｄまで延在して形成された後、誘電体支持膜３をその厚さ方向で貫通するスルーホール９に形成されたスルーホール導体９ｃを介して、誘電体支持膜３上の取り出し電極用配線導体膜１０に接続される。
【００３０】
さらに、図９の図上手前側中央部の誘電体支持膜３において、所定の矩形形状を有する取り出し電極用配線導体膜６が形成され、その位置において、誘電体支持膜３をその厚さ方向で貫通してスルーホール７が形成され、当該スルーホール７にスルーホール導体７ｃが充填され、これにより、配線導体膜６はスルーホール導体７ｃを介して接地導体膜２に接続されて接地される。さらに、シリコン基板１の凹部１ａ上であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、誘電体支持膜３を貫通する矩形形状の開口部８が形成されている。当該開口部８は後述する製造工程において凹部１ａ内に充填されたレジスト犠牲層３２をエッチングするために用いられる。ここで、レジスト犠牲層３２が除去されることにより、凹部１ａ上の接地導体膜２と、配線導体膜４が形成された誘電体支持膜３との間に凹部１ａの体積から凸部１ｂの体積を減算した体積を有し、空気層を構成する空隙２０が形成される。
【００３１】
また、誘電体支持膜３上の上部電極用配線導体膜４に接続された接続用ストリップ導体４ａａの一端４ａ（図９において、誘電体支持膜３の図上左側中央部に位置する。）の直下におけるシリコン基板１の一部分１ｃ上の接地導体膜２は除去され、これにより、上部電極用配線導体膜４と接地導体膜２との間で寄生容量が発生することを防止している。
【００３２】
図１１（ａ）乃至図１１（ｆ）及び図１２（ａ）乃至図１２（ｅ）は、図９の直列接続型キャパシタデバイスの製造工程を示す縦断面図である。これら図１１及び図１２を参照して、図９及び図１０の直列接続型キャパシタデバイスの製造工程について以下に説明する。
【００３３】
まず、図１１（ａ）に示すように、シリコン基板１の表面上に、シリコン酸化膜からなり、所定のパターンを有するマスクパターン層３１が熱酸化法及び写真製版法を用いて形成される。次いで、図１１（ｂ）に示すように、いわゆるマイクロマシニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより、矩形錐台形状の凸部１ｂを残すように、所定の深さを有する凹部１ａを形成する。当該エッチングされる深さは、例えば、形成されるマイクロストリップ線路に要求される伝送損失に基づいて決定されるが、一例として３０μｍである。そして、図１１（ｃ）に示すように、シリコン基板１の凹部１ａ、その凸部１ｂ、並びにシリコン基板１の表面に延在して、Ａｕにてなる接地導体膜２をスパッタリング法などを用いて形成する。さらに、図１１（ｄ）に示すように、接地導体膜２の不要な箇所を所定のパターンにより写真製版法及びイオンビームエッチング法を用いて除去し、特に、凹部１ａ上の接地導体膜２、下部電極用配線導体膜２ｂ及びそれに接続される配線導体膜２ｂａ，２ｂｂ，２ｂｃ，２ｄが残るように配線導体膜２をエッチングする。また、図１１（ｅ）に示すように、シリコン基板１の表面、その凹部１ａ及び凸部１ｂ、並びに接地導体膜２上に、レジスト犠牲層３２を塗布して形成することにより、凹部１ａの内部をレジスト犠牲層３２により充填する。さらに、図１１（ｆ）に示すように、写真製版法を用いてレジスト犠牲層３２のうち、凹部１ａより大きいパターン部分を残すようにエッチングし、ここで、それ以外のパターン部分を除去する。
【００３４】
次いで、図１２（ａ）に示すように、接地導体膜２やレジスト犠牲層３２が形成されたシリコン基板１上において、ＣＭＰ法を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化する。図１２（ｂ）に示すように、研磨後の表面上において、誘電体支持膜３をスパッタリング法などを用いて形成した後、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通するスルーホール９を形成する。また、図１２（ｃ）に示すように、誘電体支持膜３上に、Ａｕにてなる配線導体膜４，１０をスパッタリング法などを用いて形成した後、写真製版法とイオンビームエッチング法を用いて、当該配線導体膜４が矩形の上部電極形状及びそれに接続される接続用ストリップ導体４ａａの形状となり、配線導体膜１０が矩形の取り出し電極形状となるように所定のパターンでエッチングすることによりキャパシタデバイスの配線導体膜４，１０を形成する。このとき、スルーホール９には、配線導体膜１０の材料がスルーホール導体９ｃとして充填され、これにより、配線導体膜１０はスルーホール導体９ｃを介して接地導体膜２ｄに接続される。そして、図１２（ｄ）に示すように、凹部１ａ内のレジスト犠牲層３２の直上部であって、配線導体膜４，１０が形成されていない誘電体支持膜３の複数の部分において、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通する矩形形状の複数の開口部８を形成する。さらに、図１２（ｅ）に示すように、ウエットエッチング法を用いて開口部８を介してレジスト犠牲層３２をエッチングすることにより、当該レジスト犠牲層３２を除去し、これにより、直列接続型キャパシタデバイスを製造することができる。
【００３５】
以上のように構成された直列接続型キャパシタデバイスにおいては、上部電極用配線導体膜４と、下部電極用配線導体膜２ｂとが誘電体支持膜３を挟設することにより、高周波キャパシタを構成しており、当該高周波キャパシタの両電極は、配線導体膜４に接続された接続用ストリップ導体４ａａの一端４ａと、配線導体膜２ｂに接続された取り出し電極用配線導体膜１０とからそれぞれ外部の高周波回路に接続される。ここで、上部電極用配線導体膜４と、下部電極用配線導体膜２ｂとからそれぞれ取り出し電極用配線導体膜４ａ，１０までの伝送線路は、実施の形態１と同様のマイクロストリップ線路を構成し、誘電体支持膜３はきわめて薄く、また電磁界の発生箇所のほとんどが空隙２０であるので、誘電体基板を用いる従来技術のマイクロストリップ線路に比較して、伝送損失を大幅に低減できる。また、本実施の形態２では、１枚のシリコン基板１のみを用いているので、上述の第１及び第２の従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００３６】
実施の形態２の変形例．
図１３は本発明に係る実施の形態２の変形例である接地型キャパシタデバイスの構造を示す分解斜視図であり、図１４は図１３のＤ−Ｄ’線の断面を示す縦断面図である。この変形例に係る接地型キャパシタデバイスは、図１３及び図１４に示すように、図９及び図１０に図示した実施の形態２に係る直列接続型キャパシタデバイスに比較して、以下の相違点を有することを特徴としている。
（１）図１３に示すように、図９の下部電極である配線導体膜２ｂが接地導体膜２ｅとして形成され、当該接地導体膜２ｅは、凸部１ｂの側面に形成された接地導体膜２ｅａを介して接地導体膜２に接続される。
（２）図１４に示すように、接地導体膜２は、凹部１ａの側面に形成された接地導体膜２ｅｂを介して、シリコン基板１の表面上に形成された接地導体膜２ｃに接続される。
（３）図１３に示すように、接地導体膜２ｃはスルーホール９に形成されたスルーホール導体９ｃを介して取り出し電極用配線導体膜１０に接続される。
【００３７】
当該接地型キャパシタデバイスは、実施の形態２と同様の製造方法で製造することができる。以上のように構成された接地型キャパシタデバイスにおいて、実施の形態２と同様に、誘電体支持膜３を挟設する上部電極である配線導体膜４と下部電極である接地導体膜２ｅにより高周波キャパシタを構成し、後者の下部電極である接地導体膜２ｅが接地されている。なお、配線導体膜４に接続される接続用ストリップ導体４ａａの一端４ａは外部の高周波回路に接続される。以上のように構成された接地型キャパシタデバイスは、実施の形態２に係るキャパシタデバイスと同様の作用効果を有する。
【００３８】
実施の形態３．
図１５は本発明に係る実施の形態３であるハイブリッド回路の構造を示す分解斜視図であり、図１６は図１５のハイブリッド回路の等価回路を示す回路図である。この実施の形態３に係るハイブリッド回路は、高周波送受信機の電力分配器として用いられる、いわゆる３ｄＢ方向性結合器であり、本発明者らは、１２ＧＨｚ帯で用いる図１５及び図１６のハイブリッド回路を試作した。
【００３９】
本実施の形態３に係るハイブリッド回路は、図１６の等価回路に示すように、４つのポートＰ１，Ｐ２，Ｐ３，Ｐ４を有する。ここで、ポートＰ１とポートＰ２との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ１が接続される。また、ポートＰ２とポートＰ３との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ２が接続される。ポートＰ３とポートＰ４との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ３が接続される。ポートＰ４とポートＰ１との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ４が接続される。さらに、ポートＰ１は、図１３及び図１４の実施の形態２の変形例に係る接地型キャパシタデバイスにより構成されるキャパシタＣ１が接続され、当該キャパシタＣ１を介して接地される。また、ポートＰ２は、図１３及び図１４の実施の形態２の変形例に係る接地型キャパシタデバイスにより構成されるキャパシタＣ２が接続され、当該キャパシタＣ２を介して接地される。さらに、ポートＰ３は、図１３及び図１４の実施の形態２の変形例に係る接地型キャパシタデバイスにより構成されるキャパシタＣ３が接続され、当該キャパシタＣ３を介して接地される。またさらに、ポートＰ４は、図１３及び図１４の実施の形態２の変形例に係る接地型キャパシタデバイスにより構成されるキャパシタＣ４が接続され、当該キャパシタＣ４を介して接地される。
【００４０】
図１５において、シリコン基板１には凹部１ａが形成され、凹部１ａを含むシリコン基板１の表面には接地導体膜２が形成され、ここで、接地導体膜２は、凹部１ａ上の接地導体膜２から、シリコン基板１上の各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の下部電極用接地導体膜２ｆ，２ｇ，２ｈ，２ｉまで延在し、また、接地導体膜２から各ポートＰ１，Ｐ２，Ｐ３，Ｐ４の取り出し電極用配線導体膜６ａ，６ｂの直下の各接地導体膜２ｊ，２ｋまで延在するように形成されている。一方、誘電体支持膜３の表面上には、上部電極用配線導体膜４ａ，４ｂ，４ｃ，４ｄと、それらを接続するインダクタとして構成されるミアンダ形状のストリップ導体である配線導体膜４ｅ，４ｆ，４ｇ，４ｈと、各上部電極用配線導体膜４ａ，４ｂ，４ｃ，４ｄからそれぞれ、接続用ストリップ導体４ｉａを介して接続される各ポートＰ１，ｐ２，Ｐ３，Ｐ４の中心導体用配線導体膜４ｉとが形成されている。
【００４１】
ポートＰ１は、中心導体用配線導体膜４ｉと、２つの接地導体用配線導体膜６ａ，６ｂとを備えてＧ／Ｓ／Ｇパッド（Ｇｒｏｕｎｄ／Ｓｉｇｎａｌ／Ｇｒｏｕｎｄ　Ｐａｄ）として構成される。接地導体用配線導体膜６ａは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ａ内に形成されたスルーホール導体７ａｃを介してシリコン基板１上の接地導体膜２ｊに接続されて接地される。また、接地導体用配線導体膜６ｂは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ｂ内に形成されたスルーホール導体７ｂｃを介してシリコン基板１上の接地導体膜２ｋに接続されて接地される。また、他の各ポートＰ２，Ｐ３，Ｐ４はそれぞれ、中心導体用配線導体膜４ｉと、２つの接地導体用配線導体膜６ａ，６ｂとを備えてポートＰ１と同様に、Ｇ／Ｓ／Ｇパッド（Ｇｒｏｕｎｄ／Ｓｉｇｎａｌ／Ｇｒｏｕｎｄ　Ｐａｄ）として構成される。
【００４２】
誘電体支持膜３を挟設する上部電極用配線導体膜４ａと下部電極用接地導体膜２ｆとによりキャパシタＣ１を構成している。また、誘電体支持膜３を挟設する上部電極用配線導体膜４ｂと下部電極用接地導体膜２ｇとによりキャパシタＣ２を構成している。さらに、誘電体支持膜３を挟設する上部電極用配線導体膜４ｃと下部電極用接地導体膜２ｈとによりキャパシタＣ３を構成している。またさらに、誘電体支持膜３を挟設する上部電極用配線導体膜４ｄと下部電極用接地導体膜２ｉとによりキャパシタＣ４を構成している。
【００４３】
誘電体支持膜３上に、上部電極用配線導体膜４ａ，４ｂを接続するように形成されたミアンダ形状のストリップ導体である配線導体膜４ｅはインダクタＬ１を構成している。また、誘電体支持膜３上に、上部電極用配線導体膜４ｂ，４ｃを接続するように形成されたミアンダ形状のストリップ導体である配線導体膜４ｆはインダクタＬ２を構成している。さらに、誘電体支持膜３上に、上部電極用配線導体膜４ｃ，４ｄを接続するように形成されたミアンダ形状のストリップ導体である配線導体膜４ｇはインダクタＬ３を構成している。またさらに、誘電体支持膜３上に、上部電極用配線導体膜４ｄ，４ａを接続するように形成されたミアンダ形状のストリップ導体である配線導体膜４ｈはインダクタＬ４を構成している。
【００４４】
なお、配線導体膜が形成されていない誘電体支持膜３の中央部において、凹部１ａに充填されたレジスト犠牲層を除去するための複数の開口部８が、誘電体支持膜３をその厚さ方向で貫通するように形成されている。
【００４５】
本実施の形態３に係るハイブリッド回路の構成要素は、実施の形態１の変形例に係る４個の直列接続型インダクタデバイスと、実施の形態２の変形例に係る４個の接地型キャパシタデバイスとを組み合わせて構成されるので、これらの製造工程と同様の製造工程を用いて、当該ハイブリッド回路を製造できる。
【００４６】
図１７は、本発明者らが試作した図１５のハイブリッド回路の実験結果であって、当該ハイブリッド回路の通過係数Ｓ２１，Ｓ３１及び反射係数Ｓ１１の周波数特性を示すグラフである。ここで、Ｓパラメータである通過係数Ｓ２１，Ｓ３１及び反射係数Ｓ１１の各添字はポートの番号を示している。
【００４７】
図１５のハイブリッド回路において、例えば、ポートＰ１から高周波信号を入力したとき、互いの位相差が９０°でかつ入力された高周波信号の１／２の電力を有する２つの高周波信号に分配され、分配後の２つの高周波信号がポートＰ２及びポートＰ３から出力される。図１７から明らかなように、通過係数Ｓ２１，Ｓ３１は、１２ＧＨｚで損失が最も小さくなり、かつ通過係数Ｓ２１，Ｓ３１の損失がほぼ同じで、入力された電力が等分配されていることが分かる。また、反射係数Ｓ１１は、動作周波数１２ＧＨｚにおいて−３０ｄＢという非常に小さい値となっている。
【００４８】
図１８は図１５のハイブリッド回路の実験結果であって、当該ハイブリッド回路のポートＰ１から高周波信号を入力したときのポートＰ２での高周波信号に対するポートＰ３での高周波信号の位相差の周波数特性を示すグラフである。図１８から明らかなように、動作周波数１２ＧＨｚにおいて、ほぼ９０°の位相差が得られている。
【００４９】
以上のように構成されたハイブリッド回路においては、１枚のシリコン基板１のみを用いているので、上述の第１及び第２の従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できる。また、例えば１２ＧＨｚといった高い周波数帯では、ハイブリッド回路をメンブレイン構造を使わずにシリコン基板上に直接に形成した従来技術の高周波回路の場合、上述したような低損失な周波数特性は得られないが、図１５に示すように、誘電体支持膜３の下面に空隙を有する本実施の形態に係るメンブレイン構造では、きわめて低い損失特性を得ることができる。
【００５０】
実施の形態４．
図１９は本発明に係る実施の形態４である低域通過フィルタ回路の構造を示す分解斜視図であり、図２０は図１９の一点鎖線の折れ線で示すＥ−Ｅ’線の断面を示す縦断面図であり、図２１は図１９の低域通過フィルタ回路の等価回路を示す回路図である。当該低域通過フィルタ回路は、本発明者らにより１２ＧＨｚで動作するように試作されたものである。
【００５１】
この実施の形態４に係る低域通過フィルタ回路においては、図１９及び図２０に示すように、上述の実施の形態１乃至３に比較して、誘電体支持膜３上の上部電極用配線導体膜４ａ，４ｂの直下に位置する、誘電体支持膜３の下面に、下部電極用配線導体膜１１ａ，１１ｂを形成することにより、誘電体支持膜３を挟設する２個の配線導体膜４ａ，１１ａにより高周波キャパシタを構成し、誘電体支持膜３を挟設する２個の配線導体膜４ｂ，１１ｂにより高周波キャパシタを構成したことを特徴としている。
【００５２】
本実施の形態４に係る低域通過フィルタは、図２１の等価回路に示すように、２つの外部ポートＰ１，Ｐ２と、内部ポートＰ５とを有する。ここで、ポートＰ１とポートＰ５との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ１１と、誘電体支持膜３を挟設する２つの配線導体膜４ａ，１１ａにより構成される直列接続型キャパシタデバイスのキャパシタＣ１１との並列回路が接続される。また、ポートＰ２とポートＰ５との間には、図７及び図８の実施の形態１の変形例に係る直列接続型インダクタデバイスにより構成されるインダクタＬ１２と、誘電体支持膜３を挟設する２つの配線導体膜４ｂ，１１ｂにより構成される直列接続型キャパシタデバイスのキャパシタＣ１２との並列回路が接続される。さらに、ポートＰ５と、接地導体膜２，２ａとの間には、図１３及び図１４の実施の形態２の変形例に係る接地型キャパシタデバイスにより構成されるキャパシタＣ１３が接続される。
【００５３】
図１９及び図２０において、シリコン基板１には凹部１ａが形成され、凹部１ａ、凸部１ｂ及び凸部１ｂの側面を含むシリコン基板１の表面には、各ポートＰ１，Ｐ２の中心導体用配線導体膜４ｆ，４ｇの直下部分１ｃを除いて、接地導体膜２，２ａ，２ｊ，２ｋが形成される。一方、誘電体支持膜３の表面上には、上部電極用配線導体膜４ａ，４ｂと、ポートＰ１，Ｐ２の中心導体用配線導体膜４ｆ，４ｇと、ポートＰ５の配線導体膜４ｃと、接続用ストリップ導体４ｈ，４ｉと、インダクタとして構成されるストリップ導体である配線導体膜４ｄ，４ｅとが形成されている。ここで、配線導体膜４ｆは配線導体膜４ｈを介して配線導体膜４ａに接続され、配線導体膜４ａは配線導体膜４ｄ及びその一端４ｄａを介して配線導体膜４ｃに接続される。さらに、配線導体膜４ｃは、配線導体膜４ｅの一端４ｅａ及び当該配線導体膜４ｅを介して配線導体膜４ｂに接続され、配線導体膜４ｂは配線導体膜４ｉを介して配線導体膜４ｇに接続される。
【００５４】
配線導体膜４ｄの一端４ｄａにおいて、誘電体支持膜３をその厚さ方向に貫通するスルーホール９ａが形成され、当該スルーホール９ａ内にスルーホール導体９ａｃが充填される。一方、配線導体膜４ｄの一端４ｄａにおける、誘電体支持膜３の下面において、下部電極用配線導体膜１１ａに接続される配線導体膜１１ｃが形成される。従って、配線導体膜４ｄの一端４ｄａはスルーホール導体９ａｃ及び配線導体膜１１ｃを介して下部電極用配線導体膜１１ａに接続される。また、配線導体膜４ｅの一端４ｅａにおいて、誘電体支持膜３をその厚さ方向に貫通するスルーホール９ｂが形成され、当該スルーホール９ｂ内にスルーホール導体９ｂｃが充填される。一方、配線導体膜４ｅの一端４ｅａにおける、誘電体支持膜３の下面において、下部電極用配線導体膜１１ｂに接続される配線導体膜１１ｄが形成される。従って、配線導体膜４ｅの一端４ｅａはスルーホール導体９ｂｃ及び配線導体膜１１ｄを介して下部電極用配線導体膜１１ｂに接続される。
【００５５】
ポートＰ１は、中心導体用配線導体膜４ｆと、２つの接地導体用配線導体膜６ａ，６ｂとを備えてＧ／Ｓ／Ｇパッド（Ｇｒｏｕｎｄ／Ｓｉｇｎａｌ／Ｇｒｏｕｎｄ　Ｐａｄ）として構成される。ここで、接地導体用配線導体膜６ａは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ａ内に形成されたスルーホール導体７ａｃを介してシリコン基板１上の接地導体膜２ｊに接続されて接地される。また、接地導体用配線導体膜６ｂは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ｂ内に形成されたスルーホール導体７ｂｃを介してシリコン基板１上の接地導体膜２ｋに接続されて接地される。
【００５６】
ポートＰ２は、中心導体用配線導体膜４ｇと、２つの接地導体用配線導体膜６ｃ，６ｄとを備えてＧ／Ｓ／Ｇパッド（Ｇｒｏｕｎｄ／Ｓｉｇｎａｌ／Ｇｒｏｕｎｄ　Ｐａｄ）として構成される。ここで、接地導体用配線導体膜６ｃは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ｃ内に形成されたスルーホール導体７ｃｃを介してシリコン基板１上の接地導体膜２ｊに接続されて接地される。また、接地導体用配線導体膜６ｄは、誘電体支持膜３をその厚さ方向で貫通するスルーホール７ｄ内に形成されたスルーホール導体７ｄｃを介してシリコン基板１上の接地導体膜２ｋに接続されて接地される。
【００５７】
誘電体支持膜３を挟設する上部電極用配線導体膜４ａと、誘電体支持膜３の下面に形成された下部電極用接地導体膜１１ａとによりキャパシタＣ１１を構成している。また、誘電体支持膜３を挟設する上部電極用配線導体膜４ｂと、誘電体支持膜３の下面に形成された下部電極用接地導体膜１１ｂとによりキャパシタＣ１２を構成している。さらに、誘電体支持膜３を挟設する上部電極用配線導体膜４ｃと、凸部１ｂの上面に形成された下部電極用接地導体膜２ａとによりキャパシタＣ１３を構成している。
【００５８】
誘電体支持膜３上に、上部電極用配線導体膜４ａ，４ｃを接続するように形成されたストリップ導体である配線導体膜４ｄはインダクタＬ１１を構成している。また、誘電体支持膜３上に、上部電極用配線導体膜４ｂ，４ｃを接続するように形成されたストリップ導体である配線導体膜４ｅはインダクタＬ１２を構成している。
【００５９】
なお、配線導体膜が形成されていない誘電体支持膜３の図上左側中央部において、凹部１ａに充填されたレジスト犠牲層を除去するための複数の開口部８が、誘電体支持膜３をその厚さ方向で貫通するように形成されている。
【００６０】
図２２（ａ）乃至図２２（ｄ）、図２３（ａ）乃至図２３（ｄ）、図２４（ａ）乃至図２４（ｄ）は、図１９の低域通過フィルタ回路の製造工程を示す縦断面図である。これら図２２乃至図２４を参照して、図１９及び図２０の低域通過フィルタ回路の製造工程について以下に説明する。
【００６１】
まず、図２２（ａ）に示すように、シリコン基板１の表面上に、シリコン酸化膜からなり、所定のパターンを有するマスクパターン層３１が熱酸化法及び写真製版法を用いて形成される。次いで、図２２（ｂ）に示すように、いわゆるマイクロマシニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより、所定の深さを有する凹部１ａを形成する。当該エッチングされる深さはインダクタデバイスに要求されるＱ値に基づいて決定されるが、一例として３０μｍである。そして、図２２（ｃ）に示すように、シリコン基板１の凹部１ａに、並びにそれからシリコン基板１の表面に延在して、Ａｕにてなる接地導体膜２をスパッタリング法などを用いて形成する。さらに、図２２（ｄ）に示すように、接地導体膜２の不要な箇所（図１９の部分１ｃ）を写真製版法及びイオンビームエッチング法を用いて除去する。また、シリコン基板１の表面、その凹部１ａ及び接地導体膜２上に、レジスト犠牲層３２を塗布して形成することにより、凹部１ａの内部をレジスト犠牲層３２により充填する。
【００６２】
次いで、図２３（ａ）に示すように、写真製版法を用いてレジスト犠牲層３２のうち、凹部１ａより大きいパターン部分を残すようにエッチングし、ここで、それ以外のパターン部分を除去する。図２３（ｂ）に示すように、接地導体膜２やレジスト犠牲層３２が形成されたシリコン基板１上において、ＣＭＰ法を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化する。さらに、図２３（ｃ）に示すように、研磨後の表面上において、誘電体支持膜３の下面に形成すべき配線導体膜１１ａ（図１９では、配線導体膜１１ｂ，１１ｃ，１１ｄを含む。）を形成した後、図２３（ｄ）に示すように、当該装置の上表面に、誘電体支持膜３をスパッタリング法などを用いて形成する。
【００６３】
次いで、図２４（ａ）に示すように、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通するスルーホール９ａ（図１９では、スルーホール９ｂを含む。）を形成する。そして、図２４（ｂ）に示すように、誘電体支持膜３上に、Ａｕにてなる配線導体膜４ａ等をスパッタリング法などを用いて形成した後、写真製版法とイオンビームエッチング法を用いて、当該配線導体膜４が所定の配線導体膜４ａ，４ｄ（図１９の配線導体膜４ｆ，４ｈ，４ｃ，４ｅ，４ｂ，４ｉ，４ｇ，６ａ，６ｂ，６ｃ，６ｄなどを含む。）となるように所定のパターンでエッチングする。このとき、例えば、スルーホール９ａには、配線導体膜４ｄの材料がスルーホール導体９ａｃとして充填され、これにより、配線導体膜４ｄの一端４ｄａはスルーホール導体９ａｃを介して配線導体膜１１ｃに接続される。そして、図２４（ｃ）に示すように、レジスト犠牲層３２の直上部であって、配線導体膜４ａ等が形成されていない誘電体支持膜３の複数の部分において、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通する矩形形状の複数の開口部８を形成する。さらに、図２４（ｄ）に示すように、ウエットエッチング法を用いて開口部８を介してレジスト犠牲層３２をエッチングすることにより、当該レジスト犠牲層３２を除去し、これにより、当該低域通過フィルタ回路を製造することができる。
【００６４】
図２５は、図１９の低域通過フィルタ回路の実験結果であって、当該低域通過フィルタ回路の通過係数Ｓ２１及び反射係数Ｓ１１の周波数特性を示すグラフである。ここで、Ｓパラメータである通過係数Ｓ２１及び反射係数Ｓ１１の各添字はポートの番号を示している。図２５から明らかなように、図１９の低域通過フィルタ回路は、１２ＧＨｚ近傍以下の高周波信号を通過させ、それ以上の周波数帯の高周波信号は通過させないことがわかる。例えば、受信帯域が１２ＧＨｚ近傍で、送信帯域が１４ＧＨｚ近傍にあるような場合、この低域通過フィルタ回路は受信帯のフィルタ回路として動作することがわかる。
【００６５】
以上のように構成された低域通過フィルタ回路においては、１枚のシリコン基板１のみを用いているので、上述の第１及び第２の従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できる。また、例えば１２ＧＨｚといった高い周波数帯では、低域通過フィルタ回路をメンブレイン構造を使わずにシリコン基板上に直接に形成した従来技術の高周波回路の場合、上述したような低損失な周波数特性は得られないが、誘電体支持膜３の下面に空隙を有する本実施の形態に係るメンブレイン構造では、きわめて低い損失特性を得ることができる。
【００６６】
実施の形態５．
図２６は、本発明に係る実施の形態５である接地型インダクタデバイスの構造を示す縦断面図である。この実施の形態５に係る接地型インダクタデバイスは、図２６に示すように、図２の実施の形態１に係る接地型インダクタデバイスに比較して、図２の完成された接地型インダクタデバイスの上面に、凹部１ａが凹部１２ａと対向するように、下記のキャップ型シリコン基板１２を重ねて接着したことを特徴としている。
【００６７】
すなわち、図３（ａ）乃至図３（ｄ）に図示した製造工程を用いて、シリコン基板１２上に、凹部１ａと同様の深さを有する凹部１２ａを形成した後、当該凹部１２ａの表面上に接地導体膜１３を形成する。そして、当該シリコン基板１２を上下反転させた後、図２の完成された接地型キャパシタデバイスの上面上に、上記上下反転されたシリコン基板１２を、２つの凹部１ａ，１２ａが対向するように重ね合わせて接着する。ここで、シリコン基板１においては、上述のように、誘電体支持膜３と、凹部１ａの接地導体膜２との間に空隙２０が形成される。一方、シリコン基板１２においては、誘電体支持膜３と、凹部１２ａの接地導体膜１３との間に空隙２１が形成される。なお、接地導体膜１３と、接地導体膜５とは接続されて接地されている。
【００６８】
以上のように構成された接地型インダクタデバイスにおいては、上述のメンブレイン構造を有するとともに、図２６において、誘電体支持膜３及び空隙２０を挟設する配線導体膜４と、２つの接地導体膜２及び１３とにより、マイクロストリップ線路を構成しており、当該マイクロストリップ線路に高周波信号を入力したとき、当該高周波信号は配線導体膜４の長手方向に伝搬し、当該高周波信号の電磁界は、誘電体支持膜３及び空隙２０を介して配線導体膜４と接地導体膜２との間で、また、空隙２１を介して配線導体膜４と接地導体膜１３との間で実質的に発生する。しかしながら、誘電体支持膜３はきわめて薄く、また電磁界の発生箇所のほとんどが空隙２０，２１であるので、誘電体基板を用いる従来技術のマイクロストリップ線路に比較して、伝送損失を大幅に低減できる。また、接地型インダクタデバイスである高周波回路を２つの接地導体膜２，１３により挟設し、２つの接地導体膜２，１３により当該接地型インダクタデバイスを実質的に囲むように形成しているので、外部からの雑音などの電磁界を遮蔽することができる。さらに、本実施の形態５では、２枚のシリコン基板１，１２のみを用いているので、３枚以上の基板を用いる従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００６９】
以上の実施の形態５に係るキャップ型シリコン基板１２については、実施の形態１のみに限らず、他の実施の形態に対して広く適用することができる。
【００７０】
実施の形態６．
図２７は、本発明に係る実施の形態６である接地型インダクタデバイスの構造を示す縦断面図である。この実施の形態６に係る接地型インダクタデバイスは、図２７に示すように、図２６の実施の形態５に比較して、シリコン基板１２に形成する凹部１２ａの深さを、配線導体膜４と接地導体膜１３との間で電磁界が実質的に発生しないような十分に深い深さに設定したことを特徴としている。
【００７１】
以上のように構成した接地型インダクタデバイスにおいては、当該デバイスに高周波信号を入力したときの電磁界は、配線導体膜４と接地導体膜２との間のみで空隙２０のみを介して発生するので、実施の形態５に比較して伝送損失を大幅に低減できる。また、接地型インダクタデバイスである高周波回路を２つの接地導体膜２，１３により挟設し、２つの接地導体膜２，１３により当該接地型インダクタデバイスを実質的に囲むように形成しているので、外部からの雑音などの電磁界を遮蔽することができる。さらに、本実施の形態６では、２枚のシリコン基板１，１２のみを用いているので、３枚以上の基板を用いる従来技術に比較して、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００７２】
以上の実施の形態６に係るキャップ型シリコン基板１２については、実施の形態１のみに限らず、他の実施の形態に対して広く適用することができる。
【００７３】
実施の形態７．
図２８は本発明に係る実施の形態７であるグランデッドコプレナ線路の構造を示す分解斜視図であり、図２９は図２８のＦ−Ｆ’線の断面を示す縦断面図である。本実施の形態７に係るグランデッドコプレナ線路は、図２８及び図２９に示すように、シリコン基板１０１の凹部１０３に形成された接地導体膜１０４と、誘電体支持膜１０５上に形成された伝送用配線導体膜１０６及び２つの接地導体膜１０７と、シリコン基板１０２の凹部１０８に形成された接地導体膜１０９とを備えて構成したことを特徴としている。
【００７４】
図２８及び図２９において、シリコン基板１０１の表面には、所定の深さを有する凹部１０３が形成されている。その凹部１０３とシリコン基板１０１の一部には、接地導体膜１０４が形成されている。接地導体膜１０４は、凹部１０３の全面に形成されるとともに、凹部１０３の斜面を介してシリコン基板１０１の一部まで延在して形成されている。接地導体膜１０４が形成されたシリコン基板１０１上に、誘電体支持膜１０５が形成される。当該誘電体支持膜１０５には、シリコン基板１０２と接合する側の表面中央にストリップ導体である伝送用配線導体膜１０６が形成され、当該伝送用配線導体膜１０６の幅方向の両側に、所定の間隔をおいて１対の接地導体膜１０７が形成されている。ここで、伝送用配線導体膜１０６と各接地導体膜１０７との間の間隔は、当該コプレナ線路に高周波信号を入力したときに、伝送用配線導体膜１０６と各接地導体膜１０７との間で電磁界が生じするような微小間隔であり、また、各接地導体膜１０７の幅は、伝送用配線導体膜１０６の幅に比較して十分に広くなるように設定されている。
【００７５】
また、誘電体支持膜１０５には、接地導体膜１０７と誘電体支持膜１０５とをそれらの厚さ方向で貫通する、後述するレジスト犠牲層１１４のエッチング用の複数の開口部１１２が形成される。さらに、接地導体膜１０４と接地導体膜１０９とが誘電体支持膜１０５を介して密着して対向する、空隙１１０の外側に位置する両側部分において、誘電体支持膜１０５をその厚さ方向で貫通するスルーホール１１１が形成され、当該スルーホール１１１内に接地導体膜１０７と同一の材料であるスルーホール導体１１１ｃを充填して形成する。
【００７６】
一方、シリコン基板１０２には、シリコン基板１０１と同様の深さを有する凹部１０８が形成され、その凹部１０８とシリコン基板１０２の一部には、接地導体膜１０９が形成されている。接地導体膜１０９は、凹部１０８の全面に形成されるとともに、凹部１０８の斜面を介してシリコン基板１０２の一部まで延在して形成されている。
【００７７】
図２９において、シリコン基板１０１と誘電体支持膜１０５とシリコン基板１０２は、凹部１０３と凹部１０８が対向するように、かつ誘電体支持膜１０５をシリコン基板１０１とシリコン基板１０２とで挟持するようにそれぞれ接合され、これにより、本実施の形態７に係るグランデッドコプレナ線路を構成している。なお、図２９の凹部１０３の空間は空気層である空隙１１０が形成され、凹部１０８の空間は空気層である空隙１１０が形成されている。以上のように構成されたグランデッドコプレナ線路においては、スルーホール導体１１１ｃを介して接地導体膜１０４と接地導体膜１０７と接地導体膜１０９とを電気的に接続することにより、伝送用配線導体膜１０６がこれら接地導体膜１０４，１０７，１０９で囲われるようになっている。
【００７８】
以上のように構成された本実施の形態７に係るグランデッドコプレナ線路においては、接地導体膜１０４、接地導体膜１０７及び接地導体膜１０９の電位が接地電位（０ボルト）に保持されている場合、高周波信号が伝送用配線導体膜１０６の長手方向に伝搬して伝送させることができる。このとき、伝送用配線導体膜１０６と接地導体膜１０７との距離が、伝送される高周波信号の波長と比較して十分に小さい場合、図２９に示す断面内に発生する電磁波はＴＥＭ波となる。ここで、ほとんどの電磁界エネルギーは、伝送用配線導体膜１０６と各接地導体膜１０７との間の空気領域及び伝送用配線導体膜１０６の上下部に設けられた空気層である空隙１１０の一部に分布するため、従来技術に係る誘電体基板を用いる伝送線路に比較して誘電体に係る誘電損失（伝送損失）を大幅に低減することができる。
【００７９】
以上の実施の形態においては、加工の容易性などを考慮して基本的にシリコン基板１０１，１０２を用いているが、本発明はこれに限らず、他の半導体基板や、ガラス基板などの誘電体基板を用いてもよい。
【００８０】
図３０（ａ）乃至図３０（ｅ）、図３１（ａ）乃至図３１（ｄ）、図３２（ａ）乃至図３２（ｄ）及び図３３は、図２８及び図２９のグランデッドコプレナ線路の製造工程を示す縦断面図である。以下、これらの図面を参照して、当該グランデッドコプレナ線路の製造方法について説明する。
【００８１】
まず最初に、シリコン基板１０１と誘電体支持膜１０５との構造体の製造工程について、図３０及び図３１を参照して説明する。まず、図３０（ａ）に示すように、例えばチョコラルスキー法などの公知の方法を用いて、上表面が平坦化されたシリコン基板１０１を形成する。次いで、図３０（ｂ）に示すように、シリコン基板１０１の表面上に、例えばフォトリソグラフィ法などを用いて、感光樹脂等のレジスト又はＳｉＯ_２膜からなるマスクパターン層１１３を形成する。そして、図３０（ｃ）に示すように、例えばＫＯＨなどのアルカリ水溶液を用いて、シリコン基板１０１の表面を６μｍの深さまでエッチングし、逆矩形錐台形状の凹部１０３を形成する。さらに、図３０（ｄ）に示すように、スパッタリング法と写真製版法を用いてＡｕからなる接地導体膜１０４を、凹部１０３の表面全体に、かつ凹部１０３の斜面を介してシリコン基板１０１の一部に延在するように形成する。また、図３０（ｅ）に示すように、レジスト犠牲層１１４を凹部１０３内に充填した後、当該レジスト犠牲層１１４の露出面が接地導体膜４のシリコン基板１０１の表面に延在した面と同一平面になるように、ＣＭＰ法を用いてレジスト犠牲層１１４を平坦化する。
【００８２】
次いで、図３１（ａ）に示すように、ＳｉｘＮｙ（０＜ｘ＜３，２＜ｙ＜５）にてなる誘電体支持膜１０５を、レジスト犠牲層１１４の表面と、その周囲のシリコン基板１０１の表面上に形成した後、図３１（ｂ）に示すように、凹部１０３が形成されていないシリコン基板１０１の表面上の位置において、誘電体支持膜３をその厚さ方向で貫通するようにスルーホール１１１を形成する。そして、図３１（ｃ）に示すように、誘電体支持膜１０５の表面上に、Ａｕにてなる導体膜を形成した後、写真製版法を用いて所定のパターンにより、ストリップ導体である伝送用配線導体膜１０６と、その幅方向の両側に配置された接地導体膜１０７とを形成する。ここで、同時にスルーホール１１１にも導体膜の材料が充填され、接地導体膜１０４と接地導体膜１０７を接続するスルーホール導体１１１ｃが形成される。また、空隙１１０上であって伝送用配線導体膜１０６から十分に離れた位置において、接地導体膜１０７及び誘電体支持膜１０５を、それらの厚さ方向で貫通し、レジスト犠牲層１１４が露出するように、イオンビームエッチング法を用いてエッチングすることにより、複数の開口部１１２を形成する。さらに、図３１（ｄ）に示すように、アセトンを用いてウエットエッチング法を用いて、開口部１１２を介してレジスト犠牲層１１４をエッチングすることにより除去する。
【００８３】
以上のような工程を経て、まず、シリコン基板１０１と誘電体支持膜１０５との構造体を形成する。
【００８４】
次いで、シリコン基板１０２の製造工程について、図３２（ａ）乃至図３２（ｄ）を参照して以下に説明する。なお、図３２（ａ）乃至図３２（ｄ）においては、シリコン基板１０１との配置関係で、上下反転して図示しているが、実際の製造工程では、上下反転したしシリコン基板１０２に対して処理を実行した後、シリコン基板１０１と接合する直前に、シリコン基板１０２を上下反転してシリコン基板１０１に接合する。
【００８５】
まず最初に、図３２（ａ）に示すように、図３０（ａ）に示す工程と同様に、シリコン基板１０２を形成した後、図３２（ｂ）に示すように、図３０（ｂ）で示した工程と同様な方法で、シリコン基板１０２上に、例えばレジスト又はＳｉＯ_２にてなるマスクパターン層１１６を形成する。次いで、図３２（ｃ）に示すように、図３０（ｃ）の工程と同様に、いわゆるマイクロマシニング技術を用いて、シリコン基板１０２に凹部１０８を形成する。さらに、図３２（ｄ）に示すように、図３０（ｄ）に示した工程と同様の方法で、接地導体膜１０９を、凹部１０８の表面の全面に、かつシリコン基板１０２の一部に延在するように形成する。
【００８６】
以上のようにして、シリコン基板１０１と誘電体支持膜１０５との構造体と、シリコン基板１０２とを形成した後、図３３に示すように、シリコン基板１０１の凹部１０３とシリコン基板１０２の凹部１０８が互いに対向するように、シリコン基板１０１と誘電体支持膜１０５との構造体と、シリコン基板１０２とを接合することにより、本実施の形態に係るグランデッドコプレナ線路が完成する。なお、２枚のシリコン基板１０１，１０２の接合方法としては、接地導体膜１０７と接地導体膜１０９とのＡｕ材料同士の加熱圧接法を用いてもよいし、もしくは、接地導体膜１０７と接地導体膜１０９との間に熱硬化型の有機接着層を挟設して接着してもよい。
【００８７】
以上説明したように、本実施の形態に係るグランデッドコプレナ線路によれば、伝送用配線導体膜１０６及び各接地導体膜１０７を形成する構成要素として、従来技術のように誘電体基板を用いず、きわめて薄い誘電体支持膜１０５を用いて当該誘電体支持膜１０５上にコプレナ線路を形成したので、当該コプレナ線路に高周波信号を入力したときに電磁界は、誘電体支持膜１０５及び、伝送用配線導体膜１０６と各接地導体膜１０７との間の空気層部分（空隙１１０の一部分）にのみ発生するので、従来技術に比較して、誘電損失や伝送損失を大幅に低減することができ、これにより、伝送効率を向上できる。また、当該コプレナ線路は接地導体膜１０４，１０９により囲まれているので、外部からの電磁界を遮蔽することができる。
【００８８】
さらに、誘電体基板に代えて誘電体支持膜１０５及び空気層である空隙１１０を用いて、例えば特性インピーダンスが５０Ωであるグランデッドコプレナ線路を構成したので、伝送用配線導体膜１０６及び各接地導体膜１０７と、各接地導体膜１０４，１０９との間の厚さを従来技術に比較して薄くすることができるので、大幅に小型化することができる。またさらに、本実施の形態は、上述のごとく、グランデッドコプレナ線路の構造が簡単であり、片面加工のみで製造できるので、製造工程を簡単化でき、これにより、製造コストを低減できる。
【００８９】
以上の実施の形態７において、シリコン基板１０１とシリコン基板１０２とを接合しているが、本発明はこれに限らず、図３１（ｄ）に示すシリコン基板１０１のみの構造で、グランデッドコプレナ線路を構成して実施してもよい。
【００９０】
実施の形態７の変形例．
図３４（ａ）及び図３４（ｂ）は、図３０（ｅ）から図３１（ｄ）までの部分工程における問題点を説明するための当該部分工程を示す縦断面図であり、図３５（ａ）乃至図３５（ｆ）は、図３４（ａ）及び（ｂ）の部分工程における問題点を解決するための当該部分工程を示す縦断面図である。この実施の形態７の変形例では、実施の形態７の製造方法をさらに改良した製造方法を図３４及び図３５を参照して以下に説明する。図３４では、レジスト犠牲層１１４を平坦化する工程（図３０（ｅ）参照。）で生じる問題点を示すものである。なお、図３４では、シリコン基板１０１の表面における凹部１０３の幅をＷで示す。
【００９１】
上述の図３０（ｅ）に示す工程では、しばしば、凹部１０３の幅が所定のしきい値幅（当該しきい値幅は、例えば、一例として５０μｍであり、もしくは、動作波長や製造する装置のサイズに依存して、１０μｍから２ｍｍの範囲で決定される。）よりも広くなる場合がある。図３０（ｅ）に示す工程では、凹部１０３の中に充填されるレジスト犠牲層１１４を、接地導体膜１０７と同一平面となるようにＣＭＰ法を用いて平坦化する。ＣＭＰ法では、硬材料と軟材料とが同一平面状に露出すると、軟材料の研磨がより速く進行し軟材料の表面が凹形状になる現象が生じるいわゆる「ディッシング」が発生する。ディッシングは、硬材料の露出面積に対する軟材料の露出面積が大きくなると、より顕著に現れる。従って、凹部１０３の幅Ｗが、例えば５０μｍ又は１０μｍ乃至２ｍｍで決定されるしきい値幅を超えるような場合、レジスト犠牲層１１４のレジストが周囲に設けられた接地導体膜１０４のＡｕより軟性を示すため、図３４（ａ）に示すように、レジスト犠牲層１１４が凹形状となってしまう。この結果、伝送用配線導体膜１０６と各接地導体層１０７が、図３４（ｂ）に示すように、レジスト犠牲層１１４の凹形状を反映して形成されてしまう。このため、当該コプレナ線路の特性インピーダンスは設計値から大幅に変化し、挿入損失の原因となるという問題点があった。
【００９２】
この問題点を解決する製造方法を、当該グランデッドコプレナ線路の製造工程のうちの部分工程を示す図３５（ａ）乃至図３５（ｆ）を用いて以下に詳細に説明する。なお、当該製造方法は、実施の形態１において説明したディッシングの低減方法とは、別のディッシングの低減方法を示す。
【００９３】
図３５（ａ）は、図３０（ｅ）に示した工程まで終了したシリコン基板１０１を示す。図３５（ａ）に示すように、凹部１０３に充填されているレジスト犠牲層１１４の表面にはディッシングが発生している。次いで、図３５（ｂ）に示すように、レジスト犠牲層１１４用のレジストをシリコン基板１０１の全面に塗布する。次いで、図３５（ｃ）に示すように、レジスト犠牲層１１４が平坦になるまで複数回塗布する。なお、接地導体膜１０４から平坦化されたレジスト犠牲層１１４の表面までの厚さ方向の厚さをｄとする。そして、図３５（ｄ）に示すように、レジスト犠牲層１１４の表面から深さｄ１（＜ｄ）だけ露光した後、図３５（ｅ）に示すように、露光された深さｄ１に相当するレジスト犠牲層１１４のレジストを現像液を用いてエッチングして除去する。現像液によるレジスト犠牲層１１４のレジストのエッチングは、露光された領域でエッチングの進行が早く、未露光領域で緩やかに進行する。このため、未露光領域では深さｄ２（＝ｄ−ｄ１）に相当するレジストを残すことが可能となる。
【００９４】
次いで、図３５（ｆ）に示すように、図３５（ｅ）に示した工程と同様に、現像液を用いて深さｄ２に相当するレジスト犠牲層１１４のレジストをエッチングして除去する。上述の通り、この領域でのエッチング速度は非常に緩やかであるため、接地導体膜１０４の表面とレジスト犠牲層１１４の表面とが同一平面状となるように時間制御することが可能である。従って、レジスト犠牲層１１４のエッチングは現像液の侵漬により面内均一に進行するため、表面の平坦性が保たれディッシングのような現象を回避することが可能となる。これにより、当該グランデッドコプレナ線路などの高周波線路の製造時の歩留まりを大幅に向上することができる。
【００９５】
他の変形例．
以上の実施の形態においては、インダクタデバイス、キャパシタデバイス、ハイブリッド回路、低域通過フィルタ回路、及び伝送線路の一例について説明しているが、本発明はこれに限らず、マイクロ波、準ミリ波又はミリ波などの高周波帯で動作可能な種々の高周波デバイス、高周波回路、高周波伝送線路などを含む高周波装置に広く適用することができる。
【００９６】
以上の実施の形態においては、複数の開口部８，１１２を形成しているが、本発明はこれに限らず、レジスト犠牲層３２，１１４を除去するために必要な少なくとも１つの開口部を形成してもよい。
【００９７】
【発明の効果】
以上詳述したように、本発明に係る高周波伝送線路によれば、基板表面に凹部を有する基板と、少なくとも上記凹部を含む上記基板上に形成された第１の配線導体と、上記基板の凹部の直上に空隙を挟んで上記基板上に形成された誘電体支持膜と、上記誘電体支持膜の表面の一部に形成された第２の配線導体とを備える。従って、従来技術に比較して、構造が簡単であって、製造工程が簡単であり、しかも伝送損失をさらに低減できる高周波装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１である接地型インダクタデバイスの構造を示す分解斜視図である。
【図２】図１のＡ−Ａ’線の断面を示す縦断面図である。
【図３】（ａ）は図１の接地型インダクタデバイスの製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図１の接地型インダクタデバイスの製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図１の接地型インダクタデバイスの製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図１の接地型インダクタデバイスの製造工程のうちの第４の工程を示す縦断面図であり、（ｅ）は図１の接地型インダクタデバイスの製造工程のうちの第５の工程を示す縦断面図であり、（ｆ）は図１の接地型インダクタデバイスの製造工程のうちの第６の工程を示す縦断面図である。
【図４】（ａ）は図１の接地型インダクタデバイスの製造工程のうちの第７の工程を示す縦断面図であり、（ｂ）は図１の接地型インダクタデバイスの製造工程のうちの第８の工程を示す縦断面図であり、（ｃ）は図１の接地型インダクタデバイスの製造工程のうちの第９の工程を示す縦断面図であり、（ｄ）は図１の接地型インダクタデバイスの製造工程のうちの第１０の工程を示す縦断面図であり、（ｅ）は図１の接地型インダクタデバイスの製造工程のうちの第１１の工程を示す縦断面図である。
【図５】（ａ）は図３（ｅ）から図４（ａ）までの部分工程における問題点を説明するための当該部分工程のうちの第１の工程を示す縦断面図であり、（ｂ）は当該部分工程のうちの第２の工程を示す縦断面図である。
【図６】（ａ）は図５（ａ）及び（ｂ）の部分工程における問題点を解決するための当該部分工程のうちの第１の工程を示す縦断面図であり、（ｂ）は当該部分工程のうちの第２の工程を示す縦断面図である。
【図７】本発明に係る実施の形態１の変形例である直列接続型インダクタデバイスの構造を示す分解斜視図である。
【図８】図７のＢ−Ｂ’線の断面を示す縦断面図である。
【図９】本発明に係る実施の形態２である直列接続型キャパシタデバイスの構造を示す分解斜視図である。
【図１０】図９のＣ−Ｃ’線の断面を示す縦断面図である。
【図１１】（ａ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第４の工程を示す縦断面図であり、（ｅ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第５の工程を示す縦断面図であり、（ｆ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第６の工程を示す縦断面図である。
【図１２】（ａ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第７の工程を示す縦断面図であり、（ｂ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第８の工程を示す縦断面図であり、（ｃ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第９の工程を示す縦断面図であり、（ｄ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第１０の工程を示す縦断面図であり、（ｅ）は図９の直列接続型キャパシタデバイスの製造工程のうちの第１１の工程を示す縦断面図である。
【図１３】本発明に係る実施の形態２の変形例である接地型キャパシタデバイスの構造を示す分解斜視図である。
【図１４】図１３のＤ−Ｄ’線の断面を示す縦断面図である。
【図１５】本発明に係る実施の形態３であるハイブリッド回路の構造を示す分解斜視図である。
【図１６】図１５のハイブリッド回路の等価回路を示す回路図である。
【図１７】図１５のハイブリッド回路の実験結果であって、当該ハイブリッド回路の通過係数Ｓ２１，Ｓ３１及び反射係数Ｓ１１の周波数特性を示すグラフである。
【図１８】図１５のハイブリッド回路の実験結果であって、当該ハイブリッド回路のポートＰ１から高周波信号を入力したときのポートＰ２での高周波信号に対するポートＰ３での高周波信号の位相差の周波数特性を示すグラフである。
【図１９】本発明に係る実施の形態４である低域通過フィルタ回路の構造を示す分解斜視図である。
【図２０】図１９のＥ−Ｅ’線の断面を示す縦断面図である。
【図２１】図１９の低域通過フィルタ回路の等価回路を示す回路図である。
【図２２】（ａ）は図１９の低域通過フィルタ回路の製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図１９の低域通過フィルタ回路の製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図１９の低域通過フィルタ回路の製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図１９の低域通過フィルタ回路の製造工程のうちの第４の工程を示す縦断面図である。
【図２３】（ａ）は図１９の低域通過フィルタ回路の製造工程のうちの第５の工程を示す縦断面図であり、（ｂ）は図１９の低域通過フィルタ回路の製造工程のうちの第６の工程を示す縦断面図であり、（ｃ）は図１９の低域通過フィルタ回路の製造工程のうちの第７の工程を示す縦断面図であり、（ｄ）は図１９の低域通過フィルタ回路の製造工程のうちの第８の工程を示す縦断面図である。
【図２４】（ａ）は図１９の低域通過フィルタ回路の製造工程のうちの第９の工程を示す縦断面図であり、（ｂ）は図１９の低域通過フィルタ回路の製造工程のうちの第１０の工程を示す縦断面図であり、（ｃ）は図１９の低域通過フィルタ回路の製造工程のうちの第１１の工程を示す縦断面図であり、（ｄ）は図１９の低域通過フィルタ回路の製造工程のうちの第１２の工程を示す縦断面図である。
【図２５】図１９の低域通過フィルタ回路の実験結果であって、当該低域通過フィルタ回路の通過係数Ｓ２１及び反射係数Ｓ１１の周波数特性を示すグラフである。
【図２６】本発明に係る実施の形態５である接地型インダクタデバイスの構造を示す縦断面図である。
【図２７】本発明に係る実施の形態６である接地型インダクタデバイスの構造を示す縦断面図である。
【図２８】本発明に係る実施の形態７であるグランデッドコプレナ線路の構造を示す分解斜視図である。
【図２９】図２８のＦ−Ｆ’線の断面を示す縦断面図である。
【図３０】（ａ）は図２８のグランデッドコプレナ線路の製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図２８のグランデッドコプレナ線路の製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図２８のグランデッドコプレナ線路の製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図２８のグランデッドコプレナ線路の製造工程のうちの第４の工程を示す縦断面図であり、（ｅ）は図２８のグランデッドコプレナ線路の製造工程のうちの第５の工程を示す縦断面図である。
【図３１】（ａ）は図２８のグランデッドコプレナ線路の製造工程のうちの第６の工程を示す縦断面図であり、（ｂ）は図２８のグランデッドコプレナ線路の製造工程のうちの第７の工程を示す縦断面図であり、（ｃ）は図２８のグランデッドコプレナ線路の製造工程のうちの第８の工程を示す縦断面図であり、（ｄ）は図２８のグランデッドコプレナ線路の製造工程のうちの第９の工程を示す縦断面図である。
【図３２】（ａ）は図２８のグランデッドコプレナ線路の製造工程のうちの第１０の工程を示す縦断面図であり、（ｂ）は図２８のグランデッドコプレナ線路の製造工程のうちの第１１の工程を示す縦断面図であり、（ｃ）は図２８のグランデッドコプレナ線路の製造工程のうちの第１２の工程を示す縦断面図であり、（ｄ）は図２８のグランデッドコプレナ線路の製造工程のうちの第１３の工程を示す縦断面図である。
【図３３】図２８のグランデッドコプレナ線路の製造工程のうちの第１４の工程を示す縦断面図である。
【図３４】（ａ）は図３０（ｅ）から図３１（ｄ）までの部分工程における問題点を説明するための当該部分工程のうちの第１の工程を示す縦断面図であり、（ｂ）は当該部分工程のうちの第２の工程を示す縦断面図である。
【図３５】（ａ）は図３４（ａ）及び（ｂ）の部分工程における問題点を解決するための当該部分工程のうちの第１の工程を示す縦断面図であり、（ｂ）は当該部分工程のうちの第２の工程を示す縦断面図であり、（ｃ）は当該部分工程のうちの第３の工程を示す縦断面図であり、（ｄ）は当該部分工程のうちの第４の工程を示す縦断面図であり、（ｅ）は当該部分工程のうちの第５の工程を示す縦断面図であり、（ｆ）は当該部分工程のうちの第６の工程を示す縦断面図である。
【符号の説明】
１　シリコン基板、１ａ　凹部、１ｂ　凸部、２，２ａ，２ｃ，２ｅ，２ｅａ，２ｅｂ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ　接地導体膜、２ｂ，２ｂａ，２ｂｂ，２ｂｃ，２ｄ　配線導体膜、３　誘電体支持膜、４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ　配線導体膜、４ａａ，４ｉａ　接続用ストリップ導体、５　スルーホール、５ｃ　スルーホール導体、６，６ａ，６ｂ，６ｃ，６ｄ　配線導体膜、７，７ａ，７ｂ，７ｃ，７ｄ　スルーホール、７ｃ，７ａｃ，７ｂｃ，７ｃｃ，７ｄｃ　スルーホール導体、８　開口部、９，９ａ，９ｂ　スルーホール、９ｃ，９ａｃ，９ｂｃ　スルーホール導体、１０，１１ａ，１１ｂ，１１ｃ，１１ｄ　配線導体膜、１２　シリコン基板、１２ａ，１２ｂ凹部、２０，２１，２２　空隙、３１　マスクパターン層、３２　レジスト犠牲層、１０１，１０２　シリコン基板、１０３　凹部、１０４　接地導体膜、１０５　誘電体支持膜、１０６　配線導体膜、１０７　接地導体膜、１０８　凹部、１０９　接地導体膜、１１０　空隙、１１１　スルーホール、１１１ｃ　スルーホール導体、１１２　開口部、１１３　マスクパターン層、１１４　レジスト犠牲層、１１６　マスクパターン層、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５　ポート。

Claims (20)

1. 基板表面に凹部を有する基板と、
   少なくとも上記凹部を含む上記基板上に形成された第１の配線導体と、
   上記基板の凹部の直上に空隙を挟んで上記基板上に形成された誘電体支持膜と、
   上記誘電体支持膜の表面の一部に形成された第２の配線導体とを備えたことを特徴とする高周波装置。
2. 上記第１の配線導体と上記第２の配線導体の位置における上記誘電体支持膜を貫通するように形成された少なくとも１つの第１のスルーホールと、
   上記第１のスルーホールに形成され、上記第１の配線導体と上記第２の配線導体とを接続する第１のスルーホール導体とをさらに備えたことを特徴とする請求項１記載の高周波装置。
3. 上記基板は、上記基板の凹部上に形成され、上記誘電体支持膜の少なくとも一部を支持する凸部をさらに備えたことを特徴とする請求項１又は２記載の高周波装置。
4. 上記凸部と上記誘電体支持膜との間に形成された第３の配線導体をさらに備えたことを特徴とする請求項３記載の高周波装置。
5. 上記誘電体支持膜の裏面の少なくとも一部に形成された第４の配線導体をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の高周波装置。
6. 上記第２の配線導体と上記第４の配線導体の位置における上記誘電体支持膜を貫通するように形成された少なくとも１つの第２のスルーホールと、
   上記第２のスルーホールに形成され、上記第２の配線導体と上記第４の配線導体とを接続する第２のスルーホール導体とをさらに備えたことを特徴とする請求項５記載の高周波装置。
7. 上記誘電体支持膜を貫通するように上記空隙の直上に形成され、上記空隙を形成するための少なくとも１つの開口部をさらに備えたことを特徴とする請求項１乃至６のうちのいずれか１つに記載の高周波装置。
8. 上記第１の配線導体は接地導体であることを特徴とする請求項１乃至７のうちのいずれか１つに記載の高周波装置。
9. 請求項１乃至８のいずれか１つに記載の高周波装置と、
   基板表面に凹部を有する別の基板と、
   少なくとも上記凹部を含む上記別の基板上に形成された第５の配線導体とをさらに備え、
   上記基板の凹部と上記別の基板の凹部が対向するように、上記基板と上記別の基板とを接合したことを特徴とする高周波装置。
10. 上記第５の配線導体は接地導体であることを特徴とする請求項９記載の高周波装置。
11. 上記第１の配線導体と上記第２の配線導体に高周波信号を入力したときに、
    上記基板の凹部の深さは、上記高周波信号の電磁界が上記第１の配線導体と上記第２の配線導体との間で実質的に発生するように設定され、
    上記別の基板の凹部の深さは、上記高周波信号の電磁界が上記第２の配線導体と上記第５の配線導体との間で実質的に発生するように設定されたことを特徴とする請求項１０記載の高周波装置。
12. 上記第１の配線導体と上記第２の配線導体に高周波信号を入力したときに、
    上記基板の凹部の深さは、上記高周波信号の電磁界が上記第１の配線導体と上記第２の配線導体との間で実質的に発生するように設定され、
    上記別の基板の凹部の深さは、上記高周波信号の電磁界が上記第２の配線導体と上記第５の配線導体との間で実質的に発生しないように設定されたことを特徴とする請求項１０記載の高周波装置。
13. 基板表面を所定の深さまでエッチングして凹部を形成する第１の工程と、
    少なくとも上記凹部を含む上記基板上に第１の配線導体又は第３の配線導体を形成する第２の工程と、
    上記基板の凹部の中に犠牲層材料を充填し、少なくとも上記凹部とその周辺以外の基板上に形成された当該犠牲層材料を除去する第３の工程と、
    上記犠牲層材料の表面と、上記基板又は上記第１の配線導体の表面が実質的に同一の平面上になるように平坦化して犠牲層を形成する第４の工程と、
    少なくとも平坦化された上記犠牲層の表面及び上記基板上に誘電体支持膜を形成する第５の工程と、
    上記誘電体支持膜の表面に第２の配線導体を形成する第６の工程と、
    上記誘電体支持膜を貫通する少なくとも１つの開口部を上記犠牲層の直上に形成する第７の工程と、
    上記開口部を介して上記犠牲層を除去する第８の工程とを含むことを特徴とする高周波装置の製造方法。
14. 請求項１３記載の高周波装置の製造方法において、
    上記第５の工程と上記第６の工程の間に、上記第１の配線導体と上記第２の配線導体の位置における上記誘電体支持膜を貫通する第１のスルーホールを形成する第９の工程をさらに含み、
    上記第６の工程は、上記第２の配線導体を上記第１のスルーホールに充填し、上記第１の配線導体と上記第２の配線導体を接続する第１のスルーホール導体を形成することを特徴とする高周波装置の製造方法。
15. 請求項１３又は１４記載の高周波装置の製造方法において、
    上記第４の工程と上記第５の工程との間に、少なくとも平坦化された該犠牲層の表面に第４の配線導体を形成する第１０の工程をさらに含み、
    上記第５の工程は、少なくとも上記第４の配線導体と上記平坦化された上記犠牲層の表面及び上記基板上に誘電体支持膜を形成することを特徴とする高周波装置の製造方法。
16. 請求項１５記載の高周波装置の製造方法において、
    上記第５の工程と上記第６の工程の間に、上記第２の配線導体と上記第４の配線導体の位置における上記誘電体支持膜を貫通する第２のスルーホールを形成する第１１の工程をさらに含み、
    上記第６の工程は、上記第２の配線導体を上記第２のスルーホールに充填し、上記第２の配線導体と上記第４の配線導体を接続する第２のスルーホール導体を形成することを特徴とする高周波装置の製造方法。
17. 基板表面に凹部を有する第１の基板と、
    少なくとも上記凹部を含む上記第１の基板上に形成された第１の接地導体と、
    上記第１の基板の凹部の直上に空隙を挟んで上記第１の基板上に形成された誘電体支持膜と、
    上記誘電体支持膜の表面の一部に形成された伝送用配線導体と、
    上記伝送用配線導体の両側の誘電体支持膜の表面に、上記伝送用配線導体と所定の間隔を有して形成された第２の接地導体とを備えたことを特徴とする高周波装置。
18. 基板表面に凹部を有する第２の基板と、
    少なくとも上記凹部を含む上記第２の基板上に形成された第３の接地導体とをさらに備え、
    上記第１の基板の凹部と上記第２の基板の凹部とが互いに対向するように、上記第１の基板と上記第２の基板とを接合し、上記第１の接地導体と上記第２の接地導体と上記第３の接地導体とを接続したことを特徴とする請求項１７記載の高周波装置。
19. 上記第１の接地導体と上記第３の接地導体を、上記伝送用配線導体が上記第１の接地導体と上記第３の接地導体とにより実質的に包囲されるように形成したことを特徴とする請求項１８記載の高周波装置。
20. 上記誘電体支持膜と第２の接地導体とを貫通するように上記空隙の直上に形成され、上記空隙を形成するための少なくとも１つの開口部をさらに備えたことを特徴とする請求項１７乃至１９のうちのいずれか１つに記載された高周波装置。

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