JP2004356310A - 半導体高周波装置とその製造方法 - Google Patents
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Abstract
【課題】従来技術に比較して、小型・軽量化することができ、製造方法が簡単であって、しかも５ＧＨｚ以上の高い周波数帯においても低損失である半導体高周波装置とその製造方法を提供する。
【解決手段】シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成されたミアンダ形状のストリップ導体である配線導体膜５０と、その両端のシリコン基板１上に位置する引き出し電極５０ａ，５０ｂとによりインダクタデバイス６０を形成する。当該インダクタデバイス６０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装することにより半導体高周波装置を形成した。
【選択図】 図２
【解決手段】シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成されたミアンダ形状のストリップ導体である配線導体膜５０と、その両端のシリコン基板１上に位置する引き出し電極５０ａ，５０ｂとによりインダクタデバイス６０を形成する。当該インダクタデバイス６０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装することにより半導体高周波装置を形成した。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波、準ミリ波及びミリ波などの高周波信号を伝送し又は処理する、高周波伝送線路、高周波デバイスや高周波回路などの高周波装置を半導体素子に適用する半導体高周波装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、マイクロマシニング技術を用いた高周波デバイスである、いわゆるＲＦＭＥＭＳ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ）デバイスが注目されている。本技術では、高アスペクト構造やメンブレイン構造を作製できるため、安価なシリコン基板上に高周波回路を作製しても基板の影響を受けにくく、従って、低コストで高性能な高周波デバイスが期待できる。また、近年、高周波用のシリコンＣＭＯＳ回路において、その使用可能な上限周波数がＧＨｚ帯まで伸びており、シリコンのＣＭＯＳ能動回路とＲＦ−ＭＥＭＳ受動回路を一体化することによって、高周波用モジュールの高機能化と小型化が期待されている。
【０００３】
一方、高周波受動回路素子と、能動回路である半導体素子とを一体化する方法は、両者を同一基板上に形成するモノリシック手法と、素子の何れか一方を他方にフリップチップ実装するハイブリッド手法がある。ここで、「フリップチップ実装」とは、ＩＣチップ表面部の電極（ボンディングパッド）にバンプと呼ばれる瘤形状の突起電極を有するＩＣチップ、もしくはそのようなチップ形態をいい、このチップを下向きに（フェースダウン）にしてプリント基板などの配線部に実装させることをいう。
【０００４】
例えば、モノリシック手法を用いて、高周波受動回路素子と、能動回路である半導体素子とを一体化した高周波装置（以下、従来例という。）が非特許文献１において報告されている。この従来例の高周波装置では、シリコン基板上に受動回路であるスパイラル型インダクタが、有機高分子材料であるＢＣＢ（ベンゾシクロブテン）を層間絶縁膜に用いて形成されており、このスパイラル型インダクタを含む高周波回路では、同一のシリコン基板上に能動回路素子が配置され、上記受動回路とモノリシックで構成されている。
【０００５】
【非特許文献１】
Ｐ． Ａｂｅｌｅ ｅｔ ａｌ．， ”Ｓｉ ＭＭＩＣ Ｑｕａｄｒａｔｕｒｅ Ｈｙｂｒｉｄ Ｃｏｕｐｌｅｒ ｆｏｒ １．３５ＧＨｚ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ ｏｎ Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ｐｐ．８３−８６， Ｇｅｒｍａｎｙ， Ａｐｒｉｌ， ２０００。
【０００６】
【発明が解決しようとする課題】
高周波受動回路素子と、能動回路である半導体素子とを一体化するための、モノリシック手法とハイブリッド手法においては、各手法において長所、短所があるが、高周波装置では、受動回路素子がかなりの面積を占めるため、モノリシック手法では全体サイズが大きくなってしまう。また、１０ＧＨｚ以上の高い周波数帯になると、能動回路で使われる低抵抗シリコン基板が、受動回路側では損失の原因となり、モノリシック化には問題があった。
【０００７】
特に、従来例の高周波装置では、高い周波数側で層間絶縁膜の誘電率が無視できなくなり、所望の特性を得るための適用可能な周波数上限は高々５ＧＨｚ程度であった。
【０００８】
以上説明したように、従来例の高周波装置では、安価なシリコン基板を用いる場合、適用周波数に限界があり、５ＧＨｚ以上の通信用途に対しては有効でない。また、受動回路が能動回路と同一平面上に存在するため、素子サイズが大きくなるなどの問題があった。
【０００９】
本発明の目的は以上の問題点を解決し、従来技術に比較して、小型・軽量化することができ、製造方法が簡単であって、しかも５ＧＨｚ以上の高い周波数帯においても低損失である半導体高周波装置とその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体高周波装置は、基板表面に第１の凹部を有する第１の基板と、少なくとも上記第１の凹部を含む上記第１の基板上に形成された配線導体とを備えた機能デバイスと、
基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装したことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明に係る種々の実施の形態について詳細説明する。なお、図面において、同様の構成要素については同一の符号を付して、その詳細説明を省略する。
【００１２】
実施の形態１．
図１は本発明に係る実施の形態１であるインダクタデバイス６０の構造を示す斜視図であり、図２は図１のインダクタデバイス６０をフェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス６０の幅方向の中央部を切断したときの縦断面図である。
【００１３】
この実施の形態１に係るインダクタデバイス６０は、ＭＥＭＳ技術を用いて形成された機能デバイスであって、図１及び図２に示すように、シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成されたミアンダ形状のストリップ導体である配線導体膜５０と、その両端のシリコン基板１上に位置する引き出し電極５０ａ，５０ｂとによりインダクタデバイス６０を形成し、当該インダクタデバイス６０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装したことを特徴としている。
【００１４】
まず、インダクタデバイス６０の構造及び製造方法について図１及び図２を参照して以下に説明する。
【００１５】
図１及び図２において、シリコン基板１には所定の深さを有する逆矩形錐台形状の凹部１ａが、いわゆるマイクロマイニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより形成される。次いで、当該凹部１ａの底面に、並びにその底面から斜面を介して例えば符号５０ａ，５０ｂで示すごとくシリコン基板１の表面に延在するように、スパッタリング法、写真製版法及びイオンビームエッチング法を用いて、Ａｕにてなりミアンダ形状を有する配線導体膜５０が形成されている。さらに、上記凹部１ａの底面であって配線導体膜５０が形成されていない部分をさらに、当該配線導体膜５０をマスクパターンとして用いて例えばイオンビームエッチング法又はウエットエッチング法を用いてエッチングすることにより、凹部１ａの底面よりも深い凹部１ｂを形成する。すなわち、配線導体膜５０は凹部１ａの底面上に形成されているが、その周囲はさらなるエッチングによりより深い凹部１ｂが形成されている。
【００１６】
次いで、以上のように形成された図１のインダクタデバイス６０に加えて、図２に示すように、シリコン基板１上に、高周波ＦＥＴなどの半導体素子回路を含む能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａを形成してなるシリコン基板１を用意する。ここで、ＲＦ−ＣＭＯＳ素子回路１１ａは、その形成面上に、少なくとも、２つの電極パッド１２ａ，１２ｂを有している。
【００１７】
そして、上記インダクタデバイス６０を、図２に示すように上下逆にひっくり返してフェースダウンし、シリコン基板１の凹部１ａの底面が別のシリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように配置し、かつ引き出し電極５０ａがメタルバンプ９ａを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａに電気的に接続され、引き出し電極５０ｂがメタルバンプ９ｂを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ｂに電気的に接続されるように、メタルバンプ９ａ，９ｂ及びいわゆるアンダーフィルと呼ばれる樹脂補強材１０を用いて、インダクタデバイス６０をシリコン基板１上にフリップチップ実装する。以上の工程により、実施の形態１に係る半導体高周波装置が完成する。ここで、図２に示すように、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成される。
【００１８】
ここで、樹脂補強材１０は、フリップチップ実装時の２つのシリコン基板１，１１間の接着固定度を高めてその信頼性を上げるために用いられる。また、凹部１ａの底面のうち配線導体膜５０が形成されていない底面をさらにエッチングしてより深い底面の凹部１ｂを形成していることにより、配線導体膜５０を含むインダクタデバイス６０に高周波信号を入力したときに、配線導体膜５０と、ＲＦ−ＣＭＯＳ素子回路１１ａの接地導体（図示せず。）との間に発生する電磁界がシリコン基板１内に漏洩することを防止し、これにより、インダクタデバイス６０自体の伝送損失を大幅に低減できる。なお、本実施の形態において凹部１ｂの形成は省略してもよい。
【００１９】
以上のように構成された本実施の形態に係る半導体高周波装置によれば、以下の特有の効果を有する。
（１）例えばインダクタデバイス６０の受動回路に凹部１ａ，１ｂを形成し、その底面に回路パターンを形成するため、フェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａである能動素子を有するシリコン基板１１にフリップチップ実装しても、上記凹部１ａにより、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成されているので、受動回路が能動回路からの漏洩する電磁波の干渉を受けにくい。
（２）また、これにより、インダクタデバイス６０の伝送線路の特性インピーダンスなどのパラメータを、フリップチップ実装した後の影響をほとんど考えずに、受動回路単体で最適化でき、設計自由度が大幅に増大する。
（３）さらに、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａの直上に受動回路であるインダクタデバイス６０を実装できるため、全体としてのデバイス面積を小さくすることができる。
（４）またさらに、受動回路であるインダクタデバイス６０と、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａが別々のシリコン基板１，１１で形成されているので、受動回路のために高抵抗率のシリコン基板１が適用可能で、より高い周波数帯でも低損失な受動回路であるインダクタデバイス６０が実現できる。
【００２０】
実施の形態２．
図３は本発明に係る実施の形態２であるインダクタデバイス７０の構造を示す分解斜視図であり、図４は図３のインダクタデバイス７０の構造を示す、一点鎖線の折れ線のＡ−Ａ’線についての縦断面図である。また、図５は図３及び図４のインダクタデバイス７０をフェースダウンし、ＲＦ−ＣＭＯＳ素子回路１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス７０の幅方向の中央部付近のＡ−Ａ’線を切断したときの縦断面図である。
【００２１】
この実施の形態２に係るインダクタデバイス７０は、図３及び図４に示すように、シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成された誘電体支持膜３と、凹部１ａ内の空隙を挟設する、誘電体支持膜３上に形成されたミアンダ形状のストリップ導体である配線導体膜４と、凹部１ａ上に形成された接地導体膜２とにより、マイクロストリップ線路を構成することにより、インダクタデバイス７０を形成し、ここで、配線導体膜４が形成されていない誘電体支持膜３上に形成された配線導体膜６をスルーホール７内のスルーホール導体７ｃを介して接地導体膜２ａに接続して接地し、さらに、図５に示すように、上記形成されたインダクタデバイス７０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装したことを特徴としている。
【００２２】
図３及び図４において、シリコン基板１には所定の深さを有する逆矩形錐台形状の凹部１ａが形成され、当該凹部１ａの表面に、並びにその表面から例えば符号２ａで示すごとくシリコン基板１の表面に延在して、インダクタデバイスのＱ値を上げるために、Ａｕにてなる接地導体膜２が形成されている。シリコン基板１及びその凹部１ａの直上であって空隙２０を介して、ＳｉｘＮｙ（０＜ｘ＜３，２＜ｙ＜５）にてなり、いわゆる誘電体メンブレイン支持膜と呼ばれる誘電体支持膜３が形成され、さらに、当該誘電体支持膜３上にＡｕにてなるミアンダ形状のストリップ導体であって、高周波においてインダクタを構成する配線導体膜４が形成されている。当該配線導体膜４の一端４ａ及び他端４ｂは、図５のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａ，１２ｂと接続される端子として形成される。さらに、シリコン基板１の凹部１ａが形成されていない接地導体膜２ａの直上であって、配線導体膜４が形成されていないが配線導体膜６が形成されたシリコン基板１の縁端部の位置において、誘電体支持膜３をその厚さ方向に貫通するスルーホール７にスルーホール導体７ｃが充填され、これにより、上記配線導体膜６は、スルーホール導体７ｃを介して、その直下の接地導体膜２ａに接続されて接地される。
【００２３】
また、シリコン基板１の凹部１ａ上であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、誘電体支持膜３を貫通する矩形形状の開口部８が形成されている。当該開口部８は後述する製造工程において凹部１ａ内に充填されたレジスト犠牲層３２をエッチングするために用いられる。ここで、レジスト犠牲層３２が除去されることにより、凹部１ａ上の接地導体膜２と、配線導体膜４が形成された誘電体支持膜３との間に凹部１ａとほぼ同じ体積を有し、空気層を構成する空隙２０が形成される。
【００２４】
図６（ａ）乃至図６（ｆ）及び図７（ａ）乃至図７（ｅ）は、図３及び図４のインダクタデバイス７０の製造工程のうちの各工程を示す縦断面図である。これら図６及び図７を参照して、図３及び図４のインダクタデバイス７０の製造工程について以下に説明する。
【００２５】
まず、図６（ａ）に示すように、シリコン基板１の表面上に、シリコン酸化膜からなり、所定のパターンを有するマスクパターン層３１が熱酸化法及び写真製版法を用いて形成される。次いで、図６（ｂ）に示すように、いわゆるマイクロマシニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより、所定の深さを有する凹部１ａを形成する。当該エッチングされる深さはインダクタデバイスに要求されるＱ値に基づいて決定されるが、一例として３０μｍである。そして、図６（ｃ）に示すように、シリコン基板１の凹部１ａに、並びにそれからシリコン基板１の表面に延在して、Ａｕにてなる接地導体膜２をスパッタリング法などを用いて形成する。さらに、図６（ｄ）に示すように、接地導体膜２の不要な箇所を写真製版法及びイオンビームエッチング法を用いて除去する。なお、ここで、図３に示すシリコン基板１の表面上の接地導体膜２ａなどは残される。
【００２６】
次いで、図６（ｅ）に示すように、シリコン基板１の表面、その凹部１ａ及び接地導体膜２上に、レジスト犠牲層３２を塗布して形成することにより、凹部１ａの内部をレジスト犠牲層３２のレジストにより充填する。さらに、図６（ｆ）に示すように、写真製版法を用いてレジスト犠牲層３２のうち、凹部１ａより大きいパターン部分を残すようにエッチングし、ここで、それ以外のパターン部分を除去する。
【００２７】
次いで、図７（ａ）に示すように、接地導体膜２やレジスト犠牲層３２が形成されたシリコン基板１上において、化学機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰ法という。）を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化する。図７（ｂ）に示すように、研磨後の表面上において、誘電体支持膜３をスパッタリング法などを用いて形成した後、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通するスルーホール７（図７において図示せず、図３において図示する。）を形成する。また、図７（ｃ）に示すように、誘電体支持膜３上に、Ａｕにてなる配線導体膜４をスパッタリング法などを用いて形成した後、写真製版法とイオンビームエッチング法を用いて、当該配線導体膜４がインダクタデバイスの所定のミアンダ形状のストリップ導体となるように所定のパターンでエッチングすることによりインダクタデバイスのための配線導体膜４を形成する。このとき、スルーホール７には、配線導体膜６の材料がスルーホール導体７ｃとして充填され、これにより、配線導体膜６はスルーホール導体７ｃを介して接地導体膜２ａに接続される（図３参照。）。
【００２８】
そして、図７（ｄ）に示すように、レジスト犠牲層３２の直上部であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通する矩形形状の複数の開口部８を形成する。さらに、図７（ｅ）に示すように、ウエットエッチング法を用いて開口部８を介してレジスト犠牲層３２をエッチングすることにより、当該レジスト犠牲層３２を除去し、これにより、インダクタデバイスを製造することができる。
【００２９】
以上の製造工程では、図６及び図７の工程を用いているが、本発明はこれに限らず、図６（ｆ）の工程を省略して、図６（ｅ）の工程から図７（ａ）の工程に進んでもよい。この場合においては、図６（ｅ）の工程後の当該インダクタデバイスにおいて、レジスト犠牲層３２に対して直接に、ＣＭＰ法を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化してもよい。また、当該ＣＭＰ法に代えて、所定の現像液を用いてレジスト犠牲層３２をエッチングすることにより平坦化してもよい。これらの製造方法の変形例は他の実施の形態に対して適用してもよい。
【００３０】
以上のように構成されたインダクタデバイス７０においては、シリコン基板１上及びその凹部１ａ上に形成された誘電体支持膜３上に高周波用インダクタを構成する配線導体膜４を形成しており、いわゆるメンブレイン構造を有している。図３及び図４において、誘電体支持膜３及び空隙２０を挟設する配線導体膜４及び接地導体膜２とにより、マイクロストリップ線路を構成しており、当該マイクロストリップ線路に高周波信号を入力したとき、当該高周波信号は配線導体膜４の長手方向に伝搬し、当該高周波信号の電磁界は誘電体支持膜３及び空隙２０を介して配線導体膜４と接地導体膜２との間で発生する。しかしながら、誘電体支持膜３はきわめて薄く、また電磁界の発生箇所のほとんどが空隙２０であるので、誘電体基板を用いる従来技術のマイクロストリップ線路に比較して、伝送損失を大幅に低減できる。また、この実施の形態２では、１枚のシリコン基板１のみを用いているので、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００３１】
また、以上のように構成されたインダクタデバイス７０においては、誘電体支持膜３上の配線導体膜６はスルーホール導体７ｃを介して接地導体である配線導体膜２ａに接続されているので、接地導体の導体パッドを誘電体支持膜３上に形成することができ、当該インダクタデバイス７０における配線設計上の自由度を増大できる。
【００３２】
次いで、以上のように形成された図３のインダクタデバイス７０に加えて、図５に示すように、シリコン基板１上にＲＦ−ＣＭＯＳ素子回路１１ａを形成してなるシリコン基板１を用意する。ここで、ＲＦ−ＣＭＯＳ素子回路１１ａは、その形成面上に、少なくとも、２つの電極パッド１２ａ，１２ｂを有している。
【００３３】
そして、上記インダクタデバイス７０を、図５に示すように上下逆にひっくり返してフェースダウンし、シリコン基板１の凹部１ａの底面が別のシリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように配置し、かつ引き出し電極５０ａがメタルバンプ９ａを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａに電気的に接続され、引き出し電極５０ｂがメタルバンプ９ｂを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ｂに電気的に接続されるように、メタルバンプ９ａ，９ｂ及び樹脂補強材１０を用いて、インダクタデバイス７０をシリコン基板１上にフリップチップ実装する。以上の工程により、実施の形態２に係る半導体高周波装置が完成する。ここで、図５に示すように、インダクタデバイス７０において、誘電体支持膜４上の配線導体膜４と接地導体膜２との間に空隙２０が形成されるとともに、シリコン基板１の配線導体膜４と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２２が形成される。
【００３４】
以上のように構成された本実施の形態に係る半導体高周波装置によれば、以下の特有の効果を有する。
（１）例えばインダクタデバイス７０の受動回路に凹部１ａを形成し、その底面に回路パターンを形成するため、フェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａである能動素子を有するシリコン基板１１にフリップチップ実装しても、上記凹部１ａにより、シリコン基板１の配線導体膜４と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２２が形成されているので、受動回路が能動回路からの漏洩する電磁波の干渉を受けにくい。
（２）また、これにより、インダクタデバイス７０の伝送線路であるマイクロストリップ線路の特性インピーダンスなどのパラメータを、フリップチップ実装した後の影響をほとんど考えずに、受動回路単体で最適化でき、設計自由度が大幅に増大する。
（３）さらに、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａの直上に受動回路であるインダクタデバイス７０を実装できるため、全体としてのデバイス面積を小さくすることができる。
（４）またさらに、受動回路であるインダクタデバイス７０と、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａが別々のシリコン基板１，１１で形成されているので、受動回路のために高抵抗率のシリコン基板１が適用可能で、より高い周波数帯でも低損失な受動回路であるインダクタデバイス６０が実現できる。
【００３５】
実施の形態３．
図８は本発明に係る実施の形態３であるインダクタデバイス８０の構造を示す斜視図であり、図９は図８のＢ−Ｂ’線についての縦断面図である。この実施の形態３に係るインダクタデバイス８０は、図８及び図９に示すように、図１のインダクタデバイス６０に比較して以下の点が異なる。その他の構成は実施の形態１と同様であり、その詳細な説明を省略する。
（１）ミアンダ形状のストリップ導体である配線導体膜５０に代えて、矩形のスパイラル形状のストリップ導体である配線導体膜５０を形成したこと。
（２）配線導体膜５０の一端はシリコン基板１のおもて面上の引き出し電極５０ｂに接続されて同じであるが、その他端はシリコン基板１の凹部１ａの中央部に形成された矩形錐台形状の凸部１ｃ上に形成された引き出し電極５０ｃに接続されたこと。なお、凸部１ｃの上面はシリコン基板１のおもて面と実質的に同一の高さを有する。
（３）凹部１ａよりも深い凹部１ｂは形成されていない。
【００３６】
従って、図８及び図９に示すように、引き出し電極５０ｂからの配線導体膜５０は、シリコン基板１のおもて面上から凹部１ａの傾斜面を経て、凹部１ａの底面に達し、当該凹部１ａの底面において矩形のスパイラル形状のストリップ導体で延在し、さらに、凸部１ｃの傾斜面を経て凸部１ｃのおもて面上の引き出し電極５０ｃに至るように形成されている。
【００３７】
図１０は図８のインダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０の幅方向の中央部を切断したとき（Ｂ−Ｂ’線に対応する）の縦断面図である。すなわち、図８のインダクタデバイス８０も、図１のインダクタデバイス６０と同様に、インダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装することにより、図１０の半導体高周波装置を得る。
【００３８】
ここで、引き出し電極５０ｂはメタルバンブ９ｂを介してシリコン基板１１上に形成されたＲＦ−ＣＭＯＳ素子回路１２の電極パッド１２ｂに接続され、引き出し電極５０ｃはメタルバンブ９ｃを介してシリコン基板１１上に形成されたＲＦ−ＣＭＯＳ素子回路１２の電極パッド１２ｂに接続される。また、図１０に示すように、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成される。以上のように構成されたインダクタデバイス８０及びそれを備えた半導体高周波装置は、図１及び図２のそれらと同様の作用効果を有する。
【００３９】
ところで、従来技術のスパイラル型インダクタデバイスでは、非特許文献１で示されたように、２層のメタル膜が層間絶縁膜（非特許文献１でのＢＣＢに相当する）を介して配線されていた。本実施の形態に係る構造では、ＭＥＭＳ特有の立体配線技術を利用しているため、以下の特有の効果を有する。
（１）２層のメタル膜間の層間絶縁膜が不要であり、配線導体膜５０としてメタル１層で構成できるため形成プロセスがきわめて容易で、かつ低コストで半導体高周波装置を製造できる。
（２）上記層間絶縁膜に起因した誘電損がない。
【００４０】
次いで、実施の形態３の変形例について以下に説明する。図１１は本発明に係る実施の形態３の変形例であるインダクタデバイス８０ａの構造を示す縦断面図であり、図１２は図１１のインダクタデバイス８０ａをフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０ａの幅方向の中央部を切断したときの縦断面図である。この実施の形態３の変形例に係るインダクタデバイス８０ａは、実施の形態３に係るインダクタデバイス８０に比較して、図１の実施の形態１と同様に、凹部１ａよりも深い凹部１ｂを形成したことを特徴としている。これ以外の構成は、実施の形態３と同様である。
【００４１】
すなわち、図１１及び図１２に示すように、誘電損を実施の形態３よりもさらに低減するために、凹部１ａの底面において配線導体膜５０が形成された凹部１ａ以外の底面については、凹部１ａよりも深い凹部１ｂを形成したことを特徴としている。その他の作用効果については、実施の形態３と同様である。
【００４２】
なお、実施の形態３及びその変形例において、メタルバンプ９ｃをフリップチップをより強固にするための固定用のために用いているが、上述の電気的な接続に使用しないときは、メタルバンプ９ｃの形成を省略してもよい。
【００４３】
他の変形例．
以上の実施の形態においては、インダクタデバイス、キャパシタデバイス、ハイブリッド回路、低域通過フィルタ回路、及び伝送線路の一例について説明しているが、本発明はこれに限らず、マイクロ波、準ミリ波又はミリ波などの高周波帯で動作可能な種々の高周波デバイス、高周波回路、高周波伝送線路などを含む高周波装置に広く適用することができる。
【００４４】
以上の実施の形態においては、複数の開口部８を形成しているが、本発明はこれに限らず、レジスト犠牲層３２を除去するために必要な少なくとも１つの開口部８を形成してもよい。
【００４５】
以上の実施の形態においては、シリコン基板１，１１を用いているが、本発明はこれに限らず、その他の半導体基板や、ガラス基板などの誘電体基板を用いてもよい。また、上記の誘電体支持膜３の材料はＳｉｘＮｙに限定するものでなく、誘電体支持膜３をシリコン酸化膜やポリイミド膜などで形成してもよい。さらに、配線導体膜４，６，５０や接地導体膜２の材料はＡｕに限らず、Ｃｕなどの低い抵抗値を有する金属導体膜であればよい。
【００４６】
以上の実施の形態において、レジスト犠牲層３２の材料としてレジストを用いているが、本発明はこれに限らず、ポリイミドなどの他の高分子有機材料を用いてもよい。ただし、図６（ｆ）の工程においてパターニングするので、当該高分子有機材料は感光性であることが望ましい。
【００４７】
【発明の効果】
以上詳述したように、本発明に係る半導体高周波装置によれば、基板表面に第１の凹部を有する第１の基板と、少なくとも上記第１の凹部を含む上記第１の基板上に形成された配線導体とを備えた機能デバイスと、
基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装する。
従って、本発明に係る半導体高周波装置は以下の特有の効果を有している。
（１）機能デバイスである受動回路に凹部を設け、その底面に回路パターンを形成するため、フェースダウンで半導体素子回路である能動回路素子にフリップチップ実装しても、受動回路が能動回路からの電磁波の干渉を受けにくい。
（２）また、これにより、機能デバイスにおける伝送線路の特性インピーダンスなどのパラメータを、実装した後の影響を殆ど考えずに、機能デバイスの受動素子単体で最適化でき、設計自由度を大幅に増大させることができる。
（３）さらに、半導体素子回路である能動回路の直上に、機能デバイスである受動回路を実装できるため、全体としてのデバイスの面積を小さくすることができる。
（４）またさらに、機能デバイスである受動回路と、半導体素子回路である能動回路が別々の基板で形成されているので、受動回路用として高抵抗率のシリコン基板を適用可能であって、より高い周波数帯においても低損失な受動回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１であるインダクタデバイス６０の構造を示す斜視図である。
【図２】図１のインダクタデバイス６０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス６０の幅方向の中央部を切断したときの縦断面図である。
【図３】本発明に係る実施の形態２であるインダクタデバイス７０の構造を示す分解斜視図である。
【図４】図３のインダクタデバイス７０の構造を示す、一点鎖線の折れ線のＡ−Ａ’線についての縦断面図である。
【図５】図３及び図４のインダクタデバイス７０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス７０の幅方向の中央部付近のＡ−Ａ’線を切断したときの縦断面図である。
【図６】（ａ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第４の工程を示す縦断面図であり、（ｅ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第５の工程を示す縦断面図であり、（ｆ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第６の工程を示す縦断面図である。
【図７】（ａ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第７の工程を示す縦断面図であり、（ｂ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第８の工程を示す縦断面図であり、（ｃ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第９の工程を示す縦断面図であり、（ｄ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１０の工程を示す縦断面図であり、（ｅ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１１の工程を示す縦断面図である。
【図８】本発明に係る実施の形態３であるインダクタデバイス８０の構造を示す斜視図である。
【図９】図８のＢ−Ｂ’線についての縦断面図である。
【図１０】図８のインダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０の幅方向の中央部を切断したとき（Ｂ−Ｂ’線に対応する）の縦断面図である。
【図１１】本発明に係る実施の形態３の変形例であるインダクタデバイス８０ａの構造を示す縦断面図である。
【図１２】図１１のインダクタデバイス８０ａをフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０ａの幅方向の中央部を切断したときの縦断面図である。
【符号の説明】
１ シリコン基板、１ａ，１ｂ 凹部、１ｃ 凸部、２，２ａ 接地導体膜、３誘電体支持膜、４ 配線導体膜、４ａ，４ｂ 引き出し電極、６ 配線導体膜、７ スルーホール、７ｃ スルーホール導体、８ 開口部、９ａ，９ｂ，９ｃメタルバンプ、１０ 樹脂補強材、１１ シリコン基板、１１ａ ＲＦ−ＣＭＯＳ素子回路、１２ａ，１２ｂ 電極パッド、２０，２１，２２ 空隙、３１ マスクパターン層、３２ レジスト犠牲層、５０ 配線導体膜、５０ａ，５０ｂ，５０ｃ 引き出し電極、６０，７０、８０，８０ａ インダクタデバイス。
【発明の属する技術分野】
本発明は、マイクロ波、準ミリ波及びミリ波などの高周波信号を伝送し又は処理する、高周波伝送線路、高周波デバイスや高周波回路などの高周波装置を半導体素子に適用する半導体高周波装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、マイクロマシニング技術を用いた高周波デバイスである、いわゆるＲＦＭＥＭＳ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ）デバイスが注目されている。本技術では、高アスペクト構造やメンブレイン構造を作製できるため、安価なシリコン基板上に高周波回路を作製しても基板の影響を受けにくく、従って、低コストで高性能な高周波デバイスが期待できる。また、近年、高周波用のシリコンＣＭＯＳ回路において、その使用可能な上限周波数がＧＨｚ帯まで伸びており、シリコンのＣＭＯＳ能動回路とＲＦ−ＭＥＭＳ受動回路を一体化することによって、高周波用モジュールの高機能化と小型化が期待されている。
【０００３】
一方、高周波受動回路素子と、能動回路である半導体素子とを一体化する方法は、両者を同一基板上に形成するモノリシック手法と、素子の何れか一方を他方にフリップチップ実装するハイブリッド手法がある。ここで、「フリップチップ実装」とは、ＩＣチップ表面部の電極（ボンディングパッド）にバンプと呼ばれる瘤形状の突起電極を有するＩＣチップ、もしくはそのようなチップ形態をいい、このチップを下向きに（フェースダウン）にしてプリント基板などの配線部に実装させることをいう。
【０００４】
例えば、モノリシック手法を用いて、高周波受動回路素子と、能動回路である半導体素子とを一体化した高周波装置（以下、従来例という。）が非特許文献１において報告されている。この従来例の高周波装置では、シリコン基板上に受動回路であるスパイラル型インダクタが、有機高分子材料であるＢＣＢ（ベンゾシクロブテン）を層間絶縁膜に用いて形成されており、このスパイラル型インダクタを含む高周波回路では、同一のシリコン基板上に能動回路素子が配置され、上記受動回路とモノリシックで構成されている。
【０００５】
【非特許文献１】
Ｐ． Ａｂｅｌｅ ｅｔ ａｌ．， ”Ｓｉ ＭＭＩＣ Ｑｕａｄｒａｔｕｒｅ Ｈｙｂｒｉｄ Ｃｏｕｐｌｅｒ ｆｏｒ １．３５ＧＨｚ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ ｏｎ Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ｐｐ．８３−８６， Ｇｅｒｍａｎｙ， Ａｐｒｉｌ， ２０００。
【０００６】
【発明が解決しようとする課題】
高周波受動回路素子と、能動回路である半導体素子とを一体化するための、モノリシック手法とハイブリッド手法においては、各手法において長所、短所があるが、高周波装置では、受動回路素子がかなりの面積を占めるため、モノリシック手法では全体サイズが大きくなってしまう。また、１０ＧＨｚ以上の高い周波数帯になると、能動回路で使われる低抵抗シリコン基板が、受動回路側では損失の原因となり、モノリシック化には問題があった。
【０００７】
特に、従来例の高周波装置では、高い周波数側で層間絶縁膜の誘電率が無視できなくなり、所望の特性を得るための適用可能な周波数上限は高々５ＧＨｚ程度であった。
【０００８】
以上説明したように、従来例の高周波装置では、安価なシリコン基板を用いる場合、適用周波数に限界があり、５ＧＨｚ以上の通信用途に対しては有効でない。また、受動回路が能動回路と同一平面上に存在するため、素子サイズが大きくなるなどの問題があった。
【０００９】
本発明の目的は以上の問題点を解決し、従来技術に比較して、小型・軽量化することができ、製造方法が簡単であって、しかも５ＧＨｚ以上の高い周波数帯においても低損失である半導体高周波装置とその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体高周波装置は、基板表面に第１の凹部を有する第１の基板と、少なくとも上記第１の凹部を含む上記第１の基板上に形成された配線導体とを備えた機能デバイスと、
基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装したことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明に係る種々の実施の形態について詳細説明する。なお、図面において、同様の構成要素については同一の符号を付して、その詳細説明を省略する。
【００１２】
実施の形態１．
図１は本発明に係る実施の形態１であるインダクタデバイス６０の構造を示す斜視図であり、図２は図１のインダクタデバイス６０をフェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス６０の幅方向の中央部を切断したときの縦断面図である。
【００１３】
この実施の形態１に係るインダクタデバイス６０は、ＭＥＭＳ技術を用いて形成された機能デバイスであって、図１及び図２に示すように、シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成されたミアンダ形状のストリップ導体である配線導体膜５０と、その両端のシリコン基板１上に位置する引き出し電極５０ａ，５０ｂとによりインダクタデバイス６０を形成し、当該インダクタデバイス６０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装したことを特徴としている。
【００１４】
まず、インダクタデバイス６０の構造及び製造方法について図１及び図２を参照して以下に説明する。
【００１５】
図１及び図２において、シリコン基板１には所定の深さを有する逆矩形錐台形状の凹部１ａが、いわゆるマイクロマイニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより形成される。次いで、当該凹部１ａの底面に、並びにその底面から斜面を介して例えば符号５０ａ，５０ｂで示すごとくシリコン基板１の表面に延在するように、スパッタリング法、写真製版法及びイオンビームエッチング法を用いて、Ａｕにてなりミアンダ形状を有する配線導体膜５０が形成されている。さらに、上記凹部１ａの底面であって配線導体膜５０が形成されていない部分をさらに、当該配線導体膜５０をマスクパターンとして用いて例えばイオンビームエッチング法又はウエットエッチング法を用いてエッチングすることにより、凹部１ａの底面よりも深い凹部１ｂを形成する。すなわち、配線導体膜５０は凹部１ａの底面上に形成されているが、その周囲はさらなるエッチングによりより深い凹部１ｂが形成されている。
【００１６】
次いで、以上のように形成された図１のインダクタデバイス６０に加えて、図２に示すように、シリコン基板１上に、高周波ＦＥＴなどの半導体素子回路を含む能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａを形成してなるシリコン基板１を用意する。ここで、ＲＦ−ＣＭＯＳ素子回路１１ａは、その形成面上に、少なくとも、２つの電極パッド１２ａ，１２ｂを有している。
【００１７】
そして、上記インダクタデバイス６０を、図２に示すように上下逆にひっくり返してフェースダウンし、シリコン基板１の凹部１ａの底面が別のシリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように配置し、かつ引き出し電極５０ａがメタルバンプ９ａを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａに電気的に接続され、引き出し電極５０ｂがメタルバンプ９ｂを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ｂに電気的に接続されるように、メタルバンプ９ａ，９ｂ及びいわゆるアンダーフィルと呼ばれる樹脂補強材１０を用いて、インダクタデバイス６０をシリコン基板１上にフリップチップ実装する。以上の工程により、実施の形態１に係る半導体高周波装置が完成する。ここで、図２に示すように、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成される。
【００１８】
ここで、樹脂補強材１０は、フリップチップ実装時の２つのシリコン基板１，１１間の接着固定度を高めてその信頼性を上げるために用いられる。また、凹部１ａの底面のうち配線導体膜５０が形成されていない底面をさらにエッチングしてより深い底面の凹部１ｂを形成していることにより、配線導体膜５０を含むインダクタデバイス６０に高周波信号を入力したときに、配線導体膜５０と、ＲＦ−ＣＭＯＳ素子回路１１ａの接地導体（図示せず。）との間に発生する電磁界がシリコン基板１内に漏洩することを防止し、これにより、インダクタデバイス６０自体の伝送損失を大幅に低減できる。なお、本実施の形態において凹部１ｂの形成は省略してもよい。
【００１９】
以上のように構成された本実施の形態に係る半導体高周波装置によれば、以下の特有の効果を有する。
（１）例えばインダクタデバイス６０の受動回路に凹部１ａ，１ｂを形成し、その底面に回路パターンを形成するため、フェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａである能動素子を有するシリコン基板１１にフリップチップ実装しても、上記凹部１ａにより、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成されているので、受動回路が能動回路からの漏洩する電磁波の干渉を受けにくい。
（２）また、これにより、インダクタデバイス６０の伝送線路の特性インピーダンスなどのパラメータを、フリップチップ実装した後の影響をほとんど考えずに、受動回路単体で最適化でき、設計自由度が大幅に増大する。
（３）さらに、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａの直上に受動回路であるインダクタデバイス６０を実装できるため、全体としてのデバイス面積を小さくすることができる。
（４）またさらに、受動回路であるインダクタデバイス６０と、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａが別々のシリコン基板１，１１で形成されているので、受動回路のために高抵抗率のシリコン基板１が適用可能で、より高い周波数帯でも低損失な受動回路であるインダクタデバイス６０が実現できる。
【００２０】
実施の形態２．
図３は本発明に係る実施の形態２であるインダクタデバイス７０の構造を示す分解斜視図であり、図４は図３のインダクタデバイス７０の構造を示す、一点鎖線の折れ線のＡ−Ａ’線についての縦断面図である。また、図５は図３及び図４のインダクタデバイス７０をフェースダウンし、ＲＦ−ＣＭＯＳ素子回路１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス７０の幅方向の中央部付近のＡ−Ａ’線を切断したときの縦断面図である。
【００２１】
この実施の形態２に係るインダクタデバイス７０は、図３及び図４に示すように、シリコン基板１に形成された凹部１ａ及びシリコン基板１の表面上に形成された誘電体支持膜３と、凹部１ａ内の空隙を挟設する、誘電体支持膜３上に形成されたミアンダ形状のストリップ導体である配線導体膜４と、凹部１ａ上に形成された接地導体膜２とにより、マイクロストリップ線路を構成することにより、インダクタデバイス７０を形成し、ここで、配線導体膜４が形成されていない誘電体支持膜３上に形成された配線導体膜６をスルーホール７内のスルーホール導体７ｃを介して接地導体膜２ａに接続して接地し、さらに、図５に示すように、上記形成されたインダクタデバイス７０を、そのシリコン基板１の凹部１ａが別のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように、メタルバンプ９及び樹脂補強材１０を用いてフリップチップ実装したことを特徴としている。
【００２２】
図３及び図４において、シリコン基板１には所定の深さを有する逆矩形錐台形状の凹部１ａが形成され、当該凹部１ａの表面に、並びにその表面から例えば符号２ａで示すごとくシリコン基板１の表面に延在して、インダクタデバイスのＱ値を上げるために、Ａｕにてなる接地導体膜２が形成されている。シリコン基板１及びその凹部１ａの直上であって空隙２０を介して、ＳｉｘＮｙ（０＜ｘ＜３，２＜ｙ＜５）にてなり、いわゆる誘電体メンブレイン支持膜と呼ばれる誘電体支持膜３が形成され、さらに、当該誘電体支持膜３上にＡｕにてなるミアンダ形状のストリップ導体であって、高周波においてインダクタを構成する配線導体膜４が形成されている。当該配線導体膜４の一端４ａ及び他端４ｂは、図５のシリコン基板１１に形成されたＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａ，１２ｂと接続される端子として形成される。さらに、シリコン基板１の凹部１ａが形成されていない接地導体膜２ａの直上であって、配線導体膜４が形成されていないが配線導体膜６が形成されたシリコン基板１の縁端部の位置において、誘電体支持膜３をその厚さ方向に貫通するスルーホール７にスルーホール導体７ｃが充填され、これにより、上記配線導体膜６は、スルーホール導体７ｃを介して、その直下の接地導体膜２ａに接続されて接地される。
【００２３】
また、シリコン基板１の凹部１ａ上であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、誘電体支持膜３を貫通する矩形形状の開口部８が形成されている。当該開口部８は後述する製造工程において凹部１ａ内に充填されたレジスト犠牲層３２をエッチングするために用いられる。ここで、レジスト犠牲層３２が除去されることにより、凹部１ａ上の接地導体膜２と、配線導体膜４が形成された誘電体支持膜３との間に凹部１ａとほぼ同じ体積を有し、空気層を構成する空隙２０が形成される。
【００２４】
図６（ａ）乃至図６（ｆ）及び図７（ａ）乃至図７（ｅ）は、図３及び図４のインダクタデバイス７０の製造工程のうちの各工程を示す縦断面図である。これら図６及び図７を参照して、図３及び図４のインダクタデバイス７０の製造工程について以下に説明する。
【００２５】
まず、図６（ａ）に示すように、シリコン基板１の表面上に、シリコン酸化膜からなり、所定のパターンを有するマスクパターン層３１が熱酸化法及び写真製版法を用いて形成される。次いで、図６（ｂ）に示すように、いわゆるマイクロマシニング技術により、例えばＫＯＨにてなるアルカリ水溶液を用いてシリコン基板１の表面をエッチングすることにより、所定の深さを有する凹部１ａを形成する。当該エッチングされる深さはインダクタデバイスに要求されるＱ値に基づいて決定されるが、一例として３０μｍである。そして、図６（ｃ）に示すように、シリコン基板１の凹部１ａに、並びにそれからシリコン基板１の表面に延在して、Ａｕにてなる接地導体膜２をスパッタリング法などを用いて形成する。さらに、図６（ｄ）に示すように、接地導体膜２の不要な箇所を写真製版法及びイオンビームエッチング法を用いて除去する。なお、ここで、図３に示すシリコン基板１の表面上の接地導体膜２ａなどは残される。
【００２６】
次いで、図６（ｅ）に示すように、シリコン基板１の表面、その凹部１ａ及び接地導体膜２上に、レジスト犠牲層３２を塗布して形成することにより、凹部１ａの内部をレジスト犠牲層３２のレジストにより充填する。さらに、図６（ｆ）に示すように、写真製版法を用いてレジスト犠牲層３２のうち、凹部１ａより大きいパターン部分を残すようにエッチングし、ここで、それ以外のパターン部分を除去する。
【００２７】
次いで、図７（ａ）に示すように、接地導体膜２やレジスト犠牲層３２が形成されたシリコン基板１上において、化学機械的研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰ法という。）を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化する。図７（ｂ）に示すように、研磨後の表面上において、誘電体支持膜３をスパッタリング法などを用いて形成した後、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通するスルーホール７（図７において図示せず、図３において図示する。）を形成する。また、図７（ｃ）に示すように、誘電体支持膜３上に、Ａｕにてなる配線導体膜４をスパッタリング法などを用いて形成した後、写真製版法とイオンビームエッチング法を用いて、当該配線導体膜４がインダクタデバイスの所定のミアンダ形状のストリップ導体となるように所定のパターンでエッチングすることによりインダクタデバイスのための配線導体膜４を形成する。このとき、スルーホール７には、配線導体膜６の材料がスルーホール導体７ｃとして充填され、これにより、配線導体膜６はスルーホール導体７ｃを介して接地導体膜２ａに接続される（図３参照。）。
【００２８】
そして、図７（ｄ）に示すように、レジスト犠牲層３２の直上部であって、配線導体膜４が形成されていない誘電体支持膜３の複数の部分において、写真製版法及び反応性イオンエッチング法を用いて、誘電体支持膜３をその厚さ方向で貫通する矩形形状の複数の開口部８を形成する。さらに、図７（ｅ）に示すように、ウエットエッチング法を用いて開口部８を介してレジスト犠牲層３２をエッチングすることにより、当該レジスト犠牲層３２を除去し、これにより、インダクタデバイスを製造することができる。
【００２９】
以上の製造工程では、図６及び図７の工程を用いているが、本発明はこれに限らず、図６（ｆ）の工程を省略して、図６（ｅ）の工程から図７（ａ）の工程に進んでもよい。この場合においては、図６（ｅ）の工程後の当該インダクタデバイスにおいて、レジスト犠牲層３２に対して直接に、ＣＭＰ法を用いてレジスト犠牲層３２の表面を接地導体膜２と同一平面上になるまで研磨することにより平坦化してもよい。また、当該ＣＭＰ法に代えて、所定の現像液を用いてレジスト犠牲層３２をエッチングすることにより平坦化してもよい。これらの製造方法の変形例は他の実施の形態に対して適用してもよい。
【００３０】
以上のように構成されたインダクタデバイス７０においては、シリコン基板１上及びその凹部１ａ上に形成された誘電体支持膜３上に高周波用インダクタを構成する配線導体膜４を形成しており、いわゆるメンブレイン構造を有している。図３及び図４において、誘電体支持膜３及び空隙２０を挟設する配線導体膜４及び接地導体膜２とにより、マイクロストリップ線路を構成しており、当該マイクロストリップ線路に高周波信号を入力したとき、当該高周波信号は配線導体膜４の長手方向に伝搬し、当該高周波信号の電磁界は誘電体支持膜３及び空隙２０を介して配線導体膜４と接地導体膜２との間で発生する。しかしながら、誘電体支持膜３はきわめて薄く、また電磁界の発生箇所のほとんどが空隙２０であるので、誘電体基板を用いる従来技術のマイクロストリップ線路に比較して、伝送損失を大幅に低減できる。また、この実施の形態２では、１枚のシリコン基板１のみを用いているので、デバイス構造がきわめて簡単であって、製造工程が簡単であり、これにより、製造コストを大幅に低減できるという特有の効果を有している。
【００３１】
また、以上のように構成されたインダクタデバイス７０においては、誘電体支持膜３上の配線導体膜６はスルーホール導体７ｃを介して接地導体である配線導体膜２ａに接続されているので、接地導体の導体パッドを誘電体支持膜３上に形成することができ、当該インダクタデバイス７０における配線設計上の自由度を増大できる。
【００３２】
次いで、以上のように形成された図３のインダクタデバイス７０に加えて、図５に示すように、シリコン基板１上にＲＦ−ＣＭＯＳ素子回路１１ａを形成してなるシリコン基板１を用意する。ここで、ＲＦ−ＣＭＯＳ素子回路１１ａは、その形成面上に、少なくとも、２つの電極パッド１２ａ，１２ｂを有している。
【００３３】
そして、上記インダクタデバイス７０を、図５に示すように上下逆にひっくり返してフェースダウンし、シリコン基板１の凹部１ａの底面が別のシリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａの形成面に対向するように配置し、かつ引き出し電極５０ａがメタルバンプ９ａを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ａに電気的に接続され、引き出し電極５０ｂがメタルバンプ９ｂを介してＲＦ−ＣＭＯＳ素子回路１１ａの電極パッド１２ｂに電気的に接続されるように、メタルバンプ９ａ，９ｂ及び樹脂補強材１０を用いて、インダクタデバイス７０をシリコン基板１上にフリップチップ実装する。以上の工程により、実施の形態２に係る半導体高周波装置が完成する。ここで、図５に示すように、インダクタデバイス７０において、誘電体支持膜４上の配線導体膜４と接地導体膜２との間に空隙２０が形成されるとともに、シリコン基板１の配線導体膜４と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２２が形成される。
【００３４】
以上のように構成された本実施の形態に係る半導体高周波装置によれば、以下の特有の効果を有する。
（１）例えばインダクタデバイス７０の受動回路に凹部１ａを形成し、その底面に回路パターンを形成するため、フェースダウンで、ＲＦ−ＣＭＯＳ素子回路１１ａである能動素子を有するシリコン基板１１にフリップチップ実装しても、上記凹部１ａにより、シリコン基板１の配線導体膜４と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２２が形成されているので、受動回路が能動回路からの漏洩する電磁波の干渉を受けにくい。
（２）また、これにより、インダクタデバイス７０の伝送線路であるマイクロストリップ線路の特性インピーダンスなどのパラメータを、フリップチップ実装した後の影響をほとんど考えずに、受動回路単体で最適化でき、設計自由度が大幅に増大する。
（３）さらに、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａの直上に受動回路であるインダクタデバイス７０を実装できるため、全体としてのデバイス面積を小さくすることができる。
（４）またさらに、受動回路であるインダクタデバイス７０と、能動回路であるＲＦ−ＣＭＯＳ素子回路１１ａが別々のシリコン基板１，１１で形成されているので、受動回路のために高抵抗率のシリコン基板１が適用可能で、より高い周波数帯でも低損失な受動回路であるインダクタデバイス６０が実現できる。
【００３５】
実施の形態３．
図８は本発明に係る実施の形態３であるインダクタデバイス８０の構造を示す斜視図であり、図９は図８のＢ−Ｂ’線についての縦断面図である。この実施の形態３に係るインダクタデバイス８０は、図８及び図９に示すように、図１のインダクタデバイス６０に比較して以下の点が異なる。その他の構成は実施の形態１と同様であり、その詳細な説明を省略する。
（１）ミアンダ形状のストリップ導体である配線導体膜５０に代えて、矩形のスパイラル形状のストリップ導体である配線導体膜５０を形成したこと。
（２）配線導体膜５０の一端はシリコン基板１のおもて面上の引き出し電極５０ｂに接続されて同じであるが、その他端はシリコン基板１の凹部１ａの中央部に形成された矩形錐台形状の凸部１ｃ上に形成された引き出し電極５０ｃに接続されたこと。なお、凸部１ｃの上面はシリコン基板１のおもて面と実質的に同一の高さを有する。
（３）凹部１ａよりも深い凹部１ｂは形成されていない。
【００３６】
従って、図８及び図９に示すように、引き出し電極５０ｂからの配線導体膜５０は、シリコン基板１のおもて面上から凹部１ａの傾斜面を経て、凹部１ａの底面に達し、当該凹部１ａの底面において矩形のスパイラル形状のストリップ導体で延在し、さらに、凸部１ｃの傾斜面を経て凸部１ｃのおもて面上の引き出し電極５０ｃに至るように形成されている。
【００３７】
図１０は図８のインダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０の幅方向の中央部を切断したとき（Ｂ−Ｂ’線に対応する）の縦断面図である。すなわち、図８のインダクタデバイス８０も、図１のインダクタデバイス６０と同様に、インダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装することにより、図１０の半導体高周波装置を得る。
【００３８】
ここで、引き出し電極５０ｂはメタルバンブ９ｂを介してシリコン基板１１上に形成されたＲＦ−ＣＭＯＳ素子回路１２の電極パッド１２ｂに接続され、引き出し電極５０ｃはメタルバンブ９ｃを介してシリコン基板１１上に形成されたＲＦ−ＣＭＯＳ素子回路１２の電極パッド１２ｂに接続される。また、図１０に示すように、シリコン基板１の配線導体膜５０と、シリコン基板１１のＲＦ−ＣＭＯＳ素子回路１１ａとの間に空隙２１が形成される。以上のように構成されたインダクタデバイス８０及びそれを備えた半導体高周波装置は、図１及び図２のそれらと同様の作用効果を有する。
【００３９】
ところで、従来技術のスパイラル型インダクタデバイスでは、非特許文献１で示されたように、２層のメタル膜が層間絶縁膜（非特許文献１でのＢＣＢに相当する）を介して配線されていた。本実施の形態に係る構造では、ＭＥＭＳ特有の立体配線技術を利用しているため、以下の特有の効果を有する。
（１）２層のメタル膜間の層間絶縁膜が不要であり、配線導体膜５０としてメタル１層で構成できるため形成プロセスがきわめて容易で、かつ低コストで半導体高周波装置を製造できる。
（２）上記層間絶縁膜に起因した誘電損がない。
【００４０】
次いで、実施の形態３の変形例について以下に説明する。図１１は本発明に係る実施の形態３の変形例であるインダクタデバイス８０ａの構造を示す縦断面図であり、図１２は図１１のインダクタデバイス８０ａをフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０ａの幅方向の中央部を切断したときの縦断面図である。この実施の形態３の変形例に係るインダクタデバイス８０ａは、実施の形態３に係るインダクタデバイス８０に比較して、図１の実施の形態１と同様に、凹部１ａよりも深い凹部１ｂを形成したことを特徴としている。これ以外の構成は、実施の形態３と同様である。
【００４１】
すなわち、図１１及び図１２に示すように、誘電損を実施の形態３よりもさらに低減するために、凹部１ａの底面において配線導体膜５０が形成された凹部１ａ以外の底面については、凹部１ａよりも深い凹部１ｂを形成したことを特徴としている。その他の作用効果については、実施の形態３と同様である。
【００４２】
なお、実施の形態３及びその変形例において、メタルバンプ９ｃをフリップチップをより強固にするための固定用のために用いているが、上述の電気的な接続に使用しないときは、メタルバンプ９ｃの形成を省略してもよい。
【００４３】
他の変形例．
以上の実施の形態においては、インダクタデバイス、キャパシタデバイス、ハイブリッド回路、低域通過フィルタ回路、及び伝送線路の一例について説明しているが、本発明はこれに限らず、マイクロ波、準ミリ波又はミリ波などの高周波帯で動作可能な種々の高周波デバイス、高周波回路、高周波伝送線路などを含む高周波装置に広く適用することができる。
【００４４】
以上の実施の形態においては、複数の開口部８を形成しているが、本発明はこれに限らず、レジスト犠牲層３２を除去するために必要な少なくとも１つの開口部８を形成してもよい。
【００４５】
以上の実施の形態においては、シリコン基板１，１１を用いているが、本発明はこれに限らず、その他の半導体基板や、ガラス基板などの誘電体基板を用いてもよい。また、上記の誘電体支持膜３の材料はＳｉｘＮｙに限定するものでなく、誘電体支持膜３をシリコン酸化膜やポリイミド膜などで形成してもよい。さらに、配線導体膜４，６，５０や接地導体膜２の材料はＡｕに限らず、Ｃｕなどの低い抵抗値を有する金属導体膜であればよい。
【００４６】
以上の実施の形態において、レジスト犠牲層３２の材料としてレジストを用いているが、本発明はこれに限らず、ポリイミドなどの他の高分子有機材料を用いてもよい。ただし、図６（ｆ）の工程においてパターニングするので、当該高分子有機材料は感光性であることが望ましい。
【００４７】
【発明の効果】
以上詳述したように、本発明に係る半導体高周波装置によれば、基板表面に第１の凹部を有する第１の基板と、少なくとも上記第１の凹部を含む上記第１の基板上に形成された配線導体とを備えた機能デバイスと、
基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装する。
従って、本発明に係る半導体高周波装置は以下の特有の効果を有している。
（１）機能デバイスである受動回路に凹部を設け、その底面に回路パターンを形成するため、フェースダウンで半導体素子回路である能動回路素子にフリップチップ実装しても、受動回路が能動回路からの電磁波の干渉を受けにくい。
（２）また、これにより、機能デバイスにおける伝送線路の特性インピーダンスなどのパラメータを、実装した後の影響を殆ど考えずに、機能デバイスの受動素子単体で最適化でき、設計自由度を大幅に増大させることができる。
（３）さらに、半導体素子回路である能動回路の直上に、機能デバイスである受動回路を実装できるため、全体としてのデバイスの面積を小さくすることができる。
（４）またさらに、機能デバイスである受動回路と、半導体素子回路である能動回路が別々の基板で形成されているので、受動回路用として高抵抗率のシリコン基板を適用可能であって、より高い周波数帯においても低損失な受動回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１であるインダクタデバイス６０の構造を示す斜視図である。
【図２】図１のインダクタデバイス６０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス６０の幅方向の中央部を切断したときの縦断面図である。
【図３】本発明に係る実施の形態２であるインダクタデバイス７０の構造を示す分解斜視図である。
【図４】図３のインダクタデバイス７０の構造を示す、一点鎖線の折れ線のＡ−Ａ’線についての縦断面図である。
【図５】図３及び図４のインダクタデバイス７０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス７０の幅方向の中央部付近のＡ−Ａ’線を切断したときの縦断面図である。
【図６】（ａ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１の工程を示す縦断面図であり、（ｂ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第２の工程を示す縦断面図であり、（ｃ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第３の工程を示す縦断面図であり、（ｄ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第４の工程を示す縦断面図であり、（ｅ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第５の工程を示す縦断面図であり、（ｆ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第６の工程を示す縦断面図である。
【図７】（ａ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第７の工程を示す縦断面図であり、（ｂ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第８の工程を示す縦断面図であり、（ｃ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第９の工程を示す縦断面図であり、（ｄ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１０の工程を示す縦断面図であり、（ｅ）は図３及び図４のインダクタデバイス７０の製造工程のうちの第１１の工程を示す縦断面図である。
【図８】本発明に係る実施の形態３であるインダクタデバイス８０の構造を示す斜視図である。
【図９】図８のＢ−Ｂ’線についての縦断面図である。
【図１０】図８のインダクタデバイス８０をフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０の幅方向の中央部を切断したとき（Ｂ−Ｂ’線に対応する）の縦断面図である。
【図１１】本発明に係る実施の形態３の変形例であるインダクタデバイス８０ａの構造を示す縦断面図である。
【図１２】図１１のインダクタデバイス８０ａをフェースダウンし、ＲＦ−ＣＭＯＳ素子部１１ａを有するシリコン基板１１にフリップチップ実装してなる半導体高周波装置において、インダクタデバイス８０ａの幅方向の中央部を切断したときの縦断面図である。
【符号の説明】
１ シリコン基板、１ａ，１ｂ 凹部、１ｃ 凸部、２，２ａ 接地導体膜、３誘電体支持膜、４ 配線導体膜、４ａ，４ｂ 引き出し電極、６ 配線導体膜、７ スルーホール、７ｃ スルーホール導体、８ 開口部、９ａ，９ｂ，９ｃメタルバンプ、１０ 樹脂補強材、１１ シリコン基板、１１ａ ＲＦ−ＣＭＯＳ素子回路、１２ａ，１２ｂ 電極パッド、２０，２１，２２ 空隙、３１ マスクパターン層、３２ レジスト犠牲層、５０ 配線導体膜、５０ａ，５０ｂ，５０ｃ 引き出し電極、６０，７０、８０，８０ａ インダクタデバイス。
Claims (10)
- 基板表面に第１の凹部を有する第１の基板と、少なくとも上記第１の凹部を含む上記第１の基板上に形成された配線導体とを備えた機能デバイスと、
基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装したことを特徴とする半導体高周波装置。 - 上記配線導体が形成された上記第１の凹部の部分以外の、上記第１の凹部の部分において形成され、上記第１の凹部よりも深い深さを有する第２の凹部をさらに備えたことを特徴とする請求項１記載の半導体高周波装置。
- 基板表面に凹部を有する第１の基板を備えた機能デバイスと、基板表面に半導体素子回路を有する第２の基板とを備えた半導体高周波装置であって、
上記機能デバイスは、
少なくとも上記凹部を含む上記第１の基板上に形成された第１の配線導体と、上記第１の基板の凹部の直上に第１の空隙を挟んで上記第１の基板上に形成された誘電体支持膜と、上記誘電体支持膜の表面の一部に形成された第２の配線導体とをさらに備え、
上記第２の配線導体が第２の空隙を挟んで上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装したことを特徴とする半導体高周波装置。 - 上記機能デバイスは、
上記誘電体支持膜の表面の一部に形成された第３の配線導体と、
上記第１の配線導体と上記第３の配線導体の位置における上記誘電体支持膜を貫通するように形成された少なくとも１つのスルーホールと、
上記スルーホールに形成され、上記第１の配線導体と上記第３の配線導体とを接続するスルーホール導体とをさらに備えたことを特徴とする請求項３記載の半導体高周波装置。 - 上記機能デバイスは、上記誘電体支持膜を貫通するように上記第１の空隙の直上に形成され、上記空隙を形成するための少なくとも１つの開口部をさらに備えたことを特徴とする請求項３又は４記載の半導体高周波装置。
- 上記第１の配線導体は接地導体であることを特徴とする請求項３乃至５のうちの少なくとも１つ記載の半導体高周波装置。
- 第１の基板の基板表面を所定の深さまでエッチングして第１の凹部を形成する第１の工程と、
少なくとも上記第１の凹部を含む上記第１の基板上に第１の配線導体を形成する第２の工程と、
第２の基板の基板表面に半導体素子回路を形成する第３の工程と、
上記第１の基板の第１の凹部が上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装する第４の工程とを含むことを特徴とする半導体高周波装置の製造方法。 - 請求項７記載の半導体高周波装置の製造方法において、
上記第２の工程よりも後であって、上記第４の工程よりも前に実行され、上記配線導体が形成された上記第１の凹部の部分以外の、上記第１の凹部の部分において、上記第１の凹部よりも深い深さを有する第２の凹部を形成する第５の工程をさらに含むことを特徴とする半導体高周波装置の製造方法。 - 第１の基板の基板表面を所定の深さまでエッチングして凹部を形成する第１の工程と、
少なくとも上記凹部を含む上記基板上に第１の配線導体を形成する第２の工程と、
上記第１の基板の凹部の中に犠牲層材料を充填し、少なくとも上記凹部とその周辺以外の第１の基板上に形成された当該犠牲層材料を除去する第３の工程と、
上記犠牲層材料の表面と、上記第１の基板又は上記第１の配線導体の表面が実質的に同一の平面上になるように平坦化して犠牲層を形成する第４の工程と、
少なくとも平坦化された上記犠牲層の表面及び上記第１の基板上に誘電体支持膜を形成する第５の工程と、
上記誘電体支持膜の表面に第２の配線導体を形成する第６の工程と、
上記誘電体支持膜を貫通する少なくとも１つの開口部を上記犠牲層の直上に形成する第７の工程と、
上記開口部を介して上記犠牲層を除去する第８の工程と、
第２の基板の基板表面に半導体素子回路を形成する第９の工程と、
上記第２の配線導体が第２の空隙を挟んで上記半導体素子回路に対向するように、上記第１の基板を上記第２の基板にフリップチップ実装する第１０の工程とを含むことを特徴とする半導体高周波装置の製造方法。 - 請求項９記載の半導体高周波装置の製造方法において、
上記第６の工程は、上記誘電体支持膜の表面に第３の配線導体を形成することを含み、
上記第５の工程と上記第６の工程との間に、上記第１の配線導体と上記第３の配線導体の位置における上記誘電体支持膜を貫通するスルーホールを形成する第１１の工程をさらに含み、
上記第６の工程は、上記第３の配線導体を上記スルーホールに充填し、上記第１の配線導体と上記第３の配線導体を接続するスルーホール導体を形成することを特徴とする高周波装置の製造方法。
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