WO2007083354A1 - 半導体装置及びその製造方法 - Google Patents

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Tsuyoshi Takahashi
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Definitions

  • the present invention relates to a semiconductor device using a compound semiconductor, and more particularly to a semiconductor device having a wiring formed on a substrate and a method for manufacturing the same.
  • InP HEMT High Electron Mobility Transistor
  • ⁇ - ⁇ Hetero junction Bipolar Transistor
  • bipolar devices are known.
  • InP HEMT is particularly applied to signal processing circuits and other high-speed digital circuits in optical communication systems due to its high-speed characteristics.
  • its low noise characteristics are expected to be applied to amplifiers in the microwave and millimeter wave bands.
  • Wiring between devices using these compound semiconductors is generally performed by forming an insulating film on a semi-insulating substrate and forming Au wiring thereon.
  • MMIC Microwave Monolithic Integrated Circuit
  • coplanar wiring structures are often used to match impedances between wirings. .
  • Patent Document 1 JP 2000-91426 A
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-223331
  • Patent Document 3 Japanese Patent Laid-Open No. 11-145386
  • Patent Document 4 JP-A-9-162285
  • Patent Document 5 Japanese Patent Laid-Open No. 10-242717
  • Patent Document 6 Japanese Patent Laid-Open No. 11 017467
  • Patent Document 7 Japanese Unexamined Patent Application Publication No. 2002-190545
  • a semi-insulating semiconductor substrate is used as a substrate, but an n-type conductive substrate may be used depending on the intended purpose and application. .
  • an n-type conductive substrate may be used depending on the intended purpose and application.
  • Patent Document 1 In Patent Document 1 and the like, a cavity is provided on the substrate side in order to improve transmission characteristics and the like.
  • the technique disclosed in Patent Document 1 cannot form a sufficiently large cavity to reduce dielectric loss, and even if a large cavity can be formed. It is considered that the ceiling of the hollow portion may be crushed.
  • An object of the present invention is to provide a semiconductor device having a wiring structure capable of suppressing attenuation of a high-frequency signal while ensuring reliability with respect to mechanical strength and capable of improving high-frequency characteristics, and a method for manufacturing the same. There is.
  • a semiconductor device having a semiconductor layer formed on a substrate, an insulating film formed on the semiconductor layer, and a wiring formed on the insulating film.
  • a semiconductor device is provided in which a cavity is formed in at least the semiconductor layer below the wiring, and a support that supports the insulating film is further provided in the cavity.
  • a step of forming a semiconductor layer on a substrate a step of forming at least a first opening in the semiconductor layer, and the inside of the first opening
  • a method of manufacturing a semiconductor device which includes a step of forming and a step of forming a cavity under the wiring by dissolving and removing the resin layer from the third opening.
  • a process of forming a semiconductor layer on a substrate Forming at least a plurality of first openings in the semiconductor layer, forming a plurality of resin layers respectively carried in the plurality of first openings, and on and above the semiconductor layer
  • Forming an insulating film on the resin layer forming a wiring on the insulating film, and forming a plurality of second openings respectively reaching the plurality of resin layers in the insulating film.
  • the present invention in a semiconductor device having a semiconductor layer formed on a substrate, an insulating film formed on the semiconductor layer, and a wiring formed on the insulating film, At least a cavity is formed in the semiconductor layer, and since the cavity further includes a support for supporting the insulating film, the attenuation of the high-frequency signal is suppressed while ensuring the reliability of the mechanical strength. High frequency characteristics can be improved.
  • FIG. 1 is a schematic diagram showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 3 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 6 is a process cross-sectional view (part 5) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 7 is a process cross-sectional view (No. 6) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 8 is a cross-sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view (No. 1) showing the method for manufacturing a semiconductor device according to the second embodiment of the invention.
  • FIG. 10 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 11 is a process cross-sectional view (part 3) illustrating the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a process cross-sectional view (part 4) showing the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 13 is a sectional view showing a structure of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 15 is a schematic diagram showing the structure of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 16 is a process cross-sectional view (part 1) illustrating the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 17 is a process cross-sectional view (part 2) illustrating the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 18 is a process cross-sectional view (part 3) illustrating the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 19 is a process cross-sectional view (part 4) showing the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 20 is a process sectional view (No. 5) showing the method for manufacturing a semiconductor device according to the fifth embodiment of the invention.
  • FIG. 21 is a process sectional view (No. 6) showing the method for manufacturing a semiconductor device according to the fifth embodiment of the invention.
  • FIG. 22 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 23 is a process cross-sectional view (part 1) showing the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 24 is a process sectional view (No. 2) showing the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 25 is a process cross-sectional view (No. 3) showing the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 26 is a process cross-sectional view (part 4) illustrating the method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 27 is a cross-sectional view showing a structure of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 28 is a sectional view showing a structure of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 29 is a process sectional view showing a method for manufacturing a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 30 is a plan view showing a structure of a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 31 is a sectional view showing a structure of a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 32 is a process diagram (part 1) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 33 is a process diagram (part 2) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 34 is a process diagram (part 3) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 35 is a step diagram (part 4) showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 36 is a process diagram (part 5) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 37 is a process diagram (part 6) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 38 is a process diagram (part 7) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 39 is a process diagram (part 8) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 40 is a process diagram (part 9) illustrating the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 41 is a process diagram (part 10) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 42 is a process diagram (part 11) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 43 is a process diagram (part 12) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 44 is a process diagram (part 13) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 45 is a process diagram (part 14) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 46 is a process diagram (part 15) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 47 is a process diagram (part 16) illustrating the method for fabricating the semiconductor device according to the ninth embodiment of the present invention.
  • Opening portion 2 Al wiring ⁇ ⁇ ⁇ wiring 6... Cavity portion 7... Cavity Part
  • FIG. 1 is a schematic view showing the structure of the semiconductor device according to the present embodiment, and FIGS.
  • the semiconductor device according to the present embodiment is an MMIC in which coplanar wiring is formed together with InP-HEMT.
  • FIG. 1 (b) is A—A in FIG. 1 (a).
  • 'I a cross-sectional view showing the cross section of the line and the cross section of the element region.
  • the semiconductor device includes an element region 10 in which InP_HEMT is formed and a wiring region 12 in which a coplanar type wiring is formed.
  • a buffer layer 16 made of an i_InAlAs layer is formed on a semi-insulating InP substrate (SI_InP substrate) 14.
  • a channel layer 18 made of an i-InGaAs layer is formed on the buffer layer 16.
  • an i-InAlAs layer, an n-InAlAs layer, and an i-InA A carrier supply layer 20 is formed by sequentially laminating the lAs layer.
  • a cap layer 22 made of an n-InGaAs layer is formed.
  • a recess 24 is formed in the cap layer 22, and a gate electrode 26 is formed on the carrier supply layer 20 on the bottom surface of the recess 24.
  • a source electrode 28 and a drain electrode 30 are formed on the cap layer 22 on both sides of the gate electrode 26, respectively.
  • InP_HEMT 32 is formed in the element region 10.
  • An insulating film 34 made of benzocyclobutene (BCB) is formed on the buffer layer 16 on which InP_HEMT 32 is formed.
  • an insulating film 36 made of BCB is formed on the insulating film 34.
  • an opening 38 reaching the source electrode 28 is formed. Further, an opening 40 reaching the drain electrode 30 is formed in the insulating films 36 and 34.
  • an Au wiring 42 connected to the source electrode 28 through the opening 38 is formed on the insulating film 36.
  • an Au wiring 44 connected to the drain electrode 30 through the opening 40 is formed on the insulating film 36.
  • an insulating film 34 is formed on the buffer layer 16 in the same manner as the element region 10.
  • a cavity 46 is formed from the upper part of the SI— ⁇ substrate 14 to the lower part of the insulating film 34.
  • An insulating film 36 is formed on the insulating film 34 in the same manner as the element region 10.
  • the insulating film 36 that is the ceiling of the cavity 46 has a pillar-like support 50 that reaches the SI_InP substrate 14 on the bottom surface of the cavity 46 through an opening 48 formed in the insulating film 34 on the lower side. is doing.
  • the insulating films 34 and 36 that are the ceiling of the cavity 46 are supported by the pillar-like support 50 in the cavity 46.
  • a signal line 52 is formed on the insulating film 36 supported by the pillar-shaped support portion 50.
  • ground lines 54 extending along the signal line 52 are formed symmetrically.
  • a coplanar type wiring constituted by the signal line 52 and the ground line 54 is formed.
  • the cavity 46 is formed below the signal line 52 sandwiched between the ground lines 54 and wider than the signal line 52.
  • an opening 56 reaching the cavity 46 is formed in the insulating films 36 and 34 between the ground line 54 and the signal line 52.
  • FIG. 1 (a) shows a plan view of the wiring region 12.
  • the ground line 54 is formed symmetrically on both sides of the signal line 52 so as to extend along the signal line 52 with respect to the signal line 52 extending in the horizontal direction in the figure. ing.
  • the cavity 46 is formed below the signal line 52 so as to extend along the signal line 52 with a width wider than that of the signal line 52.
  • a plurality of pillar-like support portions 50 are formed and arranged in a line at a predetermined interval 1J along the signal line 52.
  • a plurality of openings 56 reaching the cavity 46 are formed and arranged at predetermined intervals 1J.
  • the semiconductor device according to the present embodiment is constituted.
  • the semiconductor device according to the present embodiment has a cavity 46 formed in the SI-InP substrate 14, the buffer layer 16, and the insulating films 34 and 36 below the signal line 52.
  • the main feature is that the insulating films 34 and 36 that form the ceiling of the cavity 46 are supported by the pillar-shaped support 50.
  • the cavity 46 is formed under the signal line 52, dielectric loss generated in the transmitted high-frequency signal is reduced, and attenuation of the high-frequency signal is suppressed. Power S can be. Furthermore, since the ceiling of the cavity portion 46 is supported by the pillar-like support portion 50 in the cavity portion 46 and the mechanical strength of the cavity portion 46 is ensured, the cavity portion 46 can be prevented from being crushed. Therefore, it is possible to provide a semiconductor device having excellent high frequency characteristics while ensuring reliability with respect to mechanical strength.
  • FIGS. 2 (a) to 7 (b) are cross-sectional views of the wiring region 12, ⁇ — ⁇ ′ in FIG. 1 (a). It is process sectional drawing corresponding to a line cross section.
  • a SI-InP substrate 14 for example, by MOCVD, for example, i In having a thickness of 2 ⁇ m.
  • a buffer layer 16 made of an AlAs layer is deposited.
  • a channel layer 18 made of an i_InGaAs layer having a thickness of, for example, 25 nm is deposited on the buffer layer 16 by, eg, MOCVD.
  • i_In having a thickness of 30 nm, for example, is formed on the channel layer 18 by, for example, the MOCVD method.
  • An AlAs layer, an n_InAlAs layer having a thickness of, for example, 70 nm, and an i_InAlAs layer having a thickness of, for example, 80 nm are sequentially deposited.
  • a carrier supply layer 20 is formed by sequentially laminating an InAlAs layer.
  • n having a thickness of 50 nm is formed.
  • a cap layer 22 made of an InGaAs layer is formed.
  • the channel layer 18, the carrier supply layer 20, and the cap layer 22 are left in the formation region of the InP—HEMT 32 in the element region 10 by photolithography and wet etching, and the channel layer 18 and the carrier in the wiring region 12 are left.
  • the supply layer 20 and the cap layer 22 are removed.
  • the etching solution for example, a mixed solution of phosphoric acid and hydrogen peroxide solution can be used.
  • the buffer layer 16 is exposed in the wiring region 12 (see FIG. 2 (a)).
  • the buffer layer 16 and the SI-— ⁇ substrate 14 in the region where the cavity 46 is to be formed are etched by photolithography and wet etching. As a result, an opening 58 is formed in the upper part of the buffer layer 16 and the SI_InP substrate 14 in the region where the cavity 46 is to be formed (see FIG. 2B).
  • a mixed solution of phosphoric acid and hydrogen peroxide water can be used as an etching solution.
  • a mixed solution of hydrochloric acid and phosphoric acid can be used as an etchant.
  • PMGI polymethyldaltalimide
  • PMGI utarimide
  • the PMGI layer 60 and the opening on the buffer layer 16 are formed by dry etching, for example.
  • the upper part of the PMGI layer 60 in 58 is removed. As a result, the PMGI layer 60 remains only in the opening 58 (see FIG. 3B). Thus, the surface of the PMGI layer 60 embedded in the opening 58 protrudes from the surface of the buffer layer 16.
  • BCB is applied on the buffer layer 16 and the PMGI layer 60 by, eg, spin coating. Subsequently, the BCB is cured, for example, by heating to 250 ° C or higher in an oven. Thus, the insulating film 34 made of BCB is formed on the buffer layer 16 and the PMGI layer 60 (see FIG. 4A).
  • a photoresist film 64 having an opening 62 that exposes a region where the pillar-like support portion 50 is to be formed is formed on the insulating film 34 by photolithography (see FIG. 4B).
  • the insulating film 34 and the PMGI layer 60 exposed to the opening 62 are etched by dry etching, for example.
  • an oxygen-based gas can be used as the etching gas.
  • an opening 48 reaching the SI-InP substrate 14 is formed in the insulating film 34 and the PMGI layer 60 (see FIG. 5A).
  • the opening 48 serves as a mold for the leaf-like support portion 50.
  • the photoresist film 64 used as a mask is removed.
  • BCB is applied to the entire surface by, eg, spin coating. BCB is carried in the opening 48. Subsequently, the applied BCB is cured, for example, by heating in an oven. In this way, the insulating film 36 made of BCB having the pillar-like support portion 50 carried in the opening 48 is formed on the insulating film 34 (see FIG. 5B).
  • a signal line 52 made of Au is formed on the insulating film 36 in the region where the PMGI layer 60 is formed by, for example, a plating method, and Au is formed on the insulating film 36 on both sides of the signal line 52 by Au.
  • a ground line 54 is formed (see Fig. 6 (a)).
  • the insulating film 36 on which the signal line 52 and the ground line 54 are formed has an opening 66 that exposes a region where the opening 56 reaching the PMGI layer 60 is to be formed by photolithography.
  • a photoresist film 68 is formed (see FIG. 6B).
  • the opening 6 is formed by dry etching, for example.
  • Insulating films 36 and 34 exposed to 6 are etched. In this way, the PMGI layer is formed on the insulating films 36 and 34.
  • the photoresist film 68 used as a mask is removed.
  • the substrate is immersed in N_methyl_2-pyrrolidone (NMP), and the PMGI layer 60 is dissolved and removed by NMP entering from the opening 56.
  • NMP N_methyl_2-pyrrolidone
  • a cavity 46 is formed in the SI_InP substrate 14, the buffer layer 16, and the insulating film 34 under the signal line 52 (see FIG. 7B).
  • the insulating films 34 and 36 that become the ceiling of the hollow portion 46 are supported by the pillar-shaped support portion 50.
  • the semiconductor device according to the present embodiment is manufactured.
  • the cavity 46 is formed under the signal line 52, in which the insulating films 34 and 36 serving as the ceiling are supported by the pillar-shaped support portion 50. While preventing the ceiling of 46 from being crushed, the dielectric loss generated in the transmitted high-frequency signal can be reduced, and the attenuation of the high-frequency signal can be suppressed. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment
  • FIGS. 9 to 12 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
  • the same components as those in the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment.
  • the insulating film 34 is not formed on the buffer layer 16 but the insulating film 36 of one layer is formed, so that the two insulating films 34 and 36 are formed. This is different from the semiconductor device according to the first embodiment.
  • a buffer layer 16 made of an i_InAlAs layer is formed on the SI substrate 14 ⁇ . It is made.
  • An insulating film 36 made of BCB is formed on the buffer layer 16.
  • a cavity 46 is formed from the upper portion of the SI— ⁇ substrate 14 to the lower portion of the insulating film 36.
  • the insulating film 36 serving as the ceiling of the cavity 46 has a pillar-shaped support 50 that reaches the SI_In P substrate 14 on the bottom of the cavity 46 on the lower side.
  • the insulating film 36 serving as the ceiling of the cavity 46 is supported by the pillar-shaped support part 50 in the cavity 46.
  • a signal line 52 is formed on the insulating film 36 supported by the pillar-shaped support portion 50.
  • ground lines 54 extending along the signal line 52 are formed symmetrically.
  • the cavity 46 is formed below the signal line 52 sandwiched between the ground lines 54 and wider than the signal line 52.
  • the insulating film 36 between the ground line 54 and the signal line 52 has an opening reaching the cavity 46.
  • the semiconductor device according to the present embodiment includes the SI—InP substrate 14 and the buffer layer below the signal line 52.
  • the main feature is that the insulating film 36 serving as the ceiling of the cavity 46 is supported by the pillar-shaped support 50 in the cavity 46. There are signs.
  • the cavity 46 is formed under the signal line 52 as in the semiconductor device according to the first embodiment, the dielectric loss generated in the transmitted high-frequency signal is reduced. And attenuation of the high frequency signal can be suppressed. Furthermore, since the ceiling of the cavity 46 is supported by the pillar-shaped support part 50 in the cavity 46 and the mechanical strength of the cavity 46 is ensured, the cavity 46 can be prevented from being crushed. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength. Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
  • a PMGI layer 60 is formed in the opening 58 and on the buffer layer 16 (see FIG. 9A).
  • a pillar-like support portion is formed on the PMGI layer 60 in the opening 58 by photolithography.
  • a photoresist film 72 having an opening 70 exposing a region where 50 is to be formed is formed (see FIG. 9B).
  • the PMGI layer 60 exposed to the opening 70 is etched by dry etching, for example, and the PMGI layer 60 on the buffer layer 16 is etched.
  • an oxygen-based gas can be used as the etching gas.
  • the photoresist film 72 used as a mask is removed.
  • BCB is applied to the entire surface by, eg, spin coating. BCB is carried in the opening 48. Subsequently, the applied BCB is cured, for example, by heating in an oven. In this way, the insulating film 36 made of BCB having the pillar-like support portion 50 embedded in the opening 48 is formed on the buffer layer 16 and the PMGI layer 60 (see FIG. 10B).
  • the signal line 52 made of Au is formed on the insulating film 36 in the region where the PMGI layer 60 is formed by, for example, the plating method, and the Au is formed on the insulating film 36 on both sides of the signal line 52 by Au.
  • a ground line 54 is formed (see Fig. 11 (a)).
  • a film 68 is formed (see FIG. 11 (b)).
  • the opening 6 is formed by dry etching, for example.
  • the insulating film 36 exposed to 6 is etched. Thus, the insulating film 36 reaches the PMGI layer 60. Opening 56 is formed (see FIG. 12 (a)).
  • the photoresist film 68 used as a mask is removed.
  • the substrate is immersed in NMP, and the PMGI layer 60 is dissolved and removed by NMP entering from the opening 56.
  • the cavity 46 is formed in the SI_InP substrate 14, the buffer layer 16, and the insulating film 36 under the signal line 52 (see FIG. 12B).
  • the insulating film 36 that becomes the ceiling of the cavity 46 is supported by the pillar-shaped support 50.
  • the semiconductor device according to the present embodiment is manufactured.
  • the insulating film 36 serving as the ceiling is formed under the signal line 52 so as to form the cavity portion 46 supported by the pillar-like support portion 50. Therefore, the ceiling of the cavity portion 46 is provided. It is possible to reduce the dielectric loss generated in the transmitted high-frequency signal and suppress the attenuation of the high-frequency signal while preventing the collapse of the high-frequency signal. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • FIG. 13 is a sectional view showing the structure of the semiconductor device according to the present embodiment. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment is the second point in that a plurality of pillar-like support portions 50 are formed below the signal line 52 and arranged in a plurality of rows along the signal line 52 at a predetermined interval. This is different from the semiconductor device according to the embodiment.
  • a plurality of pillar-like support portions 50 are provided below the signal line 52.
  • they are arranged in two rows at predetermined intervals along the line 2.
  • a plurality of pillar-like support portions 50 are provided below the signal line 52 along the signal line 52.
  • the semiconductor device according to the first embodiment also has the description.
  • the pillar-shaped support portion 50 Can form the force S.
  • FIG. 14 is a sectional view showing the structure of the semiconductor device according to the present embodiment. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment differs from the semiconductor device according to the second embodiment in that the cavity 46 is formed in the buffer layer 16 and the insulating film 36 and is not formed up to the top of the SI_InP substrate 14. Yes.
  • a cavity 36 is formed in the buffer layer 16 and the insulating film 36.
  • the cavity 46 is formed from the bottom surface of the buffer layer 16 to the lower portion of the insulating film 36, it is not formed on the upper portion of the SI-InP substrate 14.
  • the cavity 46 may be formed in the buffer layer 16 and the insulating film 36 without being formed in the upper part of the SI—InP substrate 14.
  • selective etching is performed when the opening 58 for forming the cavity 46 is formed. That is, when the opening 58 is formed, the buffer layer 16 made of the i-InAlAs layer having different etching characteristics is selectively etched with respect to the SI-InP substrate 14. Thus, the opening 58 for forming the cavity 46 is not formed in the SI-InP substrate 14 but only in the buffer layer 16.
  • the process after the opening 58 is formed is the same as the method for manufacturing the semiconductor device according to the second embodiment.
  • the cavity 46 is not formed in the upper part of the SI-InP substrate 14 but is formed in the buffer layer 16 and the insulating film 36. As described above, also in the semiconductor device according to the first and third embodiments, the cavity 46 can be formed similarly to the semiconductor device according to the present embodiment.
  • FIG. 15 is a schematic view illustrating the structure of the semiconductor device according to the present embodiment
  • FIGS. 16 to 21 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the present embodiment. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 15A is a plan view showing the structure of the semiconductor device according to the present embodiment
  • FIG. 15B is a cross-sectional view taken along the line ⁇ - ⁇ ′ of FIG.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment is based on the second embodiment in that a conductive ⁇ _ ⁇ ⁇ ⁇ substrate 74 is used instead of the SI-— ⁇ substrate 14 and the ground line 54 constituting the coplanar wiring is connected to the ⁇ _ ⁇ substrate 74. It is different from a semiconductor device.
  • a buffer layer 16 made of an i_InAlAs layer is formed on a conductive ⁇ _ ⁇ substrate 74.
  • An insulating film 36 made of BCB is formed on the buffer layer 16.
  • a cavity 46 is formed from the upper part of the n-InP substrate 74 to the lower part of the insulating film 36.
  • the insulating film 36 serving as the ceiling of the cavity 46 has a pillar-like support 50 that reaches the n-InP substrate 74 on the bottom surface of the cavity 46 on the lower side.
  • the insulating film 36 serving as the ceiling of the cavity 46 is supported by the pillar-like support part 50 in the cavity 46.
  • a signal line 52 is formed on the insulating film 36 supported by the pillar-shaped support portion 50.
  • an opening 76 reaching the n_InP substrate 74 is formed.
  • the opening 76 is formed in a groove shape extending along the signal line 52, as shown in FIG.
  • ground lines 54 extending along the signal line 52 are formed symmetrically.
  • the ground line 54 has a connection portion 54 a embedded in the opening 76 and connected to the n_InP substrate 74.
  • the connecting portion 54 a extends along the signal line 52.
  • the ground line 54 is connected to the n_InP base by the connection 54a. It is electrically connected to the plate 74.
  • a coplanar type wiring constituted by the signal line 52 and the ground line 54 is formed.
  • the cavity 46 is formed below the signal line 52 sandwiched between the ground lines 54 and wider than the signal line 52.
  • the insulating film 36 between the ground line 54 and the signal line 52 has an opening reaching the cavity 46.
  • the semiconductor device according to the present embodiment has the cavity 46 formed in the n-InP substrate 74, the buffer layer 16 and the insulating film 36 under the signal line 52, and the pillar in the cavity 46
  • the main characteristic force S is that the insulating film 36 which is the ceiling of the cavity 46 is supported by the support 50.
  • the cavity 46 is formed under the signal line 52, the dielectric loss generated in the transmitted high-frequency signal can be reduced.
  • the cavity 46 is formed even above the n-InP substrate 74 below the signal line 52, the loss of high-frequency signals due to the conductive n-InP substrate 74 can also be reduced. As a result, attenuation of the high-frequency signal can be suppressed.
  • the ceiling of the cavity 46 is supported by the pillar-like support part 50 in the cavity 46 and the mechanical strength of the cavity 46 is ensured, the cavity 46 can be prevented from being crushed. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • FIGS. FIG. 16A to FIG. 21B are process cross-sectional views corresponding to the cross section along the line A— of FIG. 15A which is a cross section of the wiring region 12.
  • the buffer layer 16 in the wiring region 12 is exposed (see FIG. 16A).
  • the buffer layer 16 and the n_InP substrate 74 in the region where the cavity 46 is to be formed are etched by photolithography and wet etching. As a result, the cavity 46 The opening 58 is formed in the upper part of the buffer layer 16 and the n-InP substrate 74 in the region where the film is to be formed (see FIG. 16B).
  • PMGI is applied to the entire surface by, eg, spin coating.
  • spin coating e.g. 10
  • the applied PMGI is cured by heat treatment at 0 ° C. In this way, the PMGI layer 60 is formed in the opening 58 and on the buffer layer 16 (see FIG. 17A).
  • the pillar-shaped support portion is formed on the PMGI layer 60 in the opening portion 58 by photolithography.
  • a photoresist film 72 having an opening 70 exposing a region where 50 is to be formed is formed (see FIG.
  • the PMGI layer 60 exposed to the opening 70 is etched by dry etching, for example, and the PMGI layer 60 on the buffer layer 16 is etched.
  • an oxygen-based gas can be used as the etching gas.
  • the photoresist film 72 used as a mask is removed.
  • BCB is applied to the entire surface by, eg, spin coating. BCB is carried in the opening 48. Subsequently, the applied BCB is cured, for example, by heating in an oven. Thus, the insulating film 36 made of BCB having the pillar-like support portion 50 embedded in the opening 48 is formed on the buffer layer 16 and the PMGI layer 60 (see FIG. 18B).
  • a photoresist film 80 having an opening 78 that exposes a region where the connection portion 54a of the ground line 54 is to be formed is formed on the insulating film 36 by photolithography (see FIG. 19A). ).
  • the insulating film 36 and the buffer layer 16 exposed in the opening 78 are etched by, for example, dry etching.
  • an opening 76 reaching the n_InP substrate 74 is formed in the insulating film 36 and the buffer layer 16 (see FIG. 19B).
  • the photoresist film 80 used as a mask is removed.
  • the signal line 52 made of Au is formed on the insulating film 36 in the region where the PMGI layer 60 is formed by, for example, the plating method, and the openings 76 on both sides of the signal line 52 are formed.
  • a ground line 54 made of Au is formed on the insulating film 36 thus formed.
  • the ground line 54 is formed so as to have a connection portion 54a embedded in the opening 76 and connected to the n-InP substrate 74 (see FIG. 20A).
  • a photoresist having an opening 66 that exposes a region where the opening 56 reaching the PMGI layer 60 is formed by photolithography.
  • a film 68 is formed (see FIG. 20 (b)).
  • the opening 6 is formed by dry etching, for example.
  • the insulating film 36 exposed to 6 is etched. Thus, an opening 56 reaching the PMGI layer 60 is formed in the insulating film 36 (see FIG. 21A).
  • the photoresist film 68 used as a mask is removed.
  • the substrate is immersed in NMP, and the PMGI layer 60 is dissolved and removed by NMP entering from the opening 56.
  • the cavity 46 is formed in the n_InP substrate 74, the buffer layer 16, and the insulating film 36 under the signal line 52 (see FIG. 21B).
  • the insulating film 36 that becomes the ceiling of the cavity 46 is supported by the pillar-shaped support 50.
  • the semiconductor device according to the present embodiment is manufactured.
  • the ceiling of the hollow portion 46 is formed. It is possible to reduce the loss of the dielectric material generated in the transmitted high-frequency signal and the loss due to the conductive n-InP substrate 74 while suppressing the collapse of the high-frequency signal. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • the conductive n_InP substrate 74 can be used to connect the ground line 54 to the n_InP substrate 74.
  • FIG. 22 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment
  • FIGS. 23 to 26 are process cross-sectional views showing the method for manufacturing the semiconductor device according to the present embodiment. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the fifth embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the fifth embodiment.
  • the hollow portion 46 is formed to the bottom of the portion of the ground line 54 on the signal line 52 side with respect to the connection portion 54a not only under the signal line 52. This is different from the semiconductor device according to the fifth embodiment.
  • connection portion 54a of the ground line 54 is carried in the opening 76 in which the silicon nitride film 82 is formed on the inner wall.
  • the side wall 82 made of a silicon nitride film is formed on the side wall of the connection portion 54a.
  • the cavity 46 is formed between the n-InP substrate 74 and the insulating film 36 on the signal line 52 side with respect to the connection part 54a of the ground line 54.
  • a side wall 82 formed on the side wall of the connection portion 54a on the signal line 52 side is partially exposed.
  • the cavity 46 is formed below the portion of the ground line 54 on the signal line 52 side with respect to the connection portion 54a that extends only below the signal line 52. Yes.
  • the insulating film 36 on which the signal line 52 and the ground line 54 are formed is made of a silicon nitride film so as to cover the signal line 52 and the ground line 54.
  • a protective film 84 is formed.
  • the cavity 46 is connected only under the signal line 52.
  • the main characteristic is that it is formed up to the portion of the ground line 54 on the signal line 52 side with respect to 54a.
  • the photoresist film 80 used as a mask is removed.
  • a silicon nitride film 82 is deposited on the entire surface by, eg, plasma CVD (FIG. 2).
  • the silicon nitride film 82 is anisotropically etched by dry etching, and the silicon nitride film 82 on the bottom surface of the opening 76 and the silicon nitride film 82 on the insulating film 36 are removed. Thus, a sidewall 82 made of a silicon nitride film is formed on the inner wall of the opening 76 (see FIG. 23B).
  • the signal line 52 made of Au was formed on the insulating film 36 in the region where the PMGI layer 60 was formed by, for example, the plating method, and the openings 76 on both sides of the signal line 52 were formed.
  • a ground line 54 made of Au is formed on the insulating film 36.
  • the ground line 54 is embedded in the opening 76 in which the sidewall 82 is formed, and is formed to have a connection part 54a connected to the n-InP substrate 74 (see FIG. 24 (a)). reference).
  • a protective film 84 made of a silicon nitride film is deposited on the insulating film 36 on which the signal line 52 and the ground line 54 are formed by, eg, plasma CVD (see FIG. 24B).
  • a photoresist film 68 having an opening 66 that exposes a region where the opening 56 is to be formed reaching the PMGI layer 60 is formed on the protective film 84 by photolithography (see FIG. 25 (a)). ).
  • the protective film 84 and the insulating film 36 exposed to the opening 66 are etched by dry etching, for example.
  • the opening 56 reaching the PMGI layer 60 is formed in the protective film 84 and the insulating film 36 (see FIG. 25B).
  • the photoresist film 68 used as a mask is removed.
  • the substrate is immersed in NMP, and the PMGI layer 60 is dissolved and removed by NMP entering from the opening 56.
  • the cavity 46 is formed in the n_InP substrate 74, the buffer layer 16, and the insulating film 36 under the signal line 52 (see FIG. 26A).
  • the ceiling that becomes the ceiling of the cavity 46 The edge membrane 36 is supported by the pillar-like support portion 50.
  • the buffer layer 16 exposed on the inner wall of the cavity 46 is selectively etched by, for example, wet etching.
  • etching solution a mixed solution of phosphoric acid and hydrogen peroxide water can be used.
  • the selective etching of the buffer layer 16 stops at the side wall 82 formed on the side wall on the signal line 52 side of the connection portion 54a.
  • the cavity part 46 is formed below the signal line 52.
  • the connecting part 54a is formed just below the ground line 54 on the signal line 52 side (see Fig. 26 (b)).
  • the semiconductor device according to the present embodiment is formed.
  • connection portion where the cavity portion 46 is connected only under the signal line 52.
  • FIG. 27 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the fifth embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the fifth embodiment.
  • the semiconductor device according to the present embodiment differs from the semiconductor device according to the fifth embodiment in the material system of the conductive substrate and the buffer layer.
  • n_InP substrate 74 instead of the n_InP substrate 74 according to the fifth embodiment, a conductive n_Si
  • a buffer layer 88 made of an i-A1N layer or an i-AlGaN layer is used instead of the buffer layer 16 made of the i-InAlAs layer according to the fifth embodiment.
  • the n_SiC substrate 86 may be used as the conductive substrate, and the buffer layer 88 made of the i-A1N layer or the i-AlGaN layer may be used as the buffer layer formed on the conductive substrate.
  • the semiconductor device according to the sixth embodiment is also used in the semiconductor device according to the sixth embodiment. As with the device, the material system of the conductive substrate and buffer layer can be changed.
  • FIG. 28 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment.
  • FIG. 29 is a process cross-sectional view showing the method for manufacturing the semiconductor device according to the present embodiment. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is the same as that of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment is the second embodiment in that a protective film 90 is formed on the surface of the SI- ⁇ substrate 14 exposed in the cavity 46, the surface of the buffer layer 16, the surface of the insulating film 36, and the like. This is different from the semiconductor device according to FIG.
  • a silicon nitride film is formed on the surface of the SI-InP substrate 14 exposed in the cavity 46, the surface of the buffer layer 16, the surface of the insulating film 36, and the surface of the pillar-shaped support portion 50.
  • a further protective film 90 is formed.
  • the protective film 90 is further formed on the insulating film 36 on which the inner wall surface of the opening 56 and the coplanar wiring (the signal line 52 and the ground line 54) are formed.
  • the signal line 52 and the ground line 54 are covered with a protective film 90.
  • the SI_InP substrate 14 exposed to the cavity 46, for example, by a plasma CVD method, On the insulating film 36 on which the surface of the buffer layer 16 and the insulating film 36, the surface of the pillar-like support 50, the inner wall surface of the opening 56, and the coplanar wiring (signal line 52, ground line 54) are formed.
  • a protective film 90 made of a nitride film is deposited (see FIG. 29 (b)).
  • the semiconductor device according to the present embodiment is manufactured.
  • the protective film 90 is formed on the SI InP substrate 14 and the like exposed in the cavity 46 in the semiconductor device according to the second embodiment has been described. Also in the semiconductor device according to the embodiment, the protective film 90 can be formed similarly to the semiconductor device according to the present embodiment.
  • various insulating films can be formed as the protective film 90 in addition to the silicon nitride film.
  • FIGS. 30 is a plan view showing the structure of the semiconductor device according to the present embodiment
  • FIG. 31 is a sectional view showing the structure of the semiconductor device according to the present embodiment
  • FIGS. 32 to 47 are process diagrams showing the method for manufacturing the semiconductor device according to the present embodiment. It is. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 31 (a) is a cross-sectional view taken along the line BB 'in FIG. 30, and FIG. 31 (b) is a cross-sectional view taken along the line C-C' in FIG.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the present embodiment is different from the semiconductor device according to the second embodiment in that the ceiling of the cavity 46 is supported by a wall-shaped support portion 92 that is not in the pillar-shaped support portion 50.
  • the SI_InP substrate 14 is made of an i_InAlAs layer.
  • the buffer layer 16 is formed.
  • An insulating film 36 made of BCB is formed on the buffer layer 16.
  • the cavity 46 includes an SI—InP substrate 14, a buffer layer 16, and an insulating film.
  • the space between adjacent cavities 46 is a wall-like support portion in which the upper part of the SI- ⁇ substrate 14, the buffer layer 16, and the insulating film 36 are formed in a wall shape. 92.
  • a cavity 47 formed along the signal line 52 below the signal line 52 is formed into a plurality of cavities 46 by the wall-like support portions 92 in the cavity 47. It is divided.
  • the wall-shaped support portion 92 supports the cavity portion 47, that is, the insulating film 36 serving as the ceiling of the plurality of cavity portions 46.
  • a signal line 52 is formed on the insulating film 36 supported by the wall-like support portion 92.
  • ground lines 54 extending along the signal line 52 are formed symmetrically.
  • a coplanar type wiring constituted by the signal line 52 and the ground line 54 is formed.
  • the cavity 46 is formed below the signal line 52 between the ground line 54 and the signal line 52, as shown in FIGS. 30 and 31 (a). It is also formed with a wide width.
  • the insulating film 36 between the ground line 54 and the signal line 52 has an opening reaching the cavity 46.
  • the SI—InP substrate 14 and the buffer layer are provided below the signal line 52.
  • the semiconductor device since the plurality of hollow portions 46 are formed under the signal line 52, the dielectric loss generated in the transmitted high-frequency signal is reduced, and the attenuation of the high-frequency signal is suppressed. can do. Further, the ceiling of the cavity 46 is supported by the wall-shaped support 92. In addition, since the mechanical strength of the cavity 46 is ensured, it is possible to prevent the cavity 46 from being crushed. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • FIGS. 32, 34, 36, 38, 40, 42, 44, and 46 are plan views.
  • Figure 33 (a), Figure 35 (a), Figure 37 (a), Figure 39 (a), Figure 41 (a), Figure 43 (a), Figure 45 (a), and 047 (a) f Fig. 32, Fig. 34, Fig. 36, Fig. 38, Fig. 40, Fig. 42, Fig. 44, and Fig. 46 cross-sectional views taken along the line B-B 'in Fig. 33 (b), Fig. 35 (b), Fig. 37 (b), Fig. 39 (b), Fig. 41 (b), Fig. 43 (b), Fig.
  • FIG. 45 is a cross-sectional view taken along the line CC ′ in FIG. 40, FIG. 42, FIG. 44, and FIG.
  • the buffer layer 16 in the wiring region 12 is exposed.
  • the buffer layer 16 and the SI- ⁇ ⁇ ⁇ substrate 14 in the region where the plurality of cavities 46 are to be formed are etched by photolithography and wet etching.
  • openings 58 are formed in the upper portions of the buffer layer 16 and the SI—InP substrate 14 (FIGS. 32, 33 (a) and 33 (b). )).
  • a mixed solution of phosphoric acid and hydrogen peroxide solution can be used as an etchant.
  • a mixed solution of hydrochloric acid and phosphoric acid can be used as an etchant.
  • PMGI is applied to the entire surface by, eg, spin coating. Subsequently, for example, the applied PMGI is cured by heat treatment at 100 ° C. Thus, the PMGI layer 60 is formed in the plurality of openings 58 and on the buffer layer 16 (see FIG. 34, FIG. 35 (a) and FIG. 35 (b)).
  • a photoresist film 72 is formed by photolithography so as to cover a region where the plurality of cavities 46 are to be formed and to expose other regions.
  • the PMGI layer 60 on the notch layer 16 is etched by dry etching, for example.
  • an etching gas for example, an oxygen-based gas is used. Can be used.
  • the PMGI layer 60 on the buffer layer 16 is removed (see FIG. 36, FIG. 37 (a) and FIG. 37 (b)).
  • the photoresist film 72 used as a mask is removed.
  • BCB is applied to the entire surface by, eg, spin coating. Subsequently, the applied BCB is cured, for example, by heating with an oven. Thus, the insulating film 36 made of BCB is formed on the buffer layer 16 and the PMGI layer 60 (see FIGS. 38, 39 (a) and 39 (b)).
  • a signal line 52 made of Au is formed on the insulating film 36 in the region where the PMGI layer 60 is formed by, for example, a plating method, and Au is formed on the insulating film 36 on both sides of the signal line 52 by Au.
  • a ground line 54 is formed (see FIG. 40, FIG. 41 (a) and FIG. 41 (b)).
  • a film 68 is formed (see FIG. 42, FIG. 43 (a) and FIG. 43 (b)).
  • the insulating film 36 exposed in the opening 66 is etched by dry etching, for example.
  • an opening 56 reaching the PMGI layer 60 is formed in the insulating film 36 (see FIGS. 44, 45 (a) and 45 (b)).
  • the photoresist film 68 used as a mask is removed.
  • the substrate is immersed in NMP, and the PMGI layer 60 is dissolved and removed by NMP entering from the opening 56.
  • a plurality of cavities 46 are formed in the SI-InP substrate 14, the buffer layer 16, and the insulating film 36 below the signal line 52.
  • a wall-like support 92 is constituted by the SI-InP substrate 14, the buffer layer 16, and the insulating film 36 (see FIGS. 46, 47 (a) and 47 (b)). reference).
  • the insulating film 36 that becomes the ceiling of the cavity 46 is supported by the wall-like support 92.
  • the semiconductor device according to the present embodiment is manufactured.
  • the insulating film 36 serving as the ceiling forms the plurality of hollow portions 46 supported by the wall-like support portions 92 under the signal lines 52, the hollow portions 46 While preventing the ceiling from being crushed, it reduces the dielectric loss that occurs in the transmitted high-frequency signal, The attenuation of the wave signal can be suppressed. Therefore, it is possible to improve the high frequency characteristics of the semiconductor device while ensuring the reliability with respect to the mechanical strength.
  • a coplanar type wiring is formed on a substrate has been described. can do.
  • a wiring to be formed on the substrate a coplanar type, for example, a microstrip type wiring can be formed.
  • the case where the SI-InP substrate 14 is used as the semi-insulating semiconductor substrate has been described.
  • the semi-insulating semiconductor substrate is not limited to this, and various semi-insulating substrates are used.
  • a compatible semiconductor substrate can be used.
  • the conductive semiconductor substrate is not limited to these. Various conductive semiconductor substrates can be used.
  • the i_InAlAs layer is used as the buffer layer 16.
  • the buffer layer 16 is not limited to this.
  • various semiconductor layers can be used depending on the substrate material, the elements formed on the substrate, and the like.
  • the force insulating films 34 and 36 described in the case where the BCB film is used as the insulating films 34 and 36 formed on the buffer layer 16 are not limited to this.
  • the insulating films 34 and 36 in addition to the BCB film, for example, a silicon nitride film or a polyimide film is used. I can.
  • the PMGI layer 60 is formed in order to form the cavity 46.
  • a resin layer or the like that can be dissolved by a solvent or the like after curing. Can be formed as appropriate.
  • the pillar-shaped support portions 50 are formed in a single row or a plurality of rows at a predetermined interval, but the pillar-shaped support portions 50 are randomly arranged. May be.
  • the semiconductor device and the manufacturing method thereof according to the present invention reduce the dielectric loss generated in the high-frequency signal and the loss due to the conductive substrate while ensuring the reliability with respect to the mechanical strength, thereby reducing the attenuation of the high-frequency signal. It is possible to suppress. Therefore, the semiconductor device according to the present invention is extremely useful for improving the high frequency characteristics of the semiconductor device.

Abstract

　ＳＩ－ＩｎＰ基板１４上に形成されたｉ－ＩｎＡｌＡｓ層よりなるバッファ層１６と、バッファ層１６上に形成されたＢＣＢよりなる絶縁膜２４、３６と、絶縁膜３６上に形成された信号線５２とグランド線５４とにより構成されるコプレーナ型の配線とを有する半導体装置において、信号線５２の下のＳＩ－ＩｎＰ基板１４、バッファ層１６及び絶縁膜３４に空洞部４６が形成されており、空洞部４６内に、空洞部４６の天井となっている絶縁膜３４、３６を支持するピラー状支持部５０を更に有している。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、化合物半導体を用いた半導体装置に係り、特に、基板上に形成された 配線を有する半導体装置及びその製造方法に関する。
背景技術
[0002] 化合物半導体を用いたデバイスとしては、 InP HEMT (High Electron Mobility T ransistor)、 ΙηΡ - ΗΒΤ (Hetero junction Bipolar Transistor)等の電界効果型のデバ イス、バイポーラ型のデバイスが知られている。特に、 InP HEMTは、その高速特 性により、光通信システムにおける信号処理回路や、その他の高速デジタル回路に 応用されている。また、その低雑音特性により、マイクロ波やミリ波帯での増幅器への 応用も期待されている。
[0003] これら化合物半導体を用いたデバイス間の配線は、一般的に、半絶縁性基板上に 絶縁膜を形成し、その上に Au配線を形成することにより行われている。また、より高 周波での動作が必要とされる MMIC (Microwave Monolithic Integrated Circuit)等に おいては、配線間のインピーダンスを整合させるために、コプレーナ型の配線構造が 用いられることが多くなつている。
[0004] このような配線においては、動作周波数が高くなるにつれて、配線抵抗による損失 や誘電体損失による信号の伝達ロスが発生しやすくなる。
特許文献 1 :特開 2000— 91426号公報
特許文献 2 :特開 2001— 223331号公報
特許文献 3：特開平 11 - 145386号公報
特許文献 4 :特開平 9一 162285号公報
特許文献 5：特開平 10— 242717号公報
特許文献 6 :特開平 11 017467号公報
特許文献 7：特開 2002— 190545号公報
発明の開示 発明が解決しょうとする課題
[0005] 誘電体損失が生じないようにするためには、配線周辺に誘電体が存在しない状態 が理想的である。特に、半導体基板をなくすことが有効であると考えられる。
[0006] また、通常の化合物半導体デバイスにおいては、基板として半絶縁性の半導体基 板が用いられているが、その使用目的 ·用途等によっては、 n型の導電性基板が用い られる場合がある。この場合、基板が導電性であることから信号の減衰が生じるため、 伝送特性が劣化してしまうという不都合があった。
[0007] 特許文献 1等においては、伝送特性等の向上を図るべく空洞部を基板側に設ける ことが行われている。し力しながら、特許文献 1等に開示された技術では、誘電損失 を低減するのに十分に大きな空洞部を形成することができず、また、大きな空洞部を 形成することができたとしても空洞部の天井が潰れてしまう虞があると考えられる。
[0008] 本発明の目的は、機械的強度に対する信頼性を確保しつつ、高周波信号の減衰 を抑制しうる配線構造を有し、高周波特性を向上しうる半導体装置及びその製造方 法を提供することにある。
課題を解決するための手段
[0009] 本発明の一観点によれば、基板上に形成された半導体層と、前記半導体層上に形 成された絶縁膜と、前記絶縁膜上に形成された配線とを有する半導体装置であって 、前記配線の下の少なくとも前記半導体層に空洞部が形成されており、前記空洞部 内に、前記絶縁膜を支持する支持部を更に有する半導体装置が提供される。
[0010] また、本発明の他の観点によれば、基板上に半導体層を形成する工程と、少なくと も前記半導体層に第 1の開口部を形成する工程と、前記第 1の開口部内に坦め込ま れた樹脂層を形成する工程と、前記樹脂層に、前記基板に達する第 2の開口部を形 成する工程と、前記半導体層上及び前記樹脂層上に、前記第 2の開口部内に埋め 込まれたピラー状の支持部を有する絶縁膜を形成する工程と、前記絶縁膜上に配線 を形成する工程と、前記絶縁膜に、前記樹脂層に達する第 3の開口部を形成するェ 程と、前記第 3の開口部から前記樹脂層を溶解させて除去することにより、前記配線 の下に空洞部を形成する工程とを有する半導体装置の製造方法が提供される。
[0011] また、本発明の更に他の観点によれば、基板上に半導体層を形成する工程と、少 なくとも前記半導体層に複数の第 1の開口部を形成する工程と、複数の前記第 1の 開口部内にそれぞれ坦め込まれた複数の樹脂層を形成する工程と、前記半導体層 上及び複数の前記樹脂層上に絶縁膜を形成する工程と、前記絶縁膜上に配線を形 成する工程と、前記絶縁膜に、複数の前記樹脂層にそれぞれ達する複数の第 2の開 口部を形成する工程と、複数の前記第 2の開口部から複数の前記樹脂層を溶解させ て除去することにより、前記配線の下に、壁状の支持部により分割された複数の空洞 部を形成する工程とを有する半導体装置の製造方法が提供される。
発明の効果
[0012] 本発明によれば、基板上に形成された半導体層と、半導体層上に形成された絶縁 膜と、絶縁膜上に形成された配線とを有する半導体装置において、配線の下の少な くとも半導体層に空洞部が形成されており、空洞部内に、絶縁膜を支持する支持部 を更に有するので、機械的強度に対する信頼性を確保しつつ高周波信号の減衰を 抑制し、半導体装置の高周波特性を向上することができる。
図面の簡単な説明
[0013] [図 1]図 1は、本発明の第 1実施形態による半導体装置の構造を示す概略図である。
[図 2]図 2は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 1)である。
[図 3]図 3は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 2)である。
[図 4]図 4は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 3)である。
[図 5]図 5は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 4)である。
[図 6]図 6は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 5)である。
[図 7]図 7は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 6)である。
[図 8]図 8は、本発明の第 2実施形態による半導体装置の構造を示す断面図である。 [図 9]図 9は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面 図（その 1)である。
[図 10]図 10は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。
[図 11]図 11は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 3)である。
[図 12]図 12は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 4)である。
園 13]図 13は、本発明の第 3実施形態による半導体装置の構造を示す断面図であ る。
[図 14]図 14は、本発明の第 4実施形態による半導体装置の構造を示す断面図であ る。
園 15]図 15は、本発明の第 5実施形態による半導体装置の構造を示す概略図であ る。
[図 16]図 16は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 1)である。
[図 17]図 17は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。
[図 18]図 18は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 3)である。
[図 19]図 19は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 4)である。
[図 20]図 20は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 5)である。
[図 21]図 21は、本発明の第 5実施形態による半導体装置の製造方法を示す工程断 面図（その 6)である。
[図 22]図 22は、本発明の第 6実施形態による半導体装置の構造を示す断面図であ る。 [図 23]図 23は、本発明の第 6実施形態 .よる半導体装置の製造方法を示す工程断 面図（その 1)である。
[図 24]図 24は、本発明の第 6実施形態 .よる半導体装置の製造方法を示す工程断 面図（その 2)である。
[図 25]図 25は、本発明の第 6実施形態 .よる半導体装置の製造方法を示す工程断 面図（その 3)である。
[図 26]図 26は、本発明の第 6実施形態 .よる半導体装置の製造方法を示す工程断 面図（その 4)である。
[図 27]図 27は、本発明の第 7実施形態 .よる半導体装置の構造を示す断面図であ る。
[図 28]図 28は、本発明の第 8実施形態 .よる半導体装置の構造を示す断面図であ る。
[図 29]図 29は、本発明の第 8実施形態 .よる半導体装置の製造方法を示す工程断 面図である。
[図 30]図 30は、本発明の第 9実施形態 .よる半導体装置の構造を示す平面図であ る。
[図 31]図 31は、本発明の第 9実施形態 .よる半導体装置の構造を示す断面図であ る。
[図 32]図 32は、本発明の第 9実施形態 .よる半導体装置の製造方法を示す工程図（ その 1)である。
[図 33]図 33は、本発明の第 9実施形態 .よる半導体装置の製造方法を示す工程図（ その 2)である。
[図 34]図 34は、本発明の第 9実施形態 .よる半導体装置の製造方法を示す工程図（ その 3)である。
[図 35]図 35は、本発明の第 9実施形態 .よる半導体装置の製造方法を示す工程図（ その 4)である。
[図 36]図 36は、本発明の第 9実施形態 .よる半導体装置の製造方法を示す工程図（ その 5)である。 [図 37]図 37は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 6)である。
[図 38]図 38は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 7)である。
[図 39]図 39は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 8)である。
[図 40]図 40は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 9)である。
[図 41]図 41は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 10)である。
[図 42]図 42は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 11)である。
[図 43]図 43は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 12)である。
[図 44]図 44は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 13)である。
[図 45]図 45は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 14)である。
[図 46]図 46は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 15)である。
[図 47]図 47は、本発明の第 9実施形態による半導体装置の製造方法を示す工程図（ その 16)である。
符号の説明
10…素子領域
12…配線領域
14—SI— InP基板
16…バッファ層
18…チャネル層 0…キャリア供給層2…キャップ層4…リセス
6…ゲート電極8…ソース電極0…ドレイン電極2-·-ΙηΡ-ΗΕΜΤ4…絶縁膜6…絶縁膜8…開口部0…開口部2—Au配線Φ··Αιι配線6…空洞部7…空洞部
8…開口咅
0…ビラ一状支持部2…信号線
4…グランド線4a…接続部6…開口部
8…開口部
0. PMGI層2…開 P部
4…フォトレジスト膜6…開 P部
8…フォトレジスト膜0…開口部 72· ' ' ·フォトレジスト膜
74· ' ' ·π— InP基板
76· "開口部
78- · -開口部
80- ' -フォトレジスト膜
82- ' -サイドウォール
84· ' · ·保護膜
86· •-n— SiC基板
88- , -バッファ層
90- · ·保護膜
92- · ·壁状支持部
発明を実施するための最良の形態
[0015] [第 1実施形態]
本発明の第 1実施形態による半導体装置及びその製造方法について図 1乃至図 7 を用いて説明する。図 1は本実施形態による半導体装置の構造を示す概略図、図 2 乃至図 7は本実施形態による半導体装置の製造方法を示す工程断面図である。
[0016] 本実施形態による半導体装置は、 InP— HEMTとともにコプレーナ型の配線が形 成された MMICである。
[0017] まず、本実施形態による半導体装置の構造について図 1を用いて説明する。図 l (a
)は本実施形態による半導体装置の構造を示す平面図、図 1 (b)は図 1 (a)の A— A
' 線断面及び素子領域の断面を示す断面図である。
[0018] 本実施形態による半導体装置は、 InP_HEMTが形成された素子領域 10と、コプ レーナ型の配線が形成された配線領域 12とを有してレ、る。
[0019] 図 1 (b)に示すように、半絶縁性 InP基板（SI_ InP基板） 14上には、 i_InAlAs層 よりなるバッファ層 16が形成されている。
[0020] ここで、まず、素子領域 10の構造について説明する。
[0021] 素子領域 10においては、バッファ層 16上に、 i—InGaAs層よりなるチャネル層 18 が形成されている。チャネル層 18上には、 i—InAlAs層と、 n—InAlAs層と、 i—InA lAs層とが順次積層されてなるキャリア供給層 20が形成されている。キャリア供給層 2
0上には、 n—InGaAs層よりなるキャップ層 22が形成されている。
[0022] キャップ層 22にはリセス 24が形成され、リセス 24底面のキャリア供給層 20上にゲ ート電極 26が形成されている。ゲート電極 26の両側のキャップ層 22上には、ソース 電極 28及びドレイン電極 30がそれぞれ形成されている。
[0023] こうして、素子領域 10に、 InP_HEMT32が形成されている。
[0024] InP_HEMT32が形成されたバッファ層 16上には、ベンゾシクロブテン（benzocyc lobutene、 BCB)よりなる絶縁膜 34が形成されている。絶縁膜 34上には、 BCBよりな る絶縁膜 36が形成されている。
[0025] 絶縁膜 36、 34には、ソース電極 28に達する開口部 38が形成されている。また、絶 縁膜 36、 34には、ドレイン電極 30に達する開口部 40が形成されている。
[0026] 絶縁膜 36上には、開口部 38を介してソース電極 28に接続された Au配線 42が形 成されている。また、絶縁膜 36上には、開口部 40を介してドレイン電極 30に接続さ れた Au配線 44が形成されてレ、る。
[0027] 次に、配線領域 12の構造について説明する。
[0028] 配線領域 12においては、バッファ層 16上に、素子領域 10と同様に絶縁膜 34が形 成されている。
[0029] SI— InP基板 14と、バッファ層 16と、絶縁膜 34とには、 SI— ΙηΡ基板 14の上部か ら絶縁膜 34の下部にわたって空洞部 46が形成されている。
[0030] 絶縁膜 34上には、素子領域 10と同様に絶縁膜 36が形成されている。空洞部 46の 天井となっている絶縁膜 36は、その下側に、絶縁膜 34に形成された開口部 48を介 して空洞部 46底面の SI_InP基板 14に達するピラー状支持部 50を有している。空 洞部 46内のピラー状支持部 50により、空洞部 46の天井となっている絶縁膜 34、 36 が支持されている。
[0031] ピラー状支持部 50により支持された絶縁膜 36上には、信号線 52が形成されている
[0032] 信号線 52の両側の絶縁膜 36上には、信号線 52に沿って延在するグランド線 54が 対称に形成されている。 [0033] こうして、配線領域 12において、信号線 52とグランド線 54とにより構成されるコプレ ーナ型の配線が形成されてレ、る。
[0034] このようなコプレーナ型の配線に対して、空洞部 46は、グランド線 54に挟まれた信 号線 52の下に、信号線 52よりも広い幅で形成されている。
[0035] また、グランド線 54と信号線 52との間の絶縁膜 36、 34には、空洞部 46に達する開 口部 56が形成されている。
[0036] 図 1 (a)は、配線領域 12の平面図を示している。
[0037] 図示するように、図の横方向に延在する信号線 52に対して、グランド線 54は、信号 線 52に沿って延在するように、信号線 52の両側に対称に形成されている。
[0038] 空洞部 46は、信号線 52の下に、信号線 52よりも広い幅で信号線 52に沿って延在 するように形成されている。
[0039] 信号線 52の下には、複数本のピラー状支持部 50が、信号線 52に沿って所定の間 隔で一列に配歹 1Jして形成されてレ、る。
[0040] 信号線 52とグランド線 54との間には、空洞部 46に達する複数の開口部 56が所定 の間隔で配歹 1Jして形成されてレ、る。
[0041] こうして、本実施形態による半導体装置が構成されている。
[0042] 本実施形態による半導体装置は、信号線 52の下に、 SI— InP基板 14、バッファ層 16、及び絶縁膜 34、 36に形成された空洞部 46を有し、空洞部 46内のピラー状支 持部 50によって空洞部 46の天井となっている絶縁膜 34、 36が支持されていることに 主たる特徴がある。
[0043] 本実施形態による半導体装置では、信号線 52の下に空洞部 46が形成されている ため、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の減衰を 抑制すること力 Sできる。さらに、空洞部 46内のピラー状支持部 50により空洞部 46の 天井が支持され、空洞部 46の機械的強度が確保されているため、空洞部 46が潰れ るのを防止することができる。したがって、機械的強度に対する信頼性を確保しつつ 、高周波特性に優れた半導体装置を提供することができる。
[0044] 次に、本実施形態による半導体装置の製造方法について図 2乃至図 7を用レ、て説 明する。なお、図 2 (a)乃至図 7 (b)は、配線領域 12の断面である図 1 (a)の Α—Α' 線断面に対応する工程断面図である。
[0045] まず、 SI— InP基板 14上に、例えば MOCVD法により、例えば厚さ 2 μ mの i In
AlAs層よりなるバッファ層 16を堆積する。
[0046] 次いで、バッファ層 16上に、例えば MOCVD法により、例えば厚さ 25nmの i_InG aAs層よりなるチャネル層 18を堆積する。
[0047] 次いで、チャネル層 18上に、例えば MOCVD法により、例えば厚さ 30nmの i_In
AlAs層と、例えば厚さ 70nmの n_InAlAs層と、例えば厚さ 80nmの i_InAlAs層 とを順次堆積する。こうして、チャネル層 18上に、 i_InAlAs層と、 n_InAlAs層と、 i
— InAlAs層とが順次積層されてなるキャリア供給層 20を形成する。
[0048] 次いで、キャリア供給層 20上に、例えば MOCVD法により、例えば厚さ 50nmの n
— InGaAs層よりなるキャップ層 22を形成する。
[0049] 次いで、フォトリソグラフィ及びウエットエッチングにより、素子領域 10における InP— HEMT32の形成予定領域にチャネル層 18、キャリア供給層 20、及びキャップ層 22 を残存させ、配線領域 12におけるチャネル層 18、キャリア供給層 20、及びキャップ 層 22を除去する。エッチング液としては、例えばリン酸と過酸化水素水との混合液を 用いることができる。
[0050] こうして、配線領域 12においてバッファ層 16が露出する（図 2 (a)を参照）。
[0051] なお、この後、リセス 24を形成する工程、各電極 26、 28、 30を形成する工程等の I nP— HEMT32を形成するための工程が適宜行われる力 以下ではこれらの工程に ついての説明を省略し、配線領域 12に関して行われる工程について説明する。
[0052] 配線領域 12におけるバッファ層 16を露出させた後、フォトリソグラフィ及びウエットェ ツチングにより、空洞部 46の形成予定領域におけるバッファ層 16及び SI— ΙηΡ基板 14をエッチングする。これにより、空洞部 46の形成予定領域におけるバッファ層 16 及び SI_InP基板 14の上部に開口部 58を形成する（図 2 (b)を参照）。 i_InAlAs 層よりなるバッファ層 16のエッチングには、エッチング液として、例えばリン酸と過酸 化水素水との混合液を用いることができる。また、 SI— ΙηΡ基板 14のエッチングには 、エッチング液として、例えば塩酸とリン酸との混合液を用いることができる。
[0053] 次いで、全面に、例えばスピンコート法によりポリメチルダルタルイミド（polymethylgl utarimide, PMGI)を塗布する。続いて、例えば 100°Cの熱処理により塗布した PMG Iを硬化させる。こうして、開口部 58内及びバッファ層 16上に、 PMGI層 60を形成す る（図 3 (a)を参照)。
[0054] 次いで、例えばドライエッチングにより、バッファ層 16上の PMGI層 60及び開口部
58内の PMGI層 60の上部を除去する。これにより、開口部 58内のみに PMGI層 60 を残存させる（図 3 (b)を参照）。こうして開口部 58内に埋め込まれた PMGI層 60の 表面は、バッファ層 16の表面よりも突出している。
[0055] 次いで、バッファ層 16上及び PMGI層 60上に、例えばスピンコート法により BCBを 塗布する。続いて、例えばオーブンで 250°C以上に加熱することにより BCBを硬化さ せる。こうして、バッファ層 16上及び PMGI層 60上に、 BCBよりなる絶縁膜 34を形成 する（図 4 (a)を参照）。
[0056] 次いで、絶縁膜 34上に、フォトリソグラフィにより、ピラー状支持部 50の形成予定領 域を露出する開口部 62を有するフォトレジスト膜 64を形成する（図 4 (b)を参照）。
[0057] 次いで、フォトレジスト膜 64をマスクとして、例えばドライエッチングにより、開口部 6 2に露出する絶縁膜 34及び PMGI層 60をエッチングする。エッチングガスとしては、 例えば酸素系のガスを用いることができる。こうして、絶縁膜 34及び PMGI層 60に、 SI— InP基板 14に達する開口部 48を形成する（図 5 (a)を参照）。開口部 48は、ビラ 一状支持部 50の型となるものである。
[0058] 開口部 48を形成した後、マスクとして用いたフォトレジスト膜 64を除去する。
[0059] 次いで、全面に、例えばスピンコート法により BCBを塗布する。開口部 48内には、 BCBが坦め込まれる。続いて、例えばオーブンで加熱することにより塗布した BCBを 硬化させる。こうして、絶縁膜 34上に、開口部 48内に坦め込まれたピラー状支持部 5 0を有する BCBよりなる絶縁膜 36を形成する（図 5 (b)を参照）。
[0060] 次いで、例えばめつき法により、 PMGI層 60が形成された領域の絶縁膜 36上に A uよりなる信号線 52を形成するとともに、信号線 52の両側の絶縁膜 36上に Auよりな るグランド線 54を形成する（図 6 (a)を参照）。
[0061] 次いで、信号線 52及びグランド線 54が形成された絶縁膜 36上に、フォトリソグラフ ィにより、 PMGI層 60に達する開口部 56の形成予定領域を露出する開口部 66を有 するフォトレジスト膜 68を形成する（図 6 (b)を参照）。
[0062] 次いで、フォトレジスト膜 68をマスクとして、例えばドライエッチングにより、開口部 6
6に露出する絶縁膜 36、 34をエッチングする。こうして、絶縁膜 36、 34に、 PMGI層
60に達する開口部 56を形成する（図 7 (a)を参照）。
[0063] 開口部 56を形成した後、マスクとして用いたフォトレジスト膜 68を除去する。
[0064] 次いで、 N_メチル _ 2_ピロリドン（N-methy卜 2- pyrrolidone、 NMP)に基板を浸 漬し、開口部 56から浸入する NMPにより PMGI層 60を溶解させて除去する。こうし て、信号線 52下の SI_InP基板 14、バッファ層 16及び絶縁膜 34に、空洞部 46が形 成される（図 7 (b)を参照）。空洞部 46の天井となる絶縁膜 34、 36は、ピラー状支持 部 50により支持される。
[0065] こうして、本実施形態による半導体装置が製造される。
[0066] このように、本実施形態によれば、信号線 52の下に、天井となる絶縁膜 34、 36がピ ラー状支持部 50により支持された空洞部 46を形成するので、空洞部 46の天井が潰 れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周 波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確 保しつつ、半導体装置の高周波特性を向上することができる。
[0067] [第 2実施形態]
本発明の第 2実施形態による半導体装置及びその製造方法について図 8乃至図 1 2を用いて説明する。図 8は本実施形態による半導体装置の構造を示す断面図、図 9乃至図 12は本実施形態による半導体装置の製造方法を示す工程断面図である。 なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素には、同 一の符号を付し説明を省略或いは簡略にする。
[0068] まず、本実施形態による半導体装置の構造について図 8を用いて説明する。
[0069] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、バッファ層 16上に、絶縁膜 34が 形成されておらず 1層の絶縁膜 36が形成されている点で、 2層の絶縁膜 34、 36が形 成された第 1実施形態による半導体装置とは異なっている。
[0070] 図示するように、 SI— ΙηΡ基板 14上には、 i_InAlAs層よりなるバッファ層 16が形 成されている。
[0071] バッファ層 16上には、 BCBよりなる絶縁膜 36が形成されている。
[0072] SI— InP基板 14と、バッファ層 16と、絶縁膜 36とには、 SI— ΙηΡ基板 14の上部か ら絶縁膜 36の下部にわたって空洞部 46が形成されている。
[0073] 空洞部 46の天井となっている絶縁膜 36は、その下側に、空洞部 46底面の SI_In P基板 14に達するピラー状支持部 50を有している。空洞部 46内のピラー状支持部 5 0により、空洞部 46の天井となっている絶縁膜 36が支持されている。
[0074] ピラー状支持部 50により支持された絶縁膜 36上には、信号線 52が形成されている
[0075] 信号線 52の両側の絶縁膜 36上には、信号線 52に沿って延在するグランド線 54が 対称に形成されている。
[0076] こうして、配線領域 12において、信号線 52とグランド線 54とにより構成されるコプレ ーナ型の配線が形成されてレ、る。
[0077] このようなコプレーナ型の配線に対して、空洞部 46は、グランド線 54に挟まれた信 号線 52の下に、信号線 52よりも広い幅で形成されている。
[0078] また、グランド線 54と信号線 52との間の絶縁膜 36には、空洞部 46に達する開口部
56が形成されている。
[0079] 本実施形態による半導体装置は、信号線 52の下に、 SI— InP基板 14、バッファ層
16、及び絶縁膜 36に形成された空洞部 46を有し、空洞部 46内のピラー状支持部 5 0によって空洞部 46の天井となっている絶縁膜 36が支持されていることに主たる特 徴がある。
[0080] 本実施形態による半導体装置では、第 1実施形態による半導体装置と同様に、信 号線 52の下に空洞部 46が形成されているため、伝送される高周波信号に発生する 誘電体損失を低減し、高周波信号の減衰を抑制することができる。さらに、空洞部 46 内のピラー状支持部 50により空洞部 46の天井が支持され、空洞部 46の機械的強度 が確保されているため、空洞部 46が潰れるのを防止することができる。したがって、 機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上するこ とができる。 [0081] 次に、本実施形態による半導体装置の製造方法について図 9乃至図 12を用いて 説明する。
[0082] まず、図 2 (a)乃至図 3 (a)に示す第 1実施形態による半導体装置の製造方法と同 様にして、バッファ層 16及び SI_InP基板 14に開口部 58を形成した後、開口部 58 内及びバッファ層 16上に、 PMGI層 60を形成する（図 9 (a)を参照）。
[0083] 次いで、フォトリソグラフィにより、開口部 58内の PMGI層 60上に、ピラー状支持部
50の形成予定領域を露出する開口部 70を有するフォトレジスト膜 72を形成する（図 9 (b)を参照）。
[0084] 次いで、フォトレジスト膜 72をマスクとして、例えばドライエッチングにより、開口部 7 0に露出する PMGI層 60をエッチングするとともに、バッファ層 16上の PMGI層 60を エッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。 こうして、 PMGI層 60に SI— ΙηΡ基板 14に達する開口部 48を形成するとともに、バッ ファ層 16上の PMGI層 60を除去する（図 10 (a)を参照）。開口部 48は、ピラー状支 持部 50の型となるものである。
[0085] 開口部 48を形成した後、マスクとして用いたフォトレジスト膜 72を除去する。
[0086] 次いで、全面に、例えばスピンコート法により BCBを塗布する。開口部 48内には、 BCBが坦め込まれる。続いて、例えばオーブンで加熱することにより塗布した BCBを 硬化させる。こうして、バッファ層 16上及び PMGI層 60上に、開口部 48内に埋め込 まれたピラー状支持部 50を有する BCBよりなる絶縁膜 36を形成する（図 10 (b)を参 照）。
[0087] 次いで、例えばめつき法により、 PMGI層 60が形成された領域の絶縁膜 36上に A uよりなる信号線 52を形成するとともに、信号線 52の両側の絶縁膜 36上に Auよりな るグランド線 54を形成する（図 11 (a)を参照）。
[0088] 次いで、信号線 52及びグランド線 54が形成された絶縁膜 36上に、フォトリソグラフ ィにより、 PMGI層 60に達する開口部 56の形成予定領域を露出する開口部 66を有 するフォトレジスト膜 68を形成する（図 11 (b)を参照）。
[0089] 次いで、フォトレジスト膜 68をマスクとして、例えばドライエッチングにより、開口部 6
6に露出する絶縁膜 36をエッチングする。こうして、絶縁膜 36に、 PMGI層 60に達す る開口部 56を形成する（図 12 (a)を参照）。
[0090] 開口部 56を形成した後、マスクとして用いたフォトレジスト膜 68を除去する。
[0091] 次いで、 NMPに基板を浸漬し、開口部 56から浸入する NMPにより PMGI層 60を 溶解させて除去する。こうして、信号線 52の下の SI_InP基板 14、バッファ層 16及 び絶縁膜 36に、空洞部 46が形成される（図 12 (b)を参照）。空洞部 46の天井となる 絶縁膜 36は、ピラー状支持部 50により支持される。
[0092] こうして、本実施形態による半導体装置が製造される。
[0093] このように、本実施形態によれば、信号線 52の下に、天井となる絶縁膜 36がピラー 状支持部 50により支持された空洞部 46を形成するので、空洞部 46の天井が潰れる のを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周波信 号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確保し つつ、半導体装置の高周波特性を向上することができる。
[0094] [第 3実施形態]
本発明の第 3実施形態による半導体装置について図 13を用いて説明する。図 13 は本実施形態による半導体装置の構造を示す断面図である。なお、第 2実施形態に よる半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明 を省略或いは簡略にする。
[0095] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、信号線 52の下に、複数本のビラ 一状支持部 50が、信号線 52に沿って所定の間隔で複数列に配列して形成されてい る点で第 2実施形態による半導体装置とは異なっている。
[0096] 図 13に示すように、信号線 52の下には、複数本のピラー状支持部 50が、信号線 5
2に沿つて所定の間隔で例えば 2列に配列して形成されてレ、る。
[0097] このように、信号線 52の下に、複数本のピラー状支持部 50を、信号線 52に沿って
2列以上の複数列に配列して形成してもよい。
[0098] なお、上記では、第 2実施形態による半導体装置において、複数本のピラー状支 持部 50を複数列に配列して形成する場合について説明したが、第 1実施形態による 半導体装置においても、本実施形態による半導体装置と同様にピラー状支持部 50 を形成すること力 Sできる。
[0099] [第 4実施形態]
本発明の第 4実施形態による半導体装置について図 14を用いて説明する。図 14 は本実施形態による半導体装置の構造を示す断面図である。なお、第 2実施形態に よる半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明 を省略或いは簡略にする。
[0100] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、空洞部 46がバッファ層 16及び 絶縁膜 36に形成されており、 SI_InP基板 14の上部にまでは形成されていない点 で第 2実施形態による半導体装置とは異なっている。
[0101] 図 14に示すように、バッファ層 16及び絶縁膜 36に、空洞部 36が形成されている。
ここで、空洞部 46は、バッファ層 16の底面から絶縁膜 36の下部にわたって形成され ているが、 SI— InP基板 14の上部には形成されていない。
[0102] このように、空洞部 46を、 SI— InP基板 14の上部には形成せずに、バッファ層 16 及び絶縁膜 36に形成してもよレヽ。
[0103] 本実施形態による半導体装置の製造方法においては、空洞部 46を形成するため の開口部 58を形成する際に選択エッチングを行う。すなわち、開口部 58を形成する 際に、 SI— InP基板 14に対して、エッチング特性の異なる i—InAlAs層よりなるバッ ファ層 16を選択的にエッチングする。これにより、空洞部 46を形成するための開口部 58を、 SI— InP基板 14には形成せずにバッファ層 16にのみ形成する。このような開 口部 58を形成した後の工程は、第 2実施形態による半導体装置の製造方法と同様 である。
[0104] なお、上記では、第 2実施形態による半導体装置において、空洞部 46を、 SI-InP 基板 14の上部には形成せずに、バッファ層 16及び絶縁膜 36に形成する場合につ いて説明したが、第 1及び第 3実施形態による半導体装置においても、本実施形態 による半導体装置と同様に空洞部 46を形成することができる。
[0105] [第 5実施形態]
本発明の第 5実施形態による半導体装置について図 15乃至図 21を用いて説明す る。図 15は本実施形態による半導体装置の構造を示す概略図、図 16乃至図 21は 本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 2実施 形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付 し説明を省略或いは簡略にする。
[0106] まず、本実施形態による半導体装置の構造について図 15を用いて説明する。図 1 5 (a)は本実施形態による半導体装置の構造を示す平面図、図 15 (b)は図 15 (a)の Α-Α' 線断面図である。
[0107] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、 SI— ΙηΡ基板 14に代えて導電 性の η_ΙηΡ基板 74が用いられ、コプレーナ配線を構成するグランド線 54が η_ΙηΡ 基板 74に接続されている点で第 2実施形態による半導体装置とは異なっている。
[0108] 図 15 (b)に示すように、導電性の η_ΙηΡ基板 74上に、 i_InAlAs層よりなるバッフ ァ層 16が形成されている。
バッファ層 16上には、 BCBよりなる絶縁膜 36が形成されている。
[0109] n— InP基板 74と、ノくッファ層 16と、絶縁膜 36とには、 n— InP基板 74の上部から 絶縁膜 36の下部にわたって空洞部 46が形成されている。
[0110] 空洞部 46の天井となっている絶縁膜 36は、その下側に、空洞部 46底面の n— InP 基板 74に達するピラー状支持部 50を有している。空洞部 46内のピラー状支持部 50 により、空洞部 46の天井となっている絶縁膜 36が支持されている。
[0111] ピラー状支持部 50により支持された絶縁膜 36上には、信号線 52が形成されている
[0112] 信号線 52の両側のバッファ層 16及び絶縁膜 36には、 n_InP基板 74に達する開 口部 76が形成されている。開口部 76は、図 15 (a)に示すように、信号線 52に沿って 延在する溝状に形成されている。
[0113] 信号線 52の両側における開口部 76が形成された絶縁膜 36上には、信号線 52に 沿って延在するグランド線 54が対称に形成されている。グランド線 54は、開口部 76 内に埋め込まれ、 n_InP基板 74に接続された接続部 54aを有している。接続部 54 aは、信号線 52に沿って延在している。グランド線 54は、接続部 54aにより n_InP基 板 74に電気的に接続されている。
[0114] こうして、配線領域 12において、信号線 52とグランド線 54とにより構成されるコプレ ーナ型の配線が形成されてレ、る。
[0115] このようなコプレーナ型の配線に対して、空洞部 46は、グランド線 54に挟まれた信 号線 52の下に、信号線 52よりも広い幅で形成されている。
[0116] また、グランド線 54と信号線 52との間の絶縁膜 36には、空洞部 46に達する開口部
56が形成されている。
[0117] 本実施形態による半導体装置は、信号線 52の下に、 n— InP基板 74、バッファ層 1 6、及び絶縁膜 36に形成された空洞部 46を有し、空洞部 46内のピラー状支持部 50 によって空洞部 46の天井となっている絶縁膜 36が支持されていることに主たる特徴 力 Sある。
[0118] 本実施形態による半導体装置では、信号線 52の下に空洞部 46が形成されている ため、伝送される高周波信号に発生する誘電体損失を低減することができる。また、 信号線 52の下の n— InP基板 74の上部にまで空洞部 46が形成されているため、導 電性の n— InP基板 74による高周波信号の損失をも低減することができる。これによ り、高周波信号の減衰を抑制することができる。さらに、空洞部 46内のピラー状支持 部 50により空洞部 46の天井が支持され、空洞部 46の機械的強度が確保されている ため、空洞部 46が潰れるのを防止することができる。したがって、機械的強度に対す る信頼性を確保しつつ、半導体装置の高周波特性を向上することができる。
[0119] 次に、本実施形態による半導体装置の製造方法について図 16乃至図 21を用いて 説明する。図 16 (a)乃至図 21 (b)は、配線領域 12の断面である図 15 (a)の A— 線断面に対応する工程断面図である。
[0120] まず、 η_ΙηΡ基板 74上に、例えば MOCVD法により、例えば厚さ 2 μ mの i_InAl As層よりなるバッファ層 16を堆積する
次いで、所定の素子形成工程を行った後、配線領域 12におけるバッファ層 16を露 出させる（図 16 (a)を参照）。
[0121] 次いで、フォトリソグラフィ及びウエットエッチングにより、空洞部 46の形成予定領域 におけるバッファ層 16及び n_InP基板 74をエッチングする。これにより、空洞部 46 の形成予定領域におけるバッファ層 16及び n—InP基板 74の上部に開口部 58を形 成する（図 16 (b)を参照)。
[0122] 次いで、全面に、例えばスピンコート法により PMGIを塗布する。続いて、例えば 10
0°Cの熱処理により塗布した PMGIを硬化させる。こうして、開口部 58内及びバッファ 層 16上に、 PMGI層 60を形成する（図 17 (a)を参照）。
[0123] 次いで、フォトリソグラフィにより、開口部 58内の PMGI層 60上に、ピラー状支持部
50の形成予定領域を露出する開口部 70を有するフォトレジスト膜 72を形成する（図
17 (b)を参照）。
[0124] 次いで、フォトレジスト膜 72をマスクとして、例えばドライエッチングにより、開口部 7 0に露出する PMGI層 60をエッチングするとともに、バッファ層 16上の PMGI層 60を エッチングする。エッチングガスとしては、例えば酸素系のガスを用いることができる。 こうして、 PMGI層 60に n_InP基板 74に達する開口部 48を形成するとともに、バッ ファ層 16上の PMGI層 60を除去する（図 18 (a)を参照）。
[0125] 開口部 48を形成した後、マスクとして用いたフォトレジスト膜 72を除去する。
[0126] 次いで、全面に、例えばスピンコート法により BCBを塗布する。開口部 48内には、 BCBが坦め込まれる。続いて、例えばオーブンで加熱することにより塗布した BCBを 硬化させる。こうして、バッファ層 16上及び PMGI層 60上に、開口部 48内に埋め込 まれたピラー状支持部 50を有する BCBよりなる絶縁膜 36を形成する（図 18 (b)を参 照）。
[0127] 次いで、フォトリソグラフィにより、絶縁膜 36上に、グランド線 54の接続部 54aの形 成予定領域を露出する開口部 78を有するフォトレジスト膜 80を形成する（図 19 (a)を 参照）。
[0128] 次いで、フォトレジスト膜 80をマスクとして、例えばドライエッチングにより、開口部 7 8に露出する絶縁膜 36及びバッファ層 16をエッチングする。こうして、絶縁膜 36及び バッファ層 16に、 n_InP基板 74に達する開口部 76を形成する（図 19 (b)を参照）。
[0129] 開口部 76を形成した後、マスクとして用いたフォトレジスト膜 80を除去する。
[0130] 次いで、例えばめつき法により、 PMGI層 60が形成された領域の絶縁膜 36上に A uよりなる信号線 52を形成するとともに、信号線 52の両側における開口部 76が形成 された絶縁膜 36上に Auよりなるグランド線 54を形成する。ここで、グランド線 54は、 開口部 76内に埋め込まれ、 n— InP基板 74に接続された接続部 54aを有するように 形成される（図 20 (a)を参照）。
[0131] 次いで、信号線 52及びグランド線 54が形成された絶縁膜 36上に、フォトリソグラフ ィにより、 PMGI層 60に達する開口部 56の形成予定領域を露出する開口部 66を有 するフォトレジスト膜 68を形成する（図 20 (b)を参照）。
[0132] 次いで、フォトレジスト膜 68をマスクとして、例えばドライエッチングにより、開口部 6
6に露出する絶縁膜 36をエッチングする。こうして、絶縁膜 36に、 PMGI層 60に達す る開口部 56を形成する（図 21 (a)を参照）。
[0133] 開口部 56を形成した後、マスクとして用いたフォトレジスト膜 68を除去する。
[0134] 次いで、 NMPに基板を浸漬し、開口部 56から浸入する NMPにより PMGI層 60を 溶解させて除去する。こうして、信号線 52の下の n_InP基板 74、バッファ層 16及び 絶縁膜 36に、空洞部 46が形成される（図 21 (b)を参照）。空洞部 46の天井となる絶 縁膜 36は、ピラー状支持部 50により支持される。
[0135] こうして、本実施形態による半導体装置が製造される。
[0136] このように、本実施形態によれば、信号線 52の下に、天井となる絶縁膜 36がピラー 状支持部 50により支持された空洞部 46を形成するので、空洞部 46の天井が潰れる のを防止しつつ、伝送される高周波信号に発生する誘電体損失、導電性の n— InP 基板 74による損失を低減し、高周波信号の減衰を抑制することができる。したがって 、機械的強度に対する信頼性を確保しつつ、半導体装置の高周波特性を向上する こと力 Sできる。
[0137] なお、上記では、第 2実施形態による半導体装置において、 SI_InP基板 14に代 えて導電性の n_InP基板 74を用いる場合について説明したが、第 1、第 3及び第 4 実施形態による半導体装置においても、本実施形態による半導体装置と同様に、導 電性の n_InP基板 74を用い、グランド線 54を n_InP基板 74に接続することができ る。
[0138] [第 6実施形態]
本発明の第 6実施形態による半導体装置及びその製造方法について図 22乃至図 26を用いて説明する。図 22は本実施形態による半導体装置の構造を示す断面図、 図 23乃至図 26は本実施形態による半導体装置の製造方法を示す工程断面図であ る。なお、第 5実施形態による半導体装置及びその製造方法と同様の構成要素には 、同一の符号を付し説明を省略或いは簡略にする。
[0139] まず、本実施形態による半導体装置の構造について図 22を用いて説明する。
[0140] 本実施形態による半導体装置の基本的構成は、第 5実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、空洞部 46が、信号線 52の下だ けでなぐ接続部 54aに対して信号線 52側のグランド線 54の部分の下まで形成され ている点等で、第 5実施形態による半導体装置とは異なっている。
[0141] 図示するように、本実施形態による半導体装置では、グランド線 54の接続部 54aは 、シリコン窒化膜 82が内壁に形成された開口部 76に坦め込まれている。換言すれば 、接続部 54aの側壁には、シリコン窒化膜よりなるサイドウォール 82が形成されている
[0142] 空洞部 46は、グランド線 54の接続部 54aに対して信号線 52側の n— InP基板 74と 絶縁膜 36との間まで形成されている。空洞部 46には、接続部 54aの信号線 52側の 側壁に形成されたサイドウォール 82が部分的に露出している。
[0143] こうして、本実施形態による半導体装置においては、空洞部 46が、信号線 52の下 だけでなぐ接続部 54aに対して信号線 52側のグランド線 54の部分の下まで形成さ れている。
[0144] また、本実施形態による半導体装置においては、信号線 52及びグランド線 54が形 成された絶縁膜 36上に、信号線 52及びグランド線 54を覆うように、シリコン窒化膜よ りなる保護膜 84が形成されている。
[0145] 本実施形態による半導体装置は、空洞部 46が、信号線 52の下だけでなぐ接続部
54aに対して信号線 52側のグランド線 54の部分の下まで形成されていることに主た る特徴がある。
[0146] グランド線 54の信号線 52側の部分の下まで空洞部 46が形成されているため、伝 送される高周波信号に発生する誘電体損失を更に低減し、高周波信号の減衰を更 に抑制することができる。 [0147] 次に、本実施形態による半導体装置の製造方法について図 23乃至図 26を用いて 説明する。
[0148] まず、図 16 (a)乃至図 19 (b)に示す第 5実施形態による半導体装置の製造方法と 同様にして、開口部 76までを形成する。
[0149] 開口部 76を形成した後、マスクとして用いたフォトレジスト膜 80を除去する。
[0150] 次いで、全面に、例えばプラズマ CVD法により、シリコン窒化膜 82を堆積する（図 2
3 (a)を参照）。
[0151] 次いで、ドライエッチングによりシリコン窒化膜 82を異方性エッチングし、開口部 76 の底面のシリコン窒化膜 82及び絶縁膜 36上のシリコン窒化膜 82を除去する。こうし て、開口部 76の内壁に、シリコン窒化膜よりなるサイドウォール 82を形成する（図 23 ( b)を参照）。
[0152] 次いで、例えばめつき法により、 PMGI層 60が形成された領域の絶縁膜 36上に A uよりなる信号線 52を形成するとともに、信号線 52の両側における開口部 76が形成 された絶縁膜 36上に Auよりなるグランド線 54を形成する。ここで、グランド線 54は、 サイドウォール 82が形成された開口部 76内に埋め込まれ、 n— InP基板 74に接続さ れた接続部 54aを有するように形成される（図 24 (a)を参照）。
[0153] 次いで、信号線 52及びグランド線 54が形成された絶縁膜 36上に、例えばプラズマ CVD法により、シリコン窒化膜よりなる保護膜 84を堆積する（図 24 (b)を参照）。
[0154] 次いで、保護膜 84上に、フォトリソグラフィにより、 PMGI層 60に達する開口部 56の 形成予定領域を露出する開口部 66を有するフォトレジスト膜 68を形成する（図 25 (a )を参照)。
[0155] 次いで、フォトレジスト膜 68をマスクとして、例えばドライエッチングにより、開口部 6 6に露出する保護膜 84及び絶縁膜 36をエッチングする。こうして、保護膜 84及び絶 縁膜 36に、 PMGI層 60に達する開口部 56を形成する（図 25 (b)を参照）。
[0156] 開口部 56を形成した後、マスクとして用いたフォトレジスト膜 68を除去する。
[0157] 次いで、 NMPに基板を浸漬し、開口部 56から浸入する NMPにより PMGI層 60を 溶解させて除去する。こうして、信号線 52の下の n_InP基板 74、バッファ層 16及び 絶縁膜 36に、空洞部 46が形成される（図 26 (a)を参照）。空洞部 46の天井となる絶 縁膜 36は、ピラー状支持部 50により支持される。
[0158] 次いで、例えばウエットエッチングにより、空洞部 46の内壁に露出するバッファ層 16 を選択的にエッチングする。エッチング液としては、リン酸と過酸化水素水との混合液 を用いることができる。このバッファ層 16の選択的なエッチングは、接続部 54aの信 号線 52側の側壁に形成されたサイドウォール 82で停止する。
[0159] こうして、グランド線 54の接続部 54aに対して信号線 52側の n_InP基板 74と絶縁 膜 36との間のバッファ層 16を除去することにより、空洞部 46を、信号線 52の下だけ でなぐ接続部 54aに対して信号線 52側のグランド線 54の部分の下まで形成する（ 図 26 (b)を参照）。
[0160] こうして、本実施形態による半導体装置が形成される。
[0161] このように、本実施形態によれば、空洞部 46を、信号線 52の下だけでなぐ接続部
54aに対して信号線 52側のグランド線 54の部分の下まで形成するので、伝送される 高周波信号に発生する誘電体損失を更に低減し、高周波信号の減衰を更に抑制す ること力 Sできる。
[0162] [第 7実施形態]
本発明の第 7実施形態による半導体装置について図 27を用いて説明する。図 27 は本実施形態による半導体装置の構造を示す断面図である。なお、第 5実施形態に よる半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明 を省略或いは簡略にする。
[0163] 本実施形態による半導体装置の基本的構成は、第 5実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、第 5実施形態による半導体装置 とは導電性基板及びバッファ層の材料系が異なっている。
[0164] 図 27に示すように、第 5実施形態による n_InP基板 74に代えて、導電性の n_Si
C基板 86が用いられている。
[0165] また、第 5実施形態による i— InAlAs層よりなるバッファ層 16に代えて、 i— A1N層 又は i—AlGaN層よりなるバッファ層 88が用いられている。
[0166] このように、導電性基板として n_SiC基板 86を用レ、、導電性基板上に形成される バッファ層として、 i— A1N層又は i— AlGaN層よりなるバッファ層 88を用いてもよい。 [0167] なお、上記では、第 5実施形態による半導体装置において導電性基板及びバッフ ァ層の材料系を変更する場合について説明したが、第 6実施形態による半導体装置 においても、本実施形態による半導体装置と同様に導電性基板及びバッファ層の材 料系を変更することができる。
[0168] [第 8実施形態]
本発明の第 8実施形態による半導体装置及びその製造方法について図 28及び図 29を用いて説明する。図 28は本実施形態による半導体装置の構造を示す断面図、 図 29は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、 第 2実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の 符号を付し説明を省略或レヽは簡略にする。
[0169] まず、本実施形態による半導体装置の構造について図 28を用いて説明する。
[0170] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と 同様である。本実施形態による半導体装置は、空洞部 46に露出した SI— ΙηΡ基板 1 4の表面、バッファ層 16の表面及び絶縁膜 36の表面等に保護膜 90形成されている 点で、第 2実施形態による半導体装置とは異なっている。
[0171] 図示するように、空洞部 46に露出した SI— InP基板 14の表面、バッファ層 16の表 面、及び絶縁膜 36の表面、並びにピラー状支持部 50の表面には、シリコン窒化膜よ りなる保護膜 90が形成されている。
[0172] 保護膜 90は、更に、開口部 56の内壁面、及びコプレーナ配線 (信号線 52、グラン ド線 54)が形成された絶縁膜 36上に形成されてレ、る。信号線 52及びグランド線 54は 、保護膜 90により覆われている。
[0173] このような保護膜 90を形成することにより、半導体装置の信頼性を向上することが できる。
[0174] 次に、本実施形態による半導体装置の製造方法について図 29を用いて説明する
[0175] まず、図 9 (a)乃至図 12 (b)に示す第 2実施形態による半導体装置の製造方法と同 様にして空洞部 46までを形成する（図 29 (a)を参照）。
[0176] 次いで、例えばプラズマ CVD法により、空洞部 46に露出した SI_InP基板 14、バ ッファ層 16、及び絶縁膜 36の表面、ピラー状支持部 50の表面、開口部 56の内壁面 、並びにコプレーナ配線 (信号線 52、グランド線 54)が形成された絶縁膜 36上に、シ リコン窒化膜よりなる保護膜 90を堆積する（図 29 (b)を参照)。
[0177] こうして、本実施形態による半導体装置が製造される。
[0178] なお、上記では、第 2実施形態による半導体装置において空洞部 46に露出した SI 一 InP基板 14等に保護膜 90を形成する場合について説明したが、第 1及び第 3乃 至第 7実施形態による半導体装置においても、本実施形態による半導体装置と同様 に保護膜 90を形成することができる。
[0179] なお、上記では、保護膜 90としてシリコン窒化膜を形成する場合について説明した が、保護膜 90としては、シリコン窒化膜のほか、種々の絶縁膜を形成することができ る。
[0180] [第 9実施形態]
本発明の第 9実施形態による半導体装置及びその製造方法について図 30乃至図 47を用いて説明する。図 30は本実施形態による半導体装置の構造を示す平面図、 図 31は本実施形態による半導体装置の構造を示す断面図、図 32乃至 47は本実施 形態による半導体装置の製造方法を示す工程図である。なお、第 2実施形態による 半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省 略或いは簡略にする。
[0181] まず、本実施形態による半導体装置の構造について図 30及び図 31を用いて説明 する。図 31 (a)は図 30の B— B' 線断面図、図 31 (b)は図 30の C— C' 線断面図で ある。
[0182] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、空洞部 46の天井が、ピラー状支 持部 50ではなぐ壁状支持部 92によって支持されている点で、第 2実施形態による 半導体装置と異なっている。
[0183] 図 30に示すように、グランド線 54に挟まれた信号線 52の下には、複数の空洞部 46 力 信号線 52に沿って配列して形成されている。
[0184] 図 31 (a)及び図 31 (b)に示すように、 SI_InP基板 14上には、 i_InAlAs層よりな るバッファ層 16が形成されてレ、る。
[0185] バッファ層 16上には、 BCBよりなる絶縁膜 36が形成されている。
[0186] 空洞部 46は、図 31 (a)に示すように、 SI— InP基板 14と、バッファ層 16と、絶縁膜
36とに、 SI_InP基板 14の上部から絶縁膜 36の下部にわたって設けられている。
[0187] 隣接する空洞部 46の間は、図 31 (b)に示すように、 SI— ΙηΡ基板 14の上部、バッ ファ層 16、及び絶縁膜 36が壁状に形成された壁状支持部 92となっている。換言す れば、図 30に示すように、信号線 52の下に信号線 52に沿って形成された空洞部 47 が、この空洞部 47内の壁状支持部 92により複数の空洞部 46に分割されている。壁 状支持部 92により、空洞部 47、すなわち複数の空洞部 46の天井となっている絶縁 膜 36が支持されている。
[0188] 図 31 (a)及び図 31 (b)に示すように、壁状支持部 92により支持された絶縁膜 36上 には、信号線 52が形成されている。
[0189] 信号線 52の両側の絶縁膜 36上には、信号線 52に沿って延在するグランド線 54が 対称に形成されている。
[0190] こうして、配線領域 12において、信号線 52とグランド線 54とにより構成されるコプレ ーナ型の配線が形成されてレ、る。
[0191] このようなコプレーナ型の配線に対して、空洞部 46は、図 30及び図 31 (a)に示す ように、グランド線 54に挟まれた信号線 52の下に、信号線 52よりも広い幅で形成さ れている。
[0192] また、グランド線 54と信号線 52との間の絶縁膜 36には、空洞部 46に達する開口部
56が形成されている。
[0193] 本実施形態による半導体装置は、信号線 52の下に、 SI— InP基板 14、バッファ層
16、及び絶縁膜 36に形成された複数の空洞部 46を有し、隣接する空洞部 46の間 の壁状支持部 92によって空洞部 46の天井となっている絶縁膜 36が支持されている ことに主たる特徴がある。
[0194] 本実施形態による半導体装置では、信号線 52の下に複数の空洞部 46が形成され ているため、伝送される高周波信号に発生する誘電体損失を低減し、高周波信号の 減衰を抑制することができる。さらに、壁状支持部 92により空洞部 46の天井が支持さ れ、空洞部 46の機械的強度が確保されているため、空洞部 46が潰れるのを防止す ること力 Sできる。したがって、機械的強度に対する信頼性を確保しつつ、半導体装置 の高周波特性を向上することができる。
[0195] 次に、本実施形態による半導体装置の製造方法について図 32乃至図 47を用いて 説明する。図 32、図 34、図 36、図 38、図 40、図 42、図 44、及び図 46は平面図であ る。図 33 (a)、図 35 (a)、図 37 (a)、図 39 (a)、図 41 (a)、図 43 (a)、図 45 (a)、及び 047 (a) fまそれぞれ図 32、図 34、図 36、図 38、図 40、図 42、図 44、及び図 46(こ おける B— B' 線断面図である。図 33 (b)、図 35 (b)、図 37 (b)、図 39 (b)、図 41 (b )、図 43 (b)、図 45 (b)、及び図 47 (b)はそれぞれ図 32、図 34、図 36、図 38、図 40 、図 42、図 44、及び図 46における C— C' 線断面図である。
[0196] まず、 SI_InP基板 14上に、例えば MOCVD法により、例えば厚さ 2 μ mの i_In AlAs層よりなるバッファ層 16を堆積する。
[0197] 次いで、所定の素子形成工程を行った後、配線領域 12におけるバッファ層 16を露 出させる。
[0198] 次いで、フォトリソグラフィ及びウエットエッチングにより、複数の空洞部 46の形成予 定領域におけるバッファ層 16及び SI— ΙηΡ基板 14をエッチングする。これにより、複 数の空洞部 46の形成予定領域のそれぞれにおいて、バッファ層 16及び SI— InP基 板 14の上部に開口部 58を形成する（図 32、図 33 (a)及び図 33 (b)を参照）。 i In AlAs層よりなるバッファ層 16のエッチングには、エッチング液として、例えばリン酸と 過酸化水素水との混合液を用いることができる。また、 SI— InP基板 14のエッチング には、エッチング液として、例えば塩酸とリン酸との混合液を用いることができる。
[0199] 次いで、全面に、例えばスピンコート法により PMGIを塗布する。続いて、例えば 10 0°Cの熱処理により塗布した PMGIを硬化させる。こうして、複数の開口部 58内及び バッファ層 16上に、 PMGI層 60を形成する（図 34、図 35 (a)及び図 35 (b)を参照）。
[0200] 次いで、フォトリソグラフィにより、複数の空洞部 46の形成予定領域を覆レ、、他の領 域を露出するフォトレジスト膜 72を形成する。
[0201] 次いで、フォトレジスト膜 72をマスクとして、例えばドライエッチングにより、ノ ッファ 層 16上の PMGI層 60をエッチングする。エッチングガスとしては、例えば酸素系のガ スを用いることができる。こうして、バッファ層 16上の PMGI層 60を除去する（図 36、 図 37 (a)及び図 37 (b)を参照）。
[0202] バッファ層 16上の PMGI層 60を除去した後、マスクとして用いたフォトレジスト膜 72 を除去する。
[0203] 次いで、全面に、例えばスピンコート法により BCBを塗布する。続いて、例えばォー ブンで加熱することにより塗布した BCBを硬化させる。こうして、バッファ層 16上及び PMGI層 60上に、 BCBよりなる絶縁膜 36を形成する（図 38、図 39 (a)及び図 39 (b) を参照）。
[0204] 次いで、例えばめつき法により、 PMGI層 60が形成された領域の絶縁膜 36上に A uよりなる信号線 52を形成するとともに、信号線 52の両側の絶縁膜 36上に Auよりな るグランド線 54を形成する（図 40、図 41 (a)及び図 41 (b)を参照）。
[0205] 次いで、信号線 52及びグランド線 54が形成された絶縁膜 36上に、フォトリソグラフ ィにより、 PMGI層 60に達する開口部 56の形成予定領域を露出する開口部 66を有 するフォトレジスト膜 68を形成する（図 42、図 43 (a)及び図 43 (b)を参照）。
[0206] 次いで、フォトレジスト膜 68をマスクとして、例えばドライエッチングにより、開口部 6 6に露出する絶縁膜 36をエッチングする。こうして、絶縁膜 36に、 PMGI層 60に達す る開口部 56を形成する（図 44、図 45 (a)及び図 45 (b)を参照）。
[0207] 開口部 56を形成した後、マスクとして用いたフォトレジスト膜 68を除去する。
[0208] 次いで、 NMPに基板を浸漬し、開口部 56から浸入する NMPにより PMGI層 60を 溶解させて除去する。こうして、信号線 52の下の SI— InP基板 14、バッファ層 16及 び絶縁膜 36に、複数の空洞部 46が形成される。隣接する空洞部 46の間には、 SI- InP基板 14、バッファ層 16、及び絶縁膜 36により壁状支持部 92が構成される（図 46 、図 47 (a)及び図 47 (b)を参照）。空洞部 46の天井となる絶縁膜 36は、壁状支持部 92により支持される。
[0209] こうして、本実施形態による半導体装置が製造される。
[0210] このように、本実施形態によれば、信号線 52の下に、天井となる絶縁膜 36が壁状 支持部 92により支持された複数の空洞部 46を形成するので、空洞部 46の天井が潰 れるのを防止しつつ、伝送される高周波信号に発生する誘電体損失を低減し、高周 波信号の減衰を抑制することができる。したがって、機械的強度に対する信頼性を確 保しつつ、半導体装置の高周波特性を向上することができる。
[0211] なお、上記では、第 2実施形態による半導体装置において、ピラー状支持部 50に 代えて壁状支持部 92を用いる場合について説明したが、第 1及び第 3乃至第 8実施 形態による半導体装置においても、ピラー状支持部 50に代えて壁状支持部 92を用 レ、ることができる。
[0212] また、上記では、空洞部 46の天井を支持する支持部として壁状支持部 92のみを形 成する場合について説明したが、壁状支持部 92ととともにピラー状支持部 52を形成 してもよい。
[0213] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0214] 例えば、上記実施形態では、基板上にコプレーナ型の配線を形成する場合につい て説明したが、基板に形成する配線の構造はこれに限定されるものではなぐ種々の 構造の配線を形成することができる。基板に形成する配線としては、コプレーナ型の ほカ 例えば、マイクロストリップ型の配線を形成することができる。
[0215] また、上記実施形態では、半絶縁性の半導体基板として SI—InP基板 14を用いる 場合について説明したが、半絶縁性の半導体基板はこれに限定されるものではなく 、種々の半絶縁性の半導体基板を用いることができる。
[0216] また、上記実施形態では、導電性の半導体基板として n— InP基板 74、 n— SiC基 板 86を用いる場合について説明したが、導電性の半導体基板はこれらに限定される ものではなぐ種々の導電性の半導体基板を用いることができる。
[0217] また、上記実施形態では、バッファ層 16として i_InAlAs層を用いる場合について 説明したが、バッファ層 16はこれに限定されるものではなレ、。バッファ層 16としては、 i-InAlAs層のほか、基板材料、基板上に形成する素子等に応じて、種々の半導体 層を用いることができる。
[0218] また、上記実施形態では、バッファ層 16上に形成する絶縁膜 34、 36として BCB膜 を用いる場合について説明した力 絶縁膜 34、 36はこれに限定されるものではない 。絶縁膜 34、 36としては、 BCB膜のほか、例えば、シリコン窒化膜、ポリイミド膜を用 レ、ることができる。
[0219] また、上記実施形態では、空洞部 46を形成するために PMGI層 60を形成する場 合について説明したが、 PMGI層 60に代えて、硬化後に溶剤等により溶解可能な樹 脂層等を適宜形成することができる。
[0220] また、上記実施形態では、ピラー状支持部 50が所定の間隔で一列又は複数列に 配列して形成されている場合について説明したが、ピラー状支持部 50は、ランダム に配置されていてもよい。
[0221] また、上記実施形態では、基板上に InP_HEMTを形成する場合について説明し たが、基板上に形成する素子はこれに限定されるものではなぐ種々の素子を形成 すること力 Sできる。
産業上の利用可能性
[0222] 本発明による半導体装置及びその製造方法は、機械的強度に対する信頼性を確 保しつつ、高周波信号に発生する誘電体損失、導電性基板による損失を低減し、高 周波信号の減衰を抑制することを可能にするものである。したがって、本発明による 半導体装置は、半導体装置の高周波特性を向上するうえで極めて有用である。

Claims

請求の範囲
[1] 基板上に形成された半導体層と、前記半導体層上に形成された絶縁膜と、前記絶 縁膜上に形成された配線とを有する半導体装置であって、
前記配線の下の少なくとも前記半導体層に空洞部が形成されており、 前記空洞部内に、前記絶縁膜を支持する支持部を更に有する
ことを特徴とする半導体装置。
[2] 請求の範囲第 1項記載の半導体装置において、
前記支持部は、前記空洞部内の前記基板上に形成されたピラー状の支持部であ る
ことを特徴とする半導体装置。
[3] 請求の範囲第 1項記載の半導体装置において、
前記支持部は、前記空洞部内に形成され、前記空洞部を分割する壁状の支持部 である
ことを特徴とする半導体装置。
[4] 請求の範囲第 1項乃至第 3項のいずれか 1項に記載の半導体装置において、 前記半導体層下の前記基板の上部まで前記空洞部が形成されている ことを特徴とする半導体装置。
[5] 請求の範囲第 1項乃至第 4項のいずれか 1項に記載の半導体装置において、 前記絶縁膜には、前記空洞部に達する開口部が形成されている
ことを特徴とする半導体装置。
[6] 請求の範囲第 1項乃至第 5項のいずれか 1項に記載の半導体装置において、 前記配線は、前記空洞部上の前記絶縁膜上に形成された信号線と、前記信号線 の両側の前記絶縁膜上に形成されたグランド線とにより構成されるコプレーナ型の配 線である
ことを特徴とする半導体装置。
[7] 請求の範囲第 6項記載の半導体装置において、
前記基板は、導電性の基板であり、
前記グランド線は、前記絶縁膜及び前記半導体層に形成された開口部内に埋め 込まれ、前記基板に接続された接続部を有する
ことを特徴とする半導体装置。
請求の範囲第 7項記載の半導体装置において、
前記空洞部は、前記接続部に対して前記信号線側の前記グランド線の部分の下ま で形成されている
ことを特徴とする半導体装置。
請求の範囲第 8項記載の半導体装置において、
前記接続部の側壁に形成されたサイドウォールを更に有し、
前記接続部の前記信号線側の側壁に形成された前記サイドウォールは、前記空洞 部に部分的に露出している
ことを特徴とする半導体装置。
請求の範囲第 1項乃至第 9項のいずれか 1項に記載の半導体装置において、 前記空洞部に露出する前記基板の表面、前記半導体層の表面、及び前記絶縁膜 の表面に形成された保護膜を更に有する
ことを特徴とする半導体装置。
基板上に半導体層を形成する工程と、
少なくとも前記半導体層に第 1の開口部を形成する工程と、
前記第 1の開口部内に坦め込まれた樹脂層を形成する工程と、
前記樹脂層に、前記基板に達する第 2の開口部を形成する工程と、
前記半導体層上及び前記樹脂層上に、前記第 2の開口部内に埋め込まれたビラ 一状の支持部を有する絶縁膜を形成する工程と、
前記絶縁膜上に配線を形成する工程と、
前記絶縁膜に、前記樹脂層に達する第 3の開口部を形成する工程と、
前記第 3の開口部から前記樹脂層を溶解させて除去することにより、前記配線の下 に空洞部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
請求の範囲第 11項記載の半導体装置の製造方法において、
前記配線を形成する工程では、前記空洞部上の前記絶縁膜上に信号線を形成し 、前記信号線の両側の前記絶縁膜上にグランド線を形成することにより、前記信号線 と前記グランド線とにより構成されるコプレーナ型の配線を形成し、
前記空洞部を形成する工程では、前記信号線の下に前記空洞部を形成する ことを特徴とする半導体装置の製造方法。
[13] 請求の範囲第 12項記載の半導体装置の製造方法において、
前記基板は、導電性の基板であり、
前記配線を形成する工程では、前記絶縁膜及び前記半導体層に形成された第 4 の開口部内に坦め込まれ、前記基板に接続された接続部を有する前記グランド線を 形成する
ことを特徴とする半導体装置の製造方法。
[14] 請求の範囲第 13項記載の半導体装置の製造方法において、
前記空洞部を形成する工程の後に、前記接続部に対して前記信号線側の前記基 板と前記絶縁膜との間の前記半導体層を除去することにより、前記空洞部を、前記 接続部に対して前記信号線側の前記グランド線の部分の下まで更に形成する工程 を更に有する
ことを特徴とする半導体装置の製造方法。
[15] 請求の範囲第 14項記載の半導体装置の製造方法において、
前記配線を形成する工程では、側壁にサイドウォールが形成された前記接続部を 形成し、
前記空洞部を、前記グランド線の前記信号線側の部分の下まで更に形成する工程 では、前記接続部の前記信号線側の側壁に形成された前記サイドウォールが前記 空洞部に部分的に露出するまで、前記半導体層を除去する
ことを特徴とする半導体装置の製造方法。
[16] 基板上に半導体層を形成する工程と、
少なくとも前記半導体層に複数の第 1の開口部を形成する工程と、
複数の前記第 1の開口部内にそれぞれ坦め込まれた複数の樹脂層を形成するェ 程と、
前記半導体層上及び複数の前記樹脂層上に絶縁膜を形成する工程と、 前記絶縁膜上に配線を形成する工程と、
前記絶縁膜に、複数の前記樹脂層にそれぞれ達する複数の第 2の開口部を形成 する工程と、
複数の前記第 2の開口部力 複数の前記樹脂層を溶解させて除去することにより、 前記配線の下に、壁状の支持部により分割された複数の空洞部を形成する工程と を有することを特徴とする半導体装置の製造方法。
[17] 請求の範囲第 11項乃至第 16項のいずれか 1項に記載の半導体装置の製造方法 において、
前記第 1の開口部を形成する工程では、前記半導体層下の前記基板の上部まで 前記第 1の開口部を形成する
ことを特徴とする半導体装置の製造方法。
[18] 請求の範囲第 11項乃至第 16項のいずれか 1項に記載の半導体装置の製造方法 において、
前記第 1の開口部を形成する工程では、前記基板に対して前記半導体層を選択的 にエッチングすることにより、前記半導体層に前記第 iの開口部を形成する ことを特徴とする半導体装置の製造方法。
[19] 請求の範囲第 11項乃至第 18項のいずれか 1項に記載の半導体装置において、 前記空洞部を形成する工程の後に、前記空洞部に露出する前記基板の表面、前 記半導体層の表面、及び前記絶縁膜の表面に、保護膜を形成する工程を更に有す る
ことを特徴とする半導体装置の製造方法。
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