KR102177894B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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히토시 구루스
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기판(1) 위에 복수의 제어 전극(2), 복수의 제 1 전극(3) 및 복수의 제 2 전극(4)을 갖는 멀티 핑거의 트랜지스터가 형성되어 있다. 수지막(14, 15)이 트랜지스터를 덮고 있다. 복수의 제 1 전극(3)을 서로 전기적으로 접속하는 제 1 배선(8)이 수지막(14, 15) 위에 형성되어 있다. 수지막(14, 15)은 제 1 배선(8)과 복수의 제 1 전극(3)의 콘택트 부분을 덮는다. 복수의 제어 전극(2) 및 복수의 제 2 전극(4)의 주위에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(16)가 형성되어 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 수지막으로 밀폐된 중공 구조가 형성되어 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
화합물 반도체로 이루어지는 고전자 이동도 트랜지스터(HEMT)는 우수한 고주파 특성과 저잡음성을 갖기 때문에, 마이크로파 및 밀리미터파의 증폭기에 응용되고 있다. HEMT의 고주파 특성을 향상시키기 위해서는 차단 주파수(fT) 및 최대 동작 주파수(fmax)를 향상시킬 필요가 있다. fT 및 fmax의 향상에는 상호 컨덕턴스 증대 및 게이트 전극-소스 전극간의 정전 용량의 저감이 유효한 수단이다.
한편, 웨이퍼 레벨 패키지 기술을 적용한 HEMT에 있어서는, 수지막이 Y형 게이트의 차양부 아래에 충전되기 때문에, 정전 용량이 증대하여, 고주파 특성이 열화되는 것이 보고되어 있다(예를 들면, 비특허문헌 1 참조). 이 과제를 해결하기 위해, 게이트 전극의 주위의 수지막을 제거하는 것이 고주파 특성의 열화를 방지하기 위한 수단으로서 알려져 있다(예를 들면, 특허문헌 1 내지 3 참조). 또한, 게이트 전극의 주위에 중공 구조를 형성하는 것에 부가하여, 가능한 한 용량의 증가를 억제하기 때문에, 그 중공 구조를 소스, 드레인 전극의 주위까지 넓힌 트랜지스터 및 그 제조 방법이 제안되어 있다(예를 들면, 특허문헌 4, 5 참조).
일본 특허 공개 제 평05-335343 호 공보 일본 특허 공개 제 2015-046445 호 공보 일본 특허 공개 제 2016-039319 호 공보 일본 특허 공개 제 2014-209522 호 공보 일본 특허 공개 제 2009-176930 호 공보
T.Hisaka1, H.Sasaki1, T.Katoh1, K.Kanaya1, N.Yoshida1, A.A.Villanueva, and J.A.del Alamo, IEICE Electronics Express, Vol.7, No.8, P.558-562
그러나, 트랜지스터 전체에 수지막이 형성되어 있지 않은 구조에서는 수지막과 전극의 간극으로부터, 그 다음의 공정에서 이용하는 레지스트 또는 무기 수용액 등의 약품이 중공 구조에 인입된다는 문제가 있다. 또한, 웨이퍼 레벨 패키지 기술을 적용한 반도체 장치에 있어서, 트랜지스터 이외의 배선부가 수지막으로 덮여, 장치 전체의 정전 용량이 증가한다. 그 결과, 이득 또는 잡음 특성 등의 고주파 특성이 열화된다는 문제가 있었다.
본 발명은 상술과 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 약품이 중공 구조에 인입하는 것을 방지하고, 정전 용량을 작게 하여 고주파 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판 위에 형성된 복수의 제어 전극, 복수의 제 1 전극 및 복수의 제 2 전극을 갖는 멀티 핑거의 트랜지스터와, 상기 트랜지스터를 덮는 수지막과, 상기 수지막 위에 형성되며, 상기 복수의 제 1 전극을 서로 전기적으로 접속하는 제 1 배선을 구비하고, 상기 수지막은 상기 제 1 배선과 상기 복수의 제 1 전극의 콘택트 부분을 덮고, 상기 복수의 제어 전극 및 상기 복수의 제 2 전극의 주위에 있어서 상기 수지막으로 밀폐된 제 1 중공 구조가 형성되어 있는 것을 특징으로 한다.
본 발명에서는, 복수의 제어 전극 및 복수의 제 2 전극의 주위에 있어서 수지막으로 밀폐된 제 1 중공 구조가 형성되어 있다. 이와 같이 트랜지스터에 있어서의 중공 구조를 넓히는 것에 의해, 제어 전극의 주위에만 중공 구조를 형성한 경우에 비하여 가급적 트랜지스터의 정전 용량을 작게 할 수 있다. 이에 의해, 정전 용량을 작게 하여 고주파 특성을 향상시킬 수 있다. 또한, 수지막은 제 1 배선과 복수의 제 1 전극의 콘택트 부분을 덮고 있다. 이에 의해, 제 1 중공 구조를 형성한 다음의 공정에서 이용하는 레지스트 또는 무기 수용액 등의 약품이 제 1 중공 구조에 인입되는 것을 방지할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅱ를 따른 단면도이다.
도 3은 도 1의 Ⅲ-Ⅳ를 따른 단면도이다.
도 4는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 5는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 6은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 8은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 9는 본 발명의 실시형태 2에 따른 반도체 장치를 도시하는 평면도이다.
도 10은 도 9의 Ⅰ-Ⅱ를 따른 단면도이다.
도 11은 본 발명의 실시형태 3에 따른 반도체 장치를 도시하는 단면도이다.
도 12는 본 발명의 실시형태 4에 따른 반도체 장치를 도시하는 단면도이다.
도 13은 본 발명의 실시형태 5에 따른 반도체 장치를 도시하는 평면도이다.
도 14는 도 13의 Ⅰ-Ⅱ를 따른 단면도이다.
본 발명의 실시형태에 따른 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하여 설명한다. 동일 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1
도 1은 본 발명의 실시형태 1에 따른 반도체 장치를 도시하는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅱ를 따른 단면도이다. 도 3은 도 1의 Ⅲ-Ⅳ를 따른 단면도이다. 반도체 기판(1) 위에 복수의 게이트 전극(2), 복수의 소스 전극(3) 및 복수의 드레인 전극(4)을 갖는 멀티 핑거의 전계 효과 트랜지스터가 형성되어 있다. 게이트 전극(2)의 단면 형상은 T형 또는 Y형이다. 복수의 게이트 전극(2)은 게이트 배선(5)을 거쳐서 게이트 패드(6)에 접속되어 있다. 복수의 소스 전극(3)은 소스 배선(7) 및 접속 배선(8)을 거쳐서 소스 패드(9)에 접속되어 있다. 복수의 드레인 전극(4)은 드레인 배선(10)을 거쳐서 드레인 패드(11)에 접속되어 있다.
절연막(12, 13) 및 수지막(14, 15)이 트랜지스터를 덮고 있다. 접속 배선(8)은 수지막(15) 위에 형성되어 있다. 접속 배선(8) 및 소스 배선(7)이 복수의 소스 전극(3)을 서로 전기적으로 접속한다. 수지막(14)은 접속 배선(8)과 복수의 소스 전극(3)의 콘택트 부분을 덮고 있다. 복수의 게이트 전극(2) 및 복수의 드레인 전극(4)의 주위에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(16)가 형성되어 있다. 또한 게이트 배선(5)과 접속 배선(8)의 교차 부분에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(17)가 형성되어 있다.
수지막(14, 15)의 두께는 2 내지 20㎛이다. 중공 구조(16, 17)의 높이는 1 내지 10㎛이다. 중공 구조(16, 17)의 폭, 안길이는 수 ㎛ 내지 수백 ㎛이다. 중공 구조(16, 17)는 팁 전체가 아닌, 트랜지스터 및 배선과 같은 회로의 요소마다 형성되어 있다.
이어서, 본 실시형태에 따른 반도체 장치의 제조 공정을 설명한다. 도 4 내지 도 8은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 4, 도 6 및 도 8은 도 2의 단면도에 대응하며, 도 5 및 도 7은 도 3의 단면도에 대응한다.
우선, 도 4 및 도 5에 도시하는 바와 같이, 반도체 기판(1) 위에 게이트 전극(2), 소스 전극(3) 및 드레인 전극(4)을 갖는 트랜지스터를 형성한다. 이 때에, 게이트 배선(5) 등의 하층 배선도 동시에 형성한다. 전면에 절연막(12)을 형성한다. 다음의 공정에서 전기적인 배선을 접속하는 개소는 절연막(12)을 개구한다. 다음에, 스핀코터를 이용한 도포법 또는 라미네이트법 또는 STP(Spin-coating film Transfer and hot-Pressing technology)법에 의해 전면에 감광성 수지막인 수지막(14)을 형성한다. 노광과 현상에 의해 수지막(14)을 패터닝하여, 소스 전극(3)을 덮으면서, 게이트 전극(2) 및 드레인 전극(4)을 덮지 않고 둘러싸도록 한다. 이와 같이 감광성 수지막을 이용하는 것에 의해 간단하게 수지막(14)을 패터닝할 수 있다. 또한 다음에 배선의 교차 부분이 되는 게이트 배선(5) 위의 영역에서도 수지막(14)을 개구시킨다. 그 후, 큐어 처리를 실행하여 수지막(14)을 경화시킨다.
다음에, 도 6 및 도 7에 도시하는 바와 같이, 수지막(15)으로서 감광성 수지막의 시트 필름을 라미네이트법 또는 STP법에 의해 수지막(14)의 상면에 접합시킨다. 이에 의해, 게이트 전극(2) 및 드레인 전극(4)의 주위에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(16)가 형성된다. 동시에, 동일 평면 위에 있는 게이트 배선(5)의 상방 영역에도 중공 구조(17)를 형성할 수 있다.
다음에, 도 8에 도시하는 바와 같이, 수지막(15)에 대해서 노광과 현상을 실행하여, 소스 전극(3) 등의 위에 스루홀(18)을 형성한다. 그 후, 큐어 처리를 실행하여 수지막(15)을 경화시킨다. 또한, 수지막(15)은 비감광성 수지라도 좋으며, 그 경우에는 스루홀(18)을 형성할 때에 드라이 에칭을 이용한다.
다음에, 스루홀(18)을 거쳐서 소스 전극(3)에 접속된 접속 배선(8)을 수지막(15) 위에 도금 또는 증착에 의해 형성한다. 도금의 경우, 급전층을 성막하고, 레지스트로 패터닝을 실행한 후, 전해 도금을 실행한다. 그 후, 레지스트 및 급전층을 제거한다. 한편, 증착법의 경우, 레지스트로 패터닝을 실행하고, 증착에 의해 금속막을 성막하고, 리프트 오프법에 의해 레지스트를 제거한다. 마지막으로 절연막(13)으로 수지막(14)의 외측 및 수지막(15)의 외측을 덮는다. 단, 콘택트에 필요한 개소는 개구한다. 이에 의해, 본 실시형태에 따른 반도체 장치가 제조된다.
본 실시형태에서는 게이트 전극(2) 및 드레인 전극(4)의 주위에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(16)가 형성되어 있다. 이와 같이 트랜지스터에 있어서의 중공 구조를 넓히는 것에 의해, 게이트 전극(2)의 주위에만 중공 구조를 형성한 경우에 비해 가급적 트랜지스터의 정전 용량을 작게 할 수 있다. 이에 의해, 정전 용량을 작게 하여 고주파 특성을 향상시킬 수 있다.
또한 수지막(14)은 접속 배선(8)과 소스 전극(3)의 콘택트 부분을 덮고 있다. 이에 의해, 도 6에 도시하는 바와 같이 수지막(15)을 부착했을 때에 중공 구조(16)가 완전히 밀폐된다. 이 때문에, 중공 구조(16)를 형성한 다음의 공정에서 이용하는 레지스트 또는 무기 수용액 등의 약품이 중공 구조(16)에 인입되는 것을 방지할 수 있다.
또한, 게이트 배선(5)과 접속 배선(8)의 교차 부분에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(17)가 형성되어 있다. 이와 같이 배선 사이에 중공 구조를 형성하는 것에 의해 배선 용량이 작아지기 때문에, 특성 임피던스를 크게 할 수 있다. 이 때문에, 임피던스 정합을 취하기 쉬우며, 회로 설계를 하기 쉬워진다. 또한, 게이트 배선(5)과 드레인 배선(10)의 교차 부분에 중공 구조(17)를 형성하여도 좋다.
실시형태 2
도 9는 본 발명의 실시형태 2에 따른 반도체 장치를 도시하는 평면도이다. 도 10은 도 9의 Ⅰ-Ⅱ를 따른 단면도이다. 접속 배선(8)이 복수의 게이트 전극(2) 및 복수의 드레인 전극(4)의 상방 또한 수지막(15) 위에 형성되며, 복수의 소스 전극(3)을 서로 전기적으로 접속한다. 접속 배선(8)은 드레인 전극(4)의 길이방향에 대해서 수직인 방향으로 연장되어 있다. 이 이외의 구성은 실시형태 1과 동일하며, 이 경우에서도 실시형태 1과 마찬가지의 효과를 얻을 수 있다.
실시형태 3
도 11은 본 발명의 실시형태 3에 따른 반도체 장치를 도시하는 단면도이다. 전계 효과 트랜지스터 이외의 영역에 있어서 하층 배선(19) 및 상층 배선(20)이 형성되어 있다. 하층 배선(19)은 수지막(14, 15)으로 덮이며, 상층 배선(20)은 수지막(15) 위에 형성되어 있다. 하층 배선(19)과 상층 배선(20)의 교차 부분에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(17)가 형성되어 있다. 이와 같이 배선 사이에 중공 구조를 형성하는 것에 의해 배선 용량이 작아지기 때문에, 특성 임피던스를 크게 할 수 있다. 이 때문에, 임피던스 정합을 취하기 쉬우며, 회로 설계를 하기 쉬워진다. 그 이외의 구성 및 효과는 실시형태 2와 마찬가지이다.
실시형태 4
도 12는 본 발명의 실시형태 4에 따른 반도체 장치를 도시하는 단면도이다. 중공 구조(16, 17)의 내부에 있어서, 그 상부의 수지막(15)을 지지하는 지주(21)가 형성되어 있다. 이에 의해, 수지막(15)이 쳐지는 것을 방지하여, 프로세스 상의 문제점을 방지할 수 있다. 실시형태 3에 비해 디바이스의 정전 용량은 증가하지만, 구조를 안정적으로 형성할 수 있으므로, 생산 안정성이 향상된다. 그 이외의 구성 및 효과는 실시형태 3과 마찬가지이다.
실시형태 5
도 13은 본 발명의 실시형태 5에 따른 반도체 장치를 도시하는 평면도이다. 도 14는 도 13의 Ⅰ-Ⅱ를 따른 단면도이다. 반도체 기판(1) 위에 복수의 베이스 전극(22), 복수의 이미터 전극(23) 및 복수의 컬렉터 전극(24)을 갖는 멀티 핑거의 바이폴러(bipolar) 트랜지스터가 형성되어 있다. 복수의 베이스 전극(22)은 베이스 배선(25)을 거쳐서 베이스 패드(26)에 접속되어 있다. 복수의 이미터 전극(23)은 접속 배선(27)을 거쳐서 이미터 패드(28)에 접속되어 있다. 복수의 컬렉터 전극(24)은 컬렉터 배선(29)을 거쳐서 컬렉터 패드(30)에 접속되어 있다.
복수의 이미터 전극(23)을 서로 전기적으로 접속하는 접속 배선(27)이 수지막(15) 위에 형성되어 있다. 수지막(14)은 접속 배선(27)과 복수의 이미터 전극(23)의 콘택트 부분을 덮고 있다. 복수의 베이스 전극(22) 및 복수의 컬렉터 전극(24)의 주위에 있어서 수지막(14, 15)으로 밀폐된 중공 구조(16)가 형성되어 있다. 이와 같은 바이폴러 트랜지스터의 경우에도 실시형태 1, 2와 마찬가지의 효과를 얻을 수 있다.
또한, 실시형태 3과 마찬가지로 배선의 교차 부분에 제 2 중공 구조를 형성하여도 좋다. 이에 의해, 배선 용량이 작아지기 때문에, 특성 임피던스를 크게 할 수 있다. 이 때문에, 임피던스 정합을 취하기 쉬우며, 회로 설계를 하기 쉬워진다.
1: 반도체 기판 2: 게이트 전극(제어 전극)
3: 소스 전극(제 1 전극) 4: 드레인 전극(제 2 전극)
5: 게이트 배선(제 2 배선) 8, 27: 접속 배선(제 1 배선)
14, 15: 수지막 16, 17: 중공 구조
19: 하층 배선 20: 상층 배선
21: 지주 22: 베이스 전극(제어 전극)
23: 이미터 전극(제 1 전극) 24: 컬렉터 전극(제 2 전극)

Claims (6)

  1. 반도체 기판과,
    상기 반도체 기판 위에 형성된 복수의 제어 전극, 복수의 제 1 전극 및 복수의 제 2 전극을 갖는 멀티 핑거의 트랜지스터와,
    상기 트랜지스터를 덮는 수지막과,
    상기 수지막 위에 형성되며, 상기 복수의 제 1 전극을 서로 전기적으로 접속하는 제 1 배선을 구비하고,
    상기 수지막은 상기 제 1 배선과 상기 복수의 제 1 전극의 콘택트 부분 중, 트랜지스터 영역 위에 형성된 상기 콘택트 부분을 덮으며,
    상기 복수의 제어 전극 및 상기 복수의 제 2 전극의 주위에 있어서 상기 수지막으로 밀폐된 제 1 중공 구조가 형성되어 있는 것을 특징으로 하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판 위에 형성되며 상기 수지막으로 덮이고, 상기 복수의 제어 전극을 서로 전기적으로 접속하는 제 2 배선을 추가로 구비하며,
    상기 제 1 배선과 상기 제 2 배선의 교차 부분에 있어서 상기 수지막으로 밀폐된 제 2 중공 구조가 형성되어 있는 것을 특징으로 하는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 배선은 상기 복수의 제어 전극 및 상기 복수의 제 2 전극의 상방에 형성되어 있는 것을 특징으로 하는
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 수지막으로 덮인 하층 배선과,
    상기 수지막 위에 형성된 상층 배선을 구비하고,
    상기 하층 배선과 상기 상층 배선의 교차 부분에 있어서 상기 수지막으로 밀폐된 제 2 중공 구조가 형성되어 있는 것을 특징으로 하는
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 중공 구조의 내부에 있어서 상기 수지막을 지지하는 지주가 형성되어 있는 것을 특징으로 하는
    반도체 장치.
  6. 반도체 기판 위에 제어 전극, 제 1 전극 및 제 2 전극을 갖는 트랜지스터를 형성하는 공정과,
    상기 반도체 기판 위에 상기 제 1 전극을 덮으면서, 상기 제어 전극 및 상기 제 2 전극을 둘러싸는 제 1 수지막을 형성하는 공정과,
    제 2 수지막을 상기 제 1 수지막의 상면에 접합시켜 상기 제어 전극 및 상기 제 2 전극의 주위에 있어서 상기 제 1 및 제 2 수지막으로 밀폐된 중공 구조를 형성하는 공정을 구비하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
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