KR102199173B1 - 고 전자 이동도 트랜지스터 - Google Patents

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KR102199173B1
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    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

드레인 필드 플레이트를 갖는 HEMT가 개시된다. 드레인 필드 플레이트는 HEMT의 게이트와 드레인 사이의 영역에 형성된다. 드레인 필드 플레이트는 드레인 패드보다 더 큰 돌출 영역을 갖는 금속 패드를 포함한다. 드레인 필드 아래에 배치된 드레인 필드 플레이트 및 반도체 층은 금속-반도체(M-S) 쇼트키 구조(Schottky structure)를 형성한다. M-S 쇼트키 구조의 커패시턴스는 반도체 영역의 커패시턴스를 생성하며, 이는 HEMT의 트랜지스터 부품의 항복 전압을 증가시킨다. 활성 영역 아래의 기판의 일부는 제거됨으로써 열 전도율을 증가시킬 수 있고 HEMT의 트랜지스터 부품의 접합 온도를 감소시킬 수 있다.

Description

고 전자 이동도 트랜지스터{High Electron Mobility Transistor}
본 발명은 반도체 장치, 특히 고 전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)에 관한 것이다.
이종접합구조 FET (HFET) 또는 변조-도프된(modulation-doped) FET(MODFET)로 알려진 고 전자 이동도 트랜지스터(HEMT)는 전자 친화력이 채널 층의 전자 친화력보다 작은 장벽 층과 채널 층 사이에 이종-접합(hetero-junction)이 형성된 전계 효과 트랜지스터(FET)의 한 유형이다. HEMT 트랜지스터는 밀리미터 주파 수에 이르는, 일반 트랜지스터보다 더 높은 주파수에서 작동할 수 있으며, 군용 어플리케이션에서 휴대폰 기지국과 위상 배열 레이저 사이의 전력 증폭기와 같은 고주파 및 고전력 제품에 통상적으로 사용된다.
일반적으로, 무선 주파수(RF) 범위에서 동작하는 HEMT는 통상의 트랜지스터보다 더 높은 항복 전압(breakdown voltage)을 필요로 하는데, 이때 항복 전압은 트랜지스터의 게이트(gate)가 처리할 수 있는 최대 전압이다. 기존의 HEMT에서, 항복 전압을 증가시키기 위해 소스-연결된 필드 플레이트(source-connected field plate)가 사용되어 왔다. 그러나, 현대의 이동 통신 기술의 발전으로 인해 더 높은 항복 전압을 갖는 HEMT에 대한 수요가 지속적으로 증가하고 있다. 또한, 우수한 선형성(linearity)을 얻기 위하여, 게이트-드레인 커패시턴스(gate-drain capacitance: Cgd) 값을 동작 구동 범위(dynamic driving range) 내에서 일정하게 유지시킬 필요가 있다.
또한, 고 전압 범위에서 작동하도록 설계된 HEMT는 높은 열 에너지를 생성할 수 있다. 따라서, 큰 전류를 부하(load)로 전달하는 저 출력 저항 및 고 전압을 견디는 양호한 접합 절연을 위한 설계가 필요하다. 대부분의 열 에너지는 이종접합에서 생성되므로, 접합 부위는 열 에너지가 매우 신속하게 소멸됨으로서 과열을 방지할 수 있도록 가능한 한 크게 제조될 수 있다. 그러나, 많은 고 전압 어플리케이션에서 HEMT의 폼 팩터(form factor)는 디바이스 영역의 크기에 대한 제약을 초래하며, 그 결과 HEMT가 처리할 수 있는 최대 전력을 제한하게 된다.
따라서, 고 항복 전압, 동적 구동 범위에서 일정한 Cgd 값, 및 향상된 방열(heat dissipation) 메카니즘을 가짐으로써, 다양한 어플리케이션, 특히 무선 주파수 범위에서 최대 전압, 선형성 및 전력 정격(power rating)을 증가시키는 HEMT에 대한 수요가 존재한다.
구현예에서, 드레인 필드 플레이트는 HEMT의 드레인 위에 형성된다. 드레인 필드 플레이트는 드레인 패드(drain pad)보다 더 큰 투영 면적을 갖는 금속 패드를 포함한다. 드레인 필드 플레이트는 게이트 측면 드레인 패드에 의해 생성된 전기장의 강도를 감소시켜, HEMT의 항복 전압을 증가시킨다.
구현예에서, 드레인 필드 플레이트는 SiN 패시베이션 층을 증착하고, SiN 패시베이션 층을 패턴화하며, 금속 층을 패턴화된 SiN 층 위에 증착시킴으로써 형성된다. 드레인 필드 플레이트 및 하부 반도체 층은 반도체 내에 공핍 층(depletion layer)을 생성하는 금속-반도체(M-S) 쇼트키 접합(Schottky junction)을 형성하며, 여기서 공핍 층은 HEMT의 항복 전압을 증가시킨다. 그리고, 드레인 필드 플레이트의 형상을 변화시킴으로써, 게이트-드레인 커패시턴스(Cgd) 및 드레인-소스 커패시턴스(Cds)를 조절하여, HEMT의 RF 특성을 향상시킬 수 있다.
구현예에서, HEMT는 벌크 누설 전류 및 접합 온도(Tj)를 낮추도록 설계된다. 전면 측의 공정이 완료되면(즉, 기판의 전면 측에 트랜지스터 부품을 형성하는), 기판의 배면(backside)을 가공하여 방열을 향상시킬 수 있다. 구현예에서, 배면 가공은 몇가지 단계를 포함한다. 우선, 활성 영역 아래의 기판의 일부를 제거한다(에칭된다). 그 다음, SiN 층이 전체 후면측 표면 위에 증착될 수 있으며, 여기서 SiN 층의 두께는 바람직하게는 약 35 nm이다. 다음에, 비아홀(via hole)이 소스 아래의 AlGaN/GaN 에피택셜 층을 관통하여 제조된다. Ti/Au로 제조된 제1 금속 층은 스퍼터링(sputtering)과 같은 적합한 공정에 의해 배면 표면 위에 증착될 수 있으며, Cu/Au, Cu/Au/Cu/Au, 또는 Cu/Ag/Au와 같은 복합 구조를 갖는 제2 금속층이 제1 금속 층 위에 형성되어 기판의 배면과 전면 측 위의 소스를 비아를 통해 전기적으로 연결할 수 있다.
구현예에서, 배면 공정은 금속 층이 활성 영역 아래에 증착되기 전에 활성 영역 아래의 기판을 제거할 수 있다. Si 또는 사파이어와 같은 대표적인 기판 재료는 금속 층보다 더 낮은 열 전도율을 가지므로, 배면 공정은 HEMT의 열 전도율을 증가시켜 트랜지스터 부품의 Tj를 감소시킬 수 있다. 구현예에서, 배면 공정은 SiN 층이 증착되기 전에 활성 영역 아래의 기판을 제거할 수 있다. 전형적인 기판 재료는 SiN보다 전기 절연성이 낮으므로, 배면 공정은 전기 절연성을 증가시켜, 트랜지스터 부품의 벌크 누설 전류(bulk leakage current)를 감소시킬 수 있다.
구현예에서, 각각의 HEMT는 웨이퍼로부터 다이싱(dicing)되고(즉, 싱귤레이션 공정(singulation process)이 수행되고) 공융 다이 부착의 통상적인 예비-형성없이 패키지에 부착되는데, 이는 적어도 하나의 제작 단계를 감소시킴으로서 제조 비용을 낮춘다. 구현예에서, 표면-마운트-장치(SMD) 리플로우(reflow) 방법을 사용하여 다이를 패키지에 부착시킬 수 있다.
전형적으로, 통상의 다이 결합 공정은 공극율(air void) 문제에 직면하는데, 여기서 공극율은 열 전도율을 감소시키고 트랜지스터의 신뢰성에 부정적으로 영향을 미친다. 구현예에서, 솔더 페이스트(solder paste)는 배면 위에 증착됨으로써 다이 결합 공정 동안 공극율의 형성을 피하면서, 기판의 비아 홀 및 함몰된 영역(recessed area)을 채운다.
본 발명의 구현예는 HEMT의 항복 전압을 증가시키기 위한 드레인 필드 플레이트를 포함한다. 또한, 드레인 필드 플레이트를 사용하여 HEMT의 Cgd 및/또는 Cds를 증가시키거나 감소시키고, 일정한 Cgd 값을 유지시키며, HEMT의 RF 특성을 향상시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거함으로써 열 전도율을 증가시키고 HEMT의 부품의 접합 온도를 감소시키는 공정을 포함한다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거하고 SiN 층을 증착시키는 공정을 포함한다. SiN 층은 기판 재료보다 더 우수한 전기 절연성을 가지므로, 이러한 공정은 HEMT의 부품의 벌크 누설 전류를 감소시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거하고 금속 층을 증착시키는 공정을 포함한다. 금속 층은 기판 재료보다 더 우수한 열 전도율을 가지므로, 이러한 공정은 열 전도율을 증가시킬 수 있고 HEMT의 부품의 접합 온도를 감소시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거하고 비아 홀을 형성시키는 공정을 포함하며, 여기서 금속 층은 비아 홀 내에 증착된다. 이러한 공정들은 HEMT의 소스 인덕턴스를 감소시킬 수 있다.
본 발명의 구현예는 공극의 형성을 피하면서, 활성 영역 아래의 기판의 일부를 제거하고, 금속 층을 증착시키며, 웨이퍼의 바닥면(back side-surface)에 솔더 페이스트를 적용함으로써 HEMT의 부품의 열 전도 특성을 향상시키고 HEMT의 부품의 접합 온도를 감소시킨다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거하고, 금속 층을 증착시키며, 솔더 페이스트를 웨이퍼의 후 표면에 적용시키는 공정을 포함한다. 이러한 공정들은 HEMT 다이를 패키지에 부착시키기 위한 예비-형성 공정(예컨대, 공융 다이 부착 공정)을 제거할 수 있으므로, 제작 비용을 감소시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 일부를 제거하고, 금속 층을 증착시키며, 솔더 페이스트를 웨이퍼의 후 표면에 적용시키는 공정을 포함한다. 따라서, 공융 다이 부착 공정 또는 SMD 리플로우 공정(SMD reflow process) 어느 것도 사용하여 HEMT 다이를 패키지에 부착시킬 수 있다.
이하에서는 첨부한 도면을 통해 예시되는 본 발명의 구현예를 참고하기로 한다. 이들 도면은 예시적인 것일 뿐이며, 본 발명을 제한하지 않는다. 본 발명은 일반적으로 예시되는 구현예의 맥락에 따라 기술되지만, 본 발명의 범위를 이러한 특수한 구현예로 한정하려는 의도가 아님이 이해되어야 한다.
도 1 내지 5는 본 발명의 구현예에 따라 기판의 전면 측 위에 반도체 부품을 형성시키기 위한 예시적인 공정을 나타낸다.
도 6은 본 발명의 구현예에 따라 패시베니션 층을 증착시키기 위한 예시적인 공정을 나타낸다.
도 7은 본 발명의 구현예에 따라 접촉 개방(contact open)을 형성하기 위한 예시적인 공정을 나타낸다.
도 8은 본 발명의 구현예에 따라 필드 플레이트 및 드레인 필드 플레이트를 형성하기 위한 예시적인 공정을 나타낸다.
도 9는 본 발명의 구현예에 따른 드레인 필드 플레이트의 평면도를 나타낸다.
도 10은 본 발명의 구현예에 따른 드레인 필드 플레이트의 평면도를 나타낸다.
도 11은 본 발명의 구현예에 따라 트랜지스터 부품 위에 금속 층을 도금하기 위한 예시적인 공정을 나타낸다.
도 12 및 13은 본 발명의 구현예에 따라 전기 절연 층을 증착하고 이러한 절연 층의 일부를 에칭하기 위한 예시적인 공정을 나타낸다.
도 14는 본 발명의 구현예에 따른 기판 제거(substrate thinning)를 위한 예시적인 공정을 나타낸다.
도 15는 본 발명의 구현예에 따라 기판을 에칭하기 위한 예시적인 공정을 나타낸다.
도 16은 본 발명의 구현예에 따라 SiN 층을 증착하기 위한 예시적인 공정을 나타낸다.
도 17은 본 발명의 구현예에 따라 비아 홀을 생성하기 위한 예시적인 공정을 나타낸다.
도 18은 본 발명의 구현예에 따라 웨이퍼의 배면 표면 위에 금속 층을 증착하기 위한 예시적인 공정을 나타낸다.
도 19는 본 발명의 구현예에 따라 웨이퍼의 배면 표면 위에 금속 층을 증착하기 위한 예시적인 공정을 나타낸다.
도 20은 본 발명의 구현예에 따라 웨이퍼의 배면 표면에 솔더 페이스트를 적용하기 위한 예시적인 공정을 나타낸다.
도 21은 본 발명의 구현예에 따라 HEMT 웨이퍼의 배면(backside)을 가공하기 위한 예시적인 공정을 나타낸다.
도 22는 본 발명의 구현예에 따라 웨이퍼의 배면 표면 위에 금속 층을 증착하기 위한 예시적인 공정을 나타낸다.
도 23은 본 발명의 구현예에 따라 웨이퍼의 배면 표면 위에 금속 층을 증착하기 위한 예시적인 공정을 나타낸다.
도 24는 본 발명의 구현예에 따라 웨이퍼의 배면 표면에 솔더 페이스트를 적용하기 위한 예시적인 공정을 나타낸다.
이하의 상세한 설명에서, 설명을 위한 목적으로 구체적인 세부사항이 본 명세서의 이해를 제공하기 위해 개시된다. 그러나, 당해 분야의 기술자에게는 본 발명이 이들 세부사항 없이도 실시될 수 있음이 명백하다. 또한, 당해 분야의 기술자는 하기 기술된 본 발명의 구현예가 유형의 컴퓨터 판독 가능 매체(tangible computer-readable medium)에서 공정, 장비, 시스템, 장치, 또는 방법과 같은 다양한 방식으로 시행될 수 있음을 인식할 것이다.
당해 분야의 기술자는: (1) 특정 단계들이 임의로 수행될 수 있고, (2) 이러한 단계들이 본원에 제시된 특정 순서에 한정되지 않으며, (3) 특정 단계들이 동시에 수행되거나, 상이한 순서로 수행될 수 있음을 인식할 것이다.
첨부된 도면에 도시된 요소/부품은 본 발명의 예시적인 구현예를 도시하고 있으며 이는 본 발명의 내용을 모호하게 하는 것을 방지하기 위함이다. 본 발명에서 "일 구현예", "바람직한 구현예", "구현예", 또는 "구현예들"에 대한 참고는 이러한 구현예와 관련하여 기술된 특수한 특징, 구조, 특성, 또는 기능이 본 발명의 적어도 하나의 구현예에 포함되며 하나 이상의 구현예일 수 있음을 의미한다. 본 명세서의 다양한 위치에서 어구 "일 구현예에서", "구현예에서", 또는 "구현예들에서"의 출현은 동일한 구현예 또는 구현예들을 필수적으로 모두 지칭하지 않는다. "포괄하다", "포괄하는", "포함하다" 및 "포함하는"와 같은 용어는 개방적인 표현으로서, 이하에서 언급되는 모든 목록은 단지 예시적인 것일 뿐이며, 나열된 항목으로 한정되지 않는다. 본원에 사용된 모든 주제는 정리를 위한 목적일 뿐, 상세한 설명 또는 청구범위의 영역을 한정하기 위해 사용되지 않는다. 또한, 본 명세서의 다양한 곳에서 사용된 특정 용어들은 예시를 위한 것이며, 한정하기 위한 것으로 고려되지 않아야 한다.
도 1 내지 5는 본 발명의 구현예에 따라 기판의 전면(또는 상단) 측 위에 HEMT 부품을 형성시키는 예시적인 공정을 나타낸다. 도 1에 도시된 바와 같이, 에피택셜 층(epitaxial layer; 102)은 기판(100)의 전면(상단) 측에 형성된다. 기판(100)은 다른 적합한 재료가 기판에 대해 사용될 수 있지만, 바람직하게는 Si 또는 사파이어로 형성될 수 있다. 에피택셜 층(102)은 GaN으로 형성됨으로써 AlGaN/GaN 이종접합 층이 기판위에 형성될 수 있다. 에피택셜 층(102)은 다른 적합한 유형의 재료로 형성될 수 있다. 이후에, 다른 유형의 HEMT를 본 서류에 기술된 공정으로 제작할 수 있지만, GaN HEMT를 예시적인 HEMT로서 사용한다.
드레인(또는, 동일하게는, 드레인 패드 또는 드레인 전극 또는 드레인용 옴 금속화(ohmic metallization))(104 및 108) 및 소스(또는, 동일하게는, 소스 패드 또는 소스 전극 또는 소스용 옴 금속화)(106)가 에피택셜 층(102) 위에 형성될 수 있으며, 여기서 드레인 및 소스는 적합한 금속(들)으로 형성될 수 있다. 구현예에서, 각각의 드레인 및 소스는 Ti/Al/Ni/Au를 포함하는 복합체 금속 층 구조를 가질 수 있다. 드레인 및 소스의 옴 접촉(ohmic contact)은 그레인 및 소스를 합금하여 드레인/소스와 에피택셜 층(102) 사이의 계면에서 저항을 감소시킴으로써 생성시킬 수 있다.
도 2에 나타낸 바와 같이, 전기 절연 층(110)은 기판(100)의 전면 표면 위에 형성될 수 있다. 구현예에서, 절연 층(110)은 SiN으로 제조될 수 있거나, 또는 어떠한 다른 접합한 재료도 전기 절연성을 위해 사용될 수 있다. 절연 층(110)은 이들 요소의 제작 동안 형성될 수 있는 에피택셜 층(102), 드레인(104 및 108) 및 소스(106)의 상단 표면 위의 손상을 덮을 수 있다. 후술되는 바와 같이, SiN 층은 패턴화되어 게이트를 형성할 수 있다.
도 3은 이온 주입된 영역(또는 간단히 '주입된 영역')(112)을 생성하는 이온 주입 공정을 나타내며, 여기서 주입된 영역(112)은 HEMT의 별도의 작동 유닛으로서 드레인(104 및 108)와 소스(106)를 분리할 수 있다. 구현예에서, 패턴화된 포토레지스트 층(도 3에 도시하지 않음)은 HEMT의 상부 표면 위에 적합한 사진석판술 공정으로 제작할 수 있으며 포토레지스트(PR)를 마스크 층으로 사용하여 질소 또는 산소 이온과 같은 이온이 절연 층(110)을 통과하여 주입 공정 동안 에피택셜 층(102)에 주입되도록 한다. 이후에, 포토레지스트 층을 후속적으로 제거한다.
도 4에 도시된 바와 같이, 절연 층(110)의 하나 이상의 부위를 적합한 에칭 공정으로 에칭한다. 구현예에서, 패턴화된 마스크 층(도 4에 도시하지 않음)은 절연 층(110) 위에서 사진석판술 공정에 의해 형성될 수 있으며 절연 층의 부위를 제거함으로써 게이트가 제작될 영역(116)을 형성시키고 에피택셜 층의 상부 표면을 노출시킨다.
도 5는 게이트가 제작될 영역(116)과 함께 형성된 T-게이트(118)를 나타내며 절연 층(110) 위에 연장되는 윙(wing)을 갖는다. 구현예에서, T-게이트 사진석판술 공정(도 5에 도시하지 않음)을 수행할 수 있으며 이후 후속적으로 게이트 금속화를 Ni/Au 또는 Ni/Pt/Au와 같은 적합한 금속을 사용하여 수행한다.
도 6에 도시된 바와 같이, 패시베이션 층(120)을 HEMT의 전면 표면 위에 증착시킬 수 있다. 구현예에서, 다른 적합한 전기 절연 재료가 패시베이션 층(120)에 사용될 수 있다고 해도, 패시베이션 층(120)은 SiN으로 형성될 수 있다. 패시베이션 층(120)은 T-게이트(118)와 드레인/소스 사이의 항복 전압을 증가시킴으로써 HEMT의 신뢰성을 향상시킬 수 있다. T-게이트(118)의 윙 및 절연 층(110)은 드레인 측면에서 게이트 엣지 영역의 전기장을 감소시키는 커패시턴스(capacitance)를 생성함으로써 게이트(118)의 항복 전압을 증가시킬 수 있다.
도 7은 본 발명의 구현예에 따른 접촉 개방(contact open)을 제조하기 위한 예시적인 공정을 도시한다. 도시된 바와 같이, 절연 층(110) 및 패시베이션 층 (120)의 일부를 제거하여 접촉 개방(130, 132 및 134) 및 SiN 접촉 개방(131 및 135)를 형성시킨다. 이하에서 논의되는 바와 같이, SiN 접촉 개방(131 및 135)은 금속(들)으로 충전되어 드레인 필드 금속(또는, 동일하게는 드레인 필드 플레이트)를 형성할 수 있다. 구현예에서, 사진석판술 기술을 기반으로 한 에칭 공정을 사용하여 절연 층(110) 및 패시베이션 층(120)의 일부를 제거함으로써 에피택셜 층(102)의 상부 표면의 부위를 노출시킬 수 있다.
도 8은 소스-연결된 필드 금속(또는, 동일하게는, 소스-연결된 필드 플레이트)(144) 및 드레인 필드 플레이트(140)를 형성하기 위한 본 발명의 구현예에 따른 예시적인 공정을 도시한다. 도 9는 본 발명의 구현예에 따른 드레인 필드 플레이트(140)의 평면도이다. T-게이트(118) 위의 패시베이션 층(120)에 형성되어 드레인(104)을 향해 연장되는, 소스-연결된 필드 플레이트(또는, 짧게는 필드 플레이트)(144)는 기저 층(110 및 120)을 지닌 캐패시터를 생성하며, 여기서 이러한 캐패시터는 드레인 측면 위의 게이트 엣지 영역의 전기장을 감소시킴으로써 게이트(118)와 드레인(104) 사이의 항복 전압을 증가시킨다. 구현예에서, 소스-연결된 필드 플레이트(144)는 적합한 금속(들)으로 형성될 수 있다.
구현예에서, 드레인 필드 플레이트(140)는 드레인(104) 위에 형성되어 드레인(104)의 엣지 위로 연장될 수 있다. 드레인 필드 플레이트(140)는 드레인 필드 플레이트(140)에 의해 생성된 커패시턴스가 항복 전압을 증가시킬 수 있다는 점에서 소스-연결된 필드 플레이트(144)와 유사한 효과를 가진다. 보다 구체적으로, 드레인 필드 플레이트(140), 기저 층(110 및 120) 및 에피택셜 층(102)은 금속-반도체(M-S) 구조를 형성한다. 이러한 M-S 쇼트키 구조(Schottky structure)는 커패시턴스를 생성하며, 이는 최종적으로 에피택셜 층(102) 내에 고갈(depletion) 영역을 생성함으로써 항복 전압을 증가시킨다.
일반적으로, 게이트(118)와 드레인(104) 사이의 기생 커패시턴스(Cgd)는 RF 신호가 게이트(118)에 인가될 때 드레인-소스 대기 전류에 부정적인 영향을 미치는데, 즉, 대기 전류는 변동하는 과도 구간을 갖는다. 구현예에서, 드레인 필드 플레이트(140)의 M-S 쇼트키 구조에 의해 생성된 커패시턴스는 기생 커패시턴스(Cgd)를 제어하여 Cgd의 안정도가 유지될 수 있다.
도 9에 도시된 바와 같이, 구현예에서, 드레인 필드 플레이트(140)는 드레인 (104)의 투영 영역을 덮고 x-방향으로 드레인(104)의 투영 영역 외부로 추가로 연장되는 금속 영역을 지칭한다. (이후, '투영 영역'은 3 차원 물체가 형상을 x-y 면 상에 투영함으로써 수득되는 2차원 영역을 지칭한다. 이때, x-y 평면은 에피택셜 층(102)의 상부 표면에 대해 평행하다.) 드레인 필드 플레이트(140)는 또한 SiN 접촉 개방(131)의 투영 영역을 덮고 또한 x- 및 y- 방향 둘 다로 SiN 접촉 개방(131)의 투영 영역 외부로 연장되는 금속 영역을 지칭한다. 대조적으로, 통상의 시스템에서, 드레인 접촉 개방(130)은 금속 재료로 충전되고 드레인 접촉 개방(130)의 투영 영역은 드레인(104)의 투영 영역 외부로 연장되지 않는다.
구현예에서, y-방향으로 SiN 접촉 개방(131)의 엣지(dege)와 드레인 필드 플레이트(140)의 엣지 사이의 거리인 길이 Dl은 약 1 μm이다. y-방향으로 드레인 필드 플레이트(140)의 엣지와 드레인(104)의 엣지 사이의 거리인 길이 D2는 약 1 μm이다. x-방향으로 SiN 접촉 개방(131)의 치수인 너비 D3는 약 1 μm이다. x-방향으로 SiN 접촉 개방(131)의 엣지와 드레인(104)의 엣지 사이의 거리인 너비 D4는 약 1 μm이다. x-방향으로 SiN 접촉 개방(131)의 엣지와 드레인 필드 플레이트(140)의 엣지 사이의 거리인 너비 D5는 약 1 μm이다. x-방향으로 SiN 접촉 개방(131)의 엣지와 드레인 필드 플레이트(140)의 엣지 사이의 거리인 너비 D6은 약 3 μm이다. x-방향으로 접촉 개방 영역(130)과 드레인(104)의 엣지 사이의 거리인 너비 D7는 약 5 μm이다. 길이 Dl 내지 D7 사이의 값은 예시적이며 다른 적합한 값이 사용될 수 있다.
구현예에서, 길이 Dl 내지 D7 사이의 비는 드레인(104)의 치수가 변하는 경우에도 유지될 수 있다. 예를 들면, D6과 D7 사이의 비는 드레인(104)의 치수가 변하는 경우에 1로 유지될 수 있다.
드레인 필드 플레이트(140)는 Ti/Au 또는 Ti/Au/Ti/Au와 같은 다수의 금속 층 구조로 형성될 수 있다. 구현예에서, 소스-연결된 필드 플레이트(144) 및 드레인 필드 플레이트(140)가 동일한 공정 동안에 형성될 수 있는데, 즉, 패턴화된 마스크 층(도 8 및 9에 도시하지 않음)을 적합한 사진석판술 공정으로 증착시켜 소스-연결된 필드 플레이트(144) 및 드레인 필드 플레이트(140)가 증착될 수 있지만 접촉 개방 영역(130, 132 및 134)는 또한 동일한 공정 동안 동일한 금속 재료로 충전시킬 수 있다.
도 10은 본 발명의 또 다른 구현예에 따른 드레인 필드 플레이트의 평면도이다. 도시된 바와 같이, 드레인 필드 플레이트(150)은 세 개의 플레이트(401, 401 및 403)을 포함할 수 있다. 이때, 플레이트(401 및 403)는 플레이트(402)로부터 전기적으로 분리되고 플레이트(402)는 드레인(104)에 전기적으로 연결된다. 플레이트(402)는 접촉 개방 영역(130)을 충전하는 금속 층을 포함하나, 플레이트(401 및 403)은 각각 두 개의 SiN 접촉 개방(131)을 충전하는 금속 층을 포함한다.
구현예에서, 도 9에서 너비 D5, D3, 및 D4와 유사한 너비 D10, D11, 및 D12는 각각 약 1 μm이다. 마찬가지로, D2 및 D1 각각과 유사한 길이 D13 및 D14는 각각 약 1 μm이다.
도 10에 나타낸 바와 같이, 드레인 필드 플레이트(401, 402 및 403)의 측면들은 서로 맞물릴 수 있다. 예를 들면, 맞물린 부위의 돌출/함몰된 부위와 관련된 길이, D15 내지 D17 및 D19 내지 D23은 각각 약 1 μm일 수 있다. x-방향으로 드레인(104)의 엣지와 접촉 개방 영역(130) 사이의 거리인 길이 D18은 약 5 μm일 수 있다.
구현예에서, 드레인 필드 플레이트(140, 401, 402 및 403)은 다른 적합한 형상을 가질 수 있어서 M-S 쇼트키 구조는 커패시턴스가 Cgd 및/또는 Cgs(게이트와 소스 사이의 기생 커패시턴스)를 제어하도록 의도될 수 있다. 구현예에서, 드레인 필드 플레이트의 형상 및 드레인 필드 플레이트와 드레인(104)의 엣지 사이의 거리는 의도된 커패시턴스를 달성하도록 조절될 수 있다. 구현예에서, 상호 얽힘(interdigit)구조 콘덴서는 DC 신호용으로 개방되지만 RF 신호에 대해 전기적으로 단락되어, 상호 얽힘 구조 콘덴서가 RF 신호에 대해 선택적으로 작동하도록 한다. 드레인 필드 플레이트(142) 및 SiN 접촉 개방(135)의 평면도는 도 9 및 10과 동일한 구조를 가질 수 있는데, 즉, 드레인 필드 플레이트(142)는 드레인 충전된 플레이트(140)와 동일한 형상을 가질 수 있거나 드레인 충전된 플레이트(142)는 금속 플레이트(401, 402 및 403)과 유사한 세 개의 금속 플레이트를 가질 수 있다.
도 11은 본 발명의 구현예에 따라 트랜지스터 부품 위에 금속 층을 도금하기위한 예시적인 공정을 나타낸다. 나타낸 바와 같이, 금속 원소(160, 162 및 164)는 Au 도금 공정과 같은, 도금 공정에 의해 드레인 및 소스 위에 증착되므로, 부품은 공기 브릿지(air bridge) 또는 본딩 패드 공정(bonding pad process)에 의해 전기적으로 연결될 수 있다.
도 12 및 13은 본 발명의 구현예에 따라 전기 절연 층(166) 및 절연 층(166)의 에칭 부위를 증착시키는 예시적인 공정을 나타낸다. 나타낸 바와 같이 절연 층(166)은 부분적으로 에칭되어 금속 원소(본딩 패드)(160, 162 및 164)는 각각 이에 와이어를 연결시키기 위한 접촉 개방(170, 172 및 174)를 갖는다. 예를 들면, 구현예에서, 와이어의 말단은 접촉 개방(170)에 결합하여(와이어 본딩) 와이어로부터/와이어로의 전기 신호를 금속 요소(본딩 패드)(160) 및 드레인 필드 플레이트(140)를 통해 드레인(104)으로/로부터 전송할 수 있다.
도 14 내지 24는 기판(100) 및 에피택셜 층(102)의 배면(바닥면)의 공정을 나타낸다. 도 14는 본 발명의 구현예에 따른 기판 제거(thinning)를 위한 예시적인 공정을 나타낸다. 나타낸 바와 같이, 기판(100)을 랩핑(lapping) 및 폴리싱(polishing)과 같은 적합한 공정으로 제거함으로써, 패키지에 대한 HEMT의 조립 및, 비아 홀 생성 및 싱귤레이션(singulation)과 같은 후속 공정을 원활하게 할 수 있다.
도 15는 본 발명의 구현예에 따른 기판 에칭에 대한 예시적인 공정을 나타낸다. 나타낸 바와 같이, 활성 영역(203) 아래의 기판(100) 부위를 건식 에칭 또는 습식 에칭과 같은, 적합한 공정으로 제거할 수 있다. 여기서, 활성 영역(203)은 작업 동안 열 에너지를 생성하는, 드레인, 게이트 및 소스와 같은 활성 반도체 부품 아래의 영역을 지칭한다. 이후에, 도 16에 나타낸 바와 같이, SiN 층과 같은 전기적 절연 층(204)을 기판의 배면(또는 바닥) 표면에 증착시킬 수 있다.
도 17은 본 발명의 구현예에 따라 비아 홀(206)을 생성하기 위한 예시적인 공정을 나타낸다. 도시된 바와 같이, 구현예에서, 비아 홀(206)을 소스(106)의 바닥면으로 연장시킬 수 있다. 도시된 바와 같이, 절연 층(204) 및 에피택셜 층(102)를 적합한 에칭 공정으로 에칭하여 비아 홀 (206)을 형성시킬 수 있으며, 여기서 비아 홀(206)은 슬롯 비아 홀(slot via hole)일 수 있다.
도 18은 본 발명의 구현예에 따라 기판의 배면 표면 위에서 금속 층(206)을 증착하기 위한 예시적인 공정을 나타낸다. 구현예에서, 다른 적합한 공정을 사용하여 금속 층(206)을 증착시킬 수 있지만, 스퍼터링 공정을 사용하여 예를 들면, 기판의 배면 표면 위에 Ti/Au로 형성된 금속 층을 증착시킬 수 있다.
도 19는 본 발명의 구현예에 따라 기판의 배면 표면 위에서 금속 층(208)을 전기-도금하기 위한 예시적인 공정을 나타낸다. 구현예에서, 금속 층(206)은 금속 층(208)을 위한 씨드 층(seed layer)일 수 있다. 구현예에서, 금속 층(208)은 전기 도금 공정과 같은 적합한 공정으로 증착시킬 수 있으며, 금속 층(208)은 Cu/Au/Cu/Au 및 Cu/Ag/Au와 같은 복합 금속 구조를 가질 수 있다.
도 20은 본 발명의 구현예에 따라 기판의 배면 표면에 솔더 페이스트(208)를 적용시키기 위한 예시적인 공정을 나타낸다. 나타낸 바와 같이, 솔더 페이스트 (208)는 비아 홀(206) 뿐만 아니라 활성 영역(203) 아래의 기판(100)의 함몰된 부위내에 충전될 수 있다.
상기 살펴본 바와 같이, 활성 영역(203) 아래의 기판의 부위는 금속 층(206 및 208)이 증착하기 전에 제거될 수 있다. Si 또는 사파이어와 같은 기판 재료는 금속 층(206 및 208)보다 더 낮은 열 전도율을 가질 수 있으므로, 도 15 내지 20에 나타낸 공정은 HEMT의 열 전도율을 증가시킬 수 있고 활성 영역(203) 내 트랜지스터 부품의 Tj를 감소시킬 수 있다. 유사하게, 전형적인 기판 재료는 전기 절연성이 SiN보다 더 낮으므로, 배면 공정은 전기 절연성을 증가시키고 트랜지스터 부품의 벌크 누설 전류를 감소시킨다.
도 21은 본 발명의 구현예에 따라 HEMT 웨이퍼의 배면의 예시적인 공정을 나타낸다. 도 21에서 HEMT는 도 17에서의 HEMT와 유사하며 도 21에서의 HEMT가 에어 브릿지(air bridge; 도 21에 도시하지 않음)에 의해 서로 연결될 수 있는 다수의 소스(310, 314 및 318)를 가진다는 것이 상이하다. 예를 들면, 구현예에서, 비아 (302 및 304)를 사용하여 소스(310 및 318)을 HEMT의 하닥 측면에 전기적으로 연결시킬 수 있으며, 여기서 비아(302 및 304)는 활성 영역(309) 외부에 위치할 수 있다. 도시된 바와 같이, 절연 층(예컨대, SiN 층)(301), 기판(300), 에피택셜 층(305) 및 이온 주입된 영역(307)은 적합한 에칭 공정으로 에칭되어 비아 홀(302 및 304)를 형성할 수 있다.
도 21에는 단지 세 개의 소스만 나타나 있다. 그러나, 당해 분야의 통상의 기술자는 다른 적합한 수의 소스가 에어 브릿지에 의해 서로 연결될 수 있음이 명백할 수 있다. 또한, 비아 홀의 다른 적합한 수가 형성될 수 있지만, 두 개의 정상적인 비아 홀만이 도 21에 나타나 있다.
도 22는 본 발명의 구현예에 따라 기판의 배면 표면 위에 금속 층(330)을 증착시키기 위한 예시적인 공정을 나타낸다. 구현예에서, 스퍼터링 공정을 사용하여 예를 들면, 기판의 배면 표면 위에 Ti/Au로 형성된 금속 층을 증착시킬 수 있다.
도 23은 본 발명의 구현예에 따라 기판의 배면 표면 위에 금속 층(332)을 증착시키기 위한 예시적인 공정을 나타낸다. 구현예에서, 금속 층(330)은 금속 층(332)의 씨드 층일 수 있다. 구현예에서, 금속 층(332)는 전기 도금 공정과 같은 적합한 공정으로 증착시킬 수 있으며, 금속 층(332)은 Cu/Au/Cu/Au 및 Cu/Ag/Au와 같은 복합 금속 구조를 가질 수 있다.
도 24는 본 발명의 구현예에 따라 웨이퍼의 배면 표면에 솔더 페이스트(334)를 적용하는 예시적인 공정을 나타낸다. 나타낸 바와 같이, 솔더 페이스트(334)는 비아 홀(302 및 304) 뿐만 아니라 활성 영역(309) 아래의 기판(300)의 함몰된 부위에 충전될 수 있다.
본 발명의 구현예는 활성 영역(203 또는 309) 아래의 기판(100 또는 300)의 부위를 제거(에칭)하고 금속 층(들)을 증착시키기 위한 공정을 포함한다. 금속 층은 전형적인 기판 재료보다 열 전도율이 더 우수하므로, 이들 공정은 공정 동안 HEMT 부품에 의해 생성된 방열을 증가시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 부위를 제거(에칭)하고, 금속 층을 증착시키며, 솔더 페이스트(220 또는 334)를 배면 표면에 적용하여, 공극의 형성을 배제함으로써 HEMT의 부품의 열 전도 특성을 향상시키고 HEMT의 부품의 접합 온도를 감소시킬 수 있다.
본 발명의 구현예는 활성 영역 아래의 기판의 부위를 제거(에칭)하고, SiN 층(204 또는 301)을 증착시키기 위한 공정을 포함한다. SiN 층은 전형적인 기판 재료보다 전기 절연 특성이 더 우수하므로, 이러한 공정은 HEMT의 부품의 벌크 누설 전류를 감소시킬 수 있다.
구현예에서, 도 20 및 도 24에서의 각각의 HEMT를 웨이퍼로부터 다이싱(싱귤레이팅)하고 솔더 페이스트(220 또는 332)를 가열(즉, 리플로윙)함으로써 패키지(도 20 및 24에 도시하지 않음)에 부착시킬 수 있다. 대조적으로, 통상의 시도에서, 공융 금속을 포함하는 솔더 페이스트를 다이가 부착되기 전에 세라믹 패키지 또는 리드 프레임(lead frame) 위에 적용시킨다. 따라서, 구현예에서, 공융 재료의 통상적인 예비-형성은 필요로 하지 않으며, 적어도 하나의 제작 단계를 감소시킴으로서 제작 비용을 감소시킨다. 구현예에서, 표면-장착-장치(surface-mount-device: SMD) 리플로우 방법을 사용하여 HEMT 다이를 패키지에 부착시킬 수 있다.
도 1 내지 24과 관련하여 기술된 하나 이상의 공정은 컴퓨터 소프트웨어로 수행될 수 있다. 본 발명의 구현예는 컴퓨터로 구현되는 다양한 작업을 위한 컴퓨터 코드가 수록된 비휘발성, 유형의 컴퓨터로 판독가능한 기록 매체를 갖는 컴퓨터 제품에 관한 것일 수 있다. 기록매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별하게 설계되고 구성된 것이거나, 당해분야의 기술자에게 공지되고 이용가능한 것일 수 있다. 컴퓨터로 판독가능한 기록매체의 유형으로는 하드디스크, 플로피 디스크, 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래피 장치와 같은 광 매체; 광 자기 매체(magneto-optical media); 및 어플리케이션 주문형 집적 회로(application specific integrated circuits: ASICs), 프로그램가능한 로직 디바이스(programmable logic devices: PLDs), 플래쉬 메모리 장치, 및 ROM 및 RAM 장치와 같이 프로그램 코드를 저장하거나 저장하여 실행하도록 특별히 구성된 하드웨어 장치가 포함될 수 있으며, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생산되는 것과 같은 머신 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 상위 레벨 코드가 수록된 파일을 포함한다. 본 발명의 구현예는 프로세서에 의해 실행되는 프로그램 모듈 속에 존재하는 기계 실행가능한 명령어의 형태로 - 전체적으로 또는 부분적으로 구현될 수 있다.
프로그램 모듈의 예는 라이브러리, 프로그램, 루틴(routine), 오브젝트, 콤포넌트 및 데이타 구조를 포함한다. 분산 컴퓨팅 환경에서, 프로그램 모듈은 로컬, 원격, 또는 양쪽 모두인 설정으로 물리적으로 위치할 수 있다.
당해 분야의 기술자는 컴퓨팅 시스템 또는 프로그램 언어가 본 발명을 실시하는데 중요하지 않음을 인식할 것이다. 당해 분야의 기술자는 또한 전술된 다수의 요소가 물리적으로 및/또는 기능적으로 서브-모듈로 분리되거나 함께 결합될 수 있음을 인식할 것이다.
당해 분야의 기술자는 전술한 실시예 및 구현예가 예시에 불과하며, 본 발명을 한정하지 아니한다는 점을 인식할 것이다. 본 발명의 판독 및 도면의 검토시 당해 분야의 기술자에게 자명한 모든 치환, 향상, 등가물, 조합 및 개선은 본 발명의 기술적 사상 및 범위 내에 포함되는 것으로 의도된다.

Claims (8)

  1. 기판에 형성된 에피택셜 층;
    상기 에피택셜 층 위에 형성된 드레인;
    상기 에피택셜 층 및 상기 드레인 위에 형성된 절연 층 - 이때, 상기 절연층은 상기 드레인의 상부 표면에 제1의 접촉 개방 영역을 가지며, 상기 에피택셜 층의 상부 표면에 제2의 접촉 개방 영역을 가짐; 및
    제1 금속 플레이트 및 제2 금속 플레이트를 포함하는 드레인 필드 플레이트 - 이때 상기 제1 금속 플레이트는 상기 절연 층 및 상기 제1 접촉 개방 영역의 부위에 배치됨으로써 상기 제1 접촉 개방 영역과 직접 접촉하도록 하고, 상기 제2 금속 플레이트는 상기 절연 층의 일부 및 상기 제2 접촉 개방 영역에 배치됨으로써 상기 에피택셜 층에 직접 접촉하도록 하며, 상기 제1 및 제2 금속 플레이트는 서로 분리됨;를 포함하는 반도체 트랜지스터의 가공방법으로서,
    상기 기판의 일부를 제거함으로써, 에피택셜 층의 하단 표면의 일부를 노출시키는 단계;
    상기 에피택셜 층의 하단 표면의 노출된 부위에 전기 절연 재료로 제조된 절연 층을 형성시키는 단계;
    상기 절연 층의 하단 표면으로부터 적어도 하나의 다수의 트랜지스터 부품의 하단 표면까지 연장되는 적어도 하나의 비아(via)를 형성시키는 단계; 및
    적어도 하나의 금속 층을 절연 층의 하단 표면, 비아의 측면 벽 및 적어도 하나의 다수의 트랜지스터 부품의 하단 표면에 증착시키는 단계를 포함하는 것을 특징으로 하는 반도체 트랜지스터의 가공방법.
  2. 제1항에 있어서,
    솔더 페이스트(solder paste)를 적어도 하나의 금속 층의 하단 표면 위에 적용시키는 단계;를 더 포함하는 반도체 트랜지스터의 가공방법.
  3. 제1항에 있어서,
    적어도 하나의 금속 층을 증착시키는 단계는,
    제1 금속 층을 절연 층의 하단 표면, 비아의 측면 벽 및 다수의 트랜지스터 부품 중 하나의 하단 표면 위에 증착시키는 단계; 및
    제2 금속 층을 제1 금속 층의 하단 표면 위에 증착시키는 단계;를 포함하는 반도체 트랜지스터의 가공방법.
  4. 제1항에 있어서,
    적어도 하나의 금속 층이 기판보다 더 높은 열 전도성을 갖는 반도체 트랜지스터의 가공방법.
  5. 에피택셜 층;
    상기 에피택셜 층의 상단 표면 위에 형성된 다수의 트랜지스터 부품;
    상기 에피택셜 층의 하단 표면 위에 형성되고 상기 다수의 트랜지스터 부품의 일부의 하부 구역 외부의 영역에 위에 배치된 기판;
    전기 절연 재료로 형성되고 상기 기판의 하단 표면 및 상기 에피택셜 층의 하단 표면의 일부 위에 배치된 절연 층;
    상기 절연 층의 하단 표면으로부터 다수의 트랜지스터 부품 중 적어도 하나의 하단 표면까지 에피택셜 층을 통해 연장하는 적어도 하나의 비아;
    상기 절연 층의 하단 표면, 상기 적어도 하나의 비아의 측면 벽 및 상기 다수의 트랜지스터 부품 중 적어도 하나의 하단 표면 위에 형성된 적어도 하나의 금속 층; 및
    상기 적어도 하나의 금속 층의 하단 표면에 형성된 솔더 페이스트;를 포함하며,
    상기 에피택셜 층의 상단 표면 위에 형성된 다수의 트랜지스터 부품은,
    상기 에피택셜 층 위에 형성된 드레인;
    상기 에피택셜 층 및 상기 드레인 위에 형성된 절연 층 - 이때, 상기 절연층은 상기 드레인의 상부 표면에 제1의 접촉 개방 영역을 가지며, 상기 에피택셜 층의 상부 표면에 제2의 접촉 개방 영역을 가짐; 및
    제1 금속 플레이트 및 제2 금속 플레이트를 포함하는 드레인 필드 플레이트 - 이때 상기 제1 금속 플레이트는 상기 절연 층 및 상기 제1 접촉 개방 영역의 부위에 배치됨으로써 상기 제1 접촉 개방 영역과 직접 접촉하도록 하고, 상기 제2 금속 플레이트는 상기 절연 층의 일부 및 상기 제2 접촉 개방 영역에 배치됨으로써 상기 에피택셜 층에 직접 접촉하도록 하며, 상기 제1 및 제2 금속 플레이트는 서로 분리됨;를 포함하는 반도체 트랜지스터.
  6. 제5항에 있어서,
    상기 금속 층의 하단 표면에 적용된 솔더 페이스트를 더 포함하는 반도체 트랜지스터.
  7. 제5항에 있어서,
    상기 적어도 하나의 금속 층은,
    상기 기판의 하단 표면, 상기 하나 이상의 비아의 측면 벽 및 상기 다수의 트랜지스터 부품 중 적어도 하나의 하단 표면 위에 형성된 제1 금속 층; 및
    상기 제1 금속 층의 하단 표면 위에 형성된 제2 금속 층을 포함하는 반도체 트랜지스터.
  8. 제5항에 있어서,
    상기 반도체 트랜지스터는 고 전자 이동도 트랜지스터(HEMT)인 반도체 트랜지스터.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3058831B1 (fr) * 2016-11-15 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composant electronique a heterojonction a haute mobilite electronique
KR102044244B1 (ko) * 2016-12-13 2019-12-02 (주)웨이비스 질화물계 전자소자 및 그 제조방법
CN107068611A (zh) * 2016-12-23 2017-08-18 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
US10734498B1 (en) * 2017-10-12 2020-08-04 Hrl Laboratories, Llc Method of making a dual-gate HEMT
CN107799590B (zh) * 2017-11-21 2024-05-24 华南理工大学 一种大栅宽的GaN基微波功率器件及其制造方法
CN111868931B (zh) 2018-02-14 2024-03-12 Hrl实验室有限责任公司 高度缩放的线性GaN HEMT结构
US11404541B2 (en) 2018-02-14 2022-08-02 Hrl Laboratories, Llc Binary III-nitride 3DEG heterostructure HEMT with graded channel for high linearity and high power applications
US10483356B2 (en) 2018-02-27 2019-11-19 Siliconix Incorporated Power semiconductor device with optimized field-plate design
KR102313029B1 (ko) * 2019-12-30 2021-10-13 홍익대학교 산학협력단 반도체 소자의 전극 형성 방법 및 그에 따라 형성된 전극 구조
DE102020213621A1 (de) 2020-10-29 2022-05-05 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales Galliumnitrid-Leistungshalbleiterbauelement und Verfahren zur Herstellung des Galliumnitrid-Leistungshalbleiterbauelements
US12113062B2 (en) * 2020-12-30 2024-10-08 Texas Instruments Incorporated Fringe capacitor, integrated circuit and manufacturing process for the fringe capacitor
US12015075B2 (en) * 2021-05-20 2024-06-18 Macom Technology Solutions Holdings, Inc. Methods of manufacturing high electron mobility transistors having a modified interface region
US12009417B2 (en) 2021-05-20 2024-06-11 Macom Technology Solutions Holdings, Inc. High electron mobility transistors having improved performance
DE102021205315A1 (de) 2021-05-26 2022-12-01 Robert Bosch Gesellschaft mit beschränkter Haftung Membran-halbleiterbauelement und verfahren zum herstellen desselben
TWI839620B (zh) * 2021-06-30 2024-04-21 立積電子股份有限公司 半導體裝置及形成半導體裝置之方法
KR20240035105A (ko) 2022-09-08 2024-03-15 주식회사 디비하이텍 전력 반도체 소자 및 제조방법
KR20240048736A (ko) 2022-10-07 2024-04-16 주식회사 디비하이텍 전력 반도체 소자 및 제조방법
KR20240050587A (ko) 2022-10-12 2024-04-19 주식회사 디비하이텍 질화물계 반도체 소자 및 그 제조방법
KR20240113101A (ko) 2023-01-13 2024-07-22 주식회사 디비하이텍 전력 반도체 소자 및 제조방법
KR20240114005A (ko) 2023-01-16 2024-07-23 주식회사 디비하이텍 전력 반도체 소자 및 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191763A (ja) * 2012-03-14 2013-09-26 Fujitsu Ltd 半導体装置の製造方法
US20160056273A1 (en) * 2014-08-20 2016-02-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244277A (ja) 1993-02-19 1994-09-02 Toshiba Corp 半導体装置の製造方法
US6611002B2 (en) 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7675090B2 (en) * 2005-05-13 2010-03-09 Flextronics International Usa, Inc. Semiconductor device having a contact on a buffer layer thereof and method of forming the same
US7285807B2 (en) * 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
JP2007128994A (ja) * 2005-11-02 2007-05-24 New Japan Radio Co Ltd 半導体装置
JP5105160B2 (ja) * 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8461631B2 (en) 2007-02-23 2013-06-11 Sensor Electronic Technology, Inc. Composite contact for semiconductor device
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
JP2010272689A (ja) * 2009-05-21 2010-12-02 Renesas Electronics Corp 電界効果トランジスタ
JP2011040597A (ja) * 2009-08-12 2011-02-24 Toshiba Corp 半導体装置およびその製造方法
US8319309B2 (en) * 2009-08-28 2012-11-27 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method for manufacturing of the same
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
JP5618571B2 (ja) * 2010-03-02 2014-11-05 パナソニック株式会社 電界効果トランジスタ
JP5678517B2 (ja) * 2010-08-23 2015-03-04 富士通株式会社 半導体装置及びその製造方法
JP2013038239A (ja) * 2011-08-09 2013-02-21 Sanken Electric Co Ltd 窒化物半導体装置
JP5995309B2 (ja) * 2012-03-28 2016-09-21 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
WO2013147710A1 (en) * 2012-03-29 2013-10-03 Agency For Science, Technology And Research Iii-nitride high electron mobility transistor structures and methods for fabrication of same
WO2014050054A1 (ja) * 2012-09-28 2014-04-03 パナソニック株式会社 半導体装置
JP6326638B2 (ja) * 2013-04-25 2018-05-23 パナソニックＩｐマネジメント株式会社 半導体装置
US9202888B2 (en) * 2013-06-18 2015-12-01 Stephen P. Barlow Trench high electron mobility transistor device
DE102013211374A1 (de) * 2013-06-18 2014-12-18 Robert Bosch Gmbh Transistor und Verfahren zur Herstellung eines Transistors
US9184243B2 (en) * 2013-07-12 2015-11-10 Infineon Technologies Americas Corp. Monolithic composite III-nitride transistor with high voltage group IV enable switch
JP6252122B2 (ja) * 2013-11-13 2017-12-27 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015220430A (ja) 2014-05-21 2015-12-07 シャープ株式会社 電界効果トランジスタ
DE102014113467B4 (de) 2014-09-18 2022-12-15 Infineon Technologies Austria Ag Metallisierung eines Feldeffekt-Leistungstransistors
US10312358B2 (en) 2014-10-02 2019-06-04 University Of Florida Research Foundation, Incorporated High electron mobility transistors with improved heat dissipation
US20170033187A1 (en) * 2015-07-31 2017-02-02 Ohio State Innovation Foundation Enhancement mode field effect transistor with doped buffer and drain field plate
US9680035B1 (en) * 2016-05-27 2017-06-13 Solar Junction Corporation Surface mount solar cell with integrated coverglass

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191763A (ja) * 2012-03-14 2013-09-26 Fujitsu Ltd 半導体装置の製造方法
US20160056273A1 (en) * 2014-08-20 2016-02-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device

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