KR101208674B1 - 고 전자 이동도 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
고 전자 이동도 트랜지스터의 제조 방법은 기판에 질화막을 증착시키는 단계와, 기판에 하나 이상의 소스 및 하나 이상의 드레인을 형성시키는 단계와, 소스 및 드레인 사이에 제 1 너비의 패턴이 위치되도록 제 1 포토레지스트층을 형성하는 단계와, 제 1 포토레지스트층을 식각 마스크로 하여, 질화막을 식각하여 기판을 노출시키는 단계와, 노출된 기판의 일부분이 포함되도록 제 2 너비의 패턴을 위치시키는 제 2 포토레지스트층을 형성하는 단계와, 제 2 너비의 패턴에 금속 증착을 수행하여 감마 게이트를 형성하는 단계 및 소스 및 드레인의 상부에 소스 패드 및 드레인 패드를 형성하는 단계를 포함한다. 또한, 상기 제조된 트랜지스터에 히트 싱크를 제조하는 방법을 더 포함하는데, 이는 상기 트랜지스터의 인접한 단위 소자의 상부에 분리 방지막을 형성시키는 단계, 상기 분리 방지막이 형성된 영역의 기판 하부에 대하여 제 1 소잉 공정을 수행하여 상기 소스 패드를 노출시키는 단계, 상기 기판의 하부에 상기 소스 패드와 연결되는 상기 히트 싱크를 형성시키는 단계 및 상기 분리 방지막이 형성된 영역의 기판 하부에 대하여 제 2 소잉 공정을 수행하여 상기 단위 소자를 분리시키는 단계를 포함한다.
Description
본 발명은 고 전자 이동도 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)는 갈륨비소(GaAs) 등의 화합물 반도체를 이종 접합(Heterjuction)한 것으로서, 고출력, 고집적 트랜지스터, 스위치, 전력 증폭기, 및 마이크로웨이브 모놀리식 집적회로(Microwave Monolithic Integrated Circuit, MMIC) 등에 적용된다.
그리고, 고전자 이동도 트랜지스터는 고출력 마이크로웨이브 모놀리식 집적 회로를 위하여 고출력, 고주파수 및 고열에서 동작 가능한 특성이 요구되는데, III-V 족 물질보다 큰 에너지 밴드갭(Energy Bandgap)을 가지는 갈륨나이트라이드(Gallium Nitride, GaN)를 이용하여 높은 항복전압(Threshold Voltage)을 가질 수 있다.
그러나, 이러한 갈륨나이트라이드 HEMT의 항복전압을 높이기 위해 게이트와 드레인의 거리를 증가하여 게이트-드레인 저항을 증가시키는 방법이 이용되었으나, 소자의 출력 파워를 높이기 위하여는 그 소자의 크기를 매우 크게 제작하여야 한다.
또한, 필드 플레이트(field plate) 공정을 이용하여 게이트와 드레인 사이에 인위적인 커패시터를 제작하고 게이트와 드레인 사이 아래에 공핍층을 형성함으로써 게이트-드레인 항복 전압을 늘리는 방법이 이용되었으나, 제작 공정이 복잡하고 이로 인해 공정 단가가 높은 문제점이 있다.
그리고, 갈륨나이트라이드 HEMT 제조 공정에서 감마게이트 제작 방법으로, “e-beam evaporator”를 이용한 앵글(angle) 증착에 의한 방법을 이용하였으나, 증착이 완료된 후 감마게이트의 날개가 한쪽은 드레인 쪽으로 향하고 다른 한쪽의 날개는 소스 쪽으로 향하여져 소자의 성능을 도리어 저하시켰다.
또한, 소자의 동작시 열을 방출함에 있어서, 소자의 파워가 증가함에 따라 기판 자체의 열 방출 특성만으로는 한계가 있어서 소자에 범프(bump) 공정을 추가하거나 조립공정에 열 방출용 서브마운트(submount)를 이용하는 공정 등을 이용하고 있으나, 공정이 복잡하고 열 방출 특성의 향상을 얻기 어려운 문제점이 있다.
본 발명의 일부 실시예는 감마 게이트를 형성하는 새로운 공정을 통해, 소자의 항복 전압 특성, 고주파 특성의 향상 및 높은 출력 파워를 용이하게 얻을 수 있도록 하는 고 전자 이동도 트랜지스터 및 그 제조 방법을 제공하는 데에 그 목적이 있다.
또한, 본 발명의 일부 실시예는 단위소자로 분리할 때 사용되는 소잉 공정을 이용하여 간편하게 소자에 히트 싱크를 제작하여 소자의 열 방출 특성을 향상시키는 고 전자 이동도 트랜지스터 및 그 제조 방법을 제공하는 데에 그 목적이 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 고 전자 이동도 트랜지스터의 제조 방법은 기판에 질화막을 증착시키는 단계와, 기판에 하나 이상의 소스 및 하나 이상의 드레인을 형성시키는 단계와, 소스 및 드레인 사이에 제 1 너비의 패턴이 위치되도록 제 1 포토레지스트층을 형성하는 단계와, 제 1 포토레지스트층을 식각 마스크로 하여, 질화막을 식각하여 기판을 노출시키는 단계와, 노출된 기판의 일부분이 포함되도록 제 2 너비의 패턴을 위치시키는 제 2 포토레지스트층을 형성하는 단계와, 제 2 너비의 패턴에 금속 증착을 수행하여 감마 게이트를 형성하는 단계 및 소스 및 드레인의 상부에 소스 패드 및 드레인 패드를 형성하는 단계를 포함한다.
본 발명의 제 2 측면에 따른 고 전자 이동도 트랜지스터는 반도체 기판에 형성된 드레인, 제 1 및 제 2 소스와, 드레인과 제 1 소스사이에 형성된 제 1 감마 게이트와, 드레인과 제 2 소스사이에 형성된 제 2 감마 게이트 및 반도체 기판의 하부에 형성되고, 제 1 및 제 2 소스상에 형성된 제 1 및 제 2 소스 패드를 접속시키는 히트 싱크를 포함한다.
전술한 본 발명의 과제 해결 수단에 의하면, 감마 게이트를 형성하는 새로운 공정을 통해, 소자의 항복 전압 특성, 고주파 특성의 향상 및 높은 출력 파워를 용이하게 얻을 수 있다.
또한, 전술한 본 발명의 과제 해결 수단에 의하면, 단위소자로 분리할 때 사용되는 소잉 공정을 이용하여 간편하게 소자에 히트 싱크를 제작하여 소자의 열 방출 특성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 감마 게이트 형성 방법을 도시한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 히트 싱크 형성 방법을 도시한다.
도 3은 본 발명의 일 실시예에 따른 고 전자 이동도 트랜지스터의 제조 방법의 순서도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 히트 싱크 형성 방법을 도시한다.
도 3은 본 발명의 일 실시예에 따른 고 전자 이동도 트랜지스터의 제조 방법의 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 감마 게이트 형성 방법을 도시한다.
고 전자 이동도 트랜지스터의 제조 방법에 있어서, 먼저 도 1a에 도시된 바와 같이, 기판(100)(SiC)에 질화막(112)(SiN)을 증착시킨다.
그리고, 도 1b에 도시된 바와 같이, 기판(100)에 하나 이상의 소스(114, 116) 및 하나 이상의 드레인(118)을 형성시킨다.
여기서, 소스(114, 116)는 제 1 소스(114), 제 2 소스(116)를 포함할 수 있고, 상기 드레인(118)은 제 1 소스(114), 제 2 소스(116) 사이에 배치되어 형성될 수 있다.
그리고, 도 1c에 도시된 바와 같이, 소스(114, 116) 및 드레인(118) 사이에 제 1 너비(예컨대 1 um CD)의 패턴이 위치되도록 제 1 포토레지스트층(120)을 형성한다.
보다 구체적으로, 제 1 소스(114) 및 드레인(118) 사이와 제 2 소스(116) 및 드레인(118) 사이에 제 1 너비의 패턴이 각각 위치되도록 제 1 포토레지스트층(120)을 형성시킬 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 제 1 포토레지스트층(120)의 패턴을 마스크로 해서 질화막(112)층을 식각하여 기판(100)을 노출시킨다. 여기서, 건식 식각 공정을 통해 질화막(112)을 기판(100)으로부터 선택적으로 식각하여 기판(100)을 노출시킬 수 있다.
또한, 도 1e에 도시된 바와 같이, 노출된 기판(100)의 일부분이 포함되도록 제 2 너비(예컨대 1.5 um CD)의 패턴이 위치되도록 제 2 포토레지스트층(130)을 형성한다. 여기서, 상술된 제 1 너비보다 큰 제 2 너비의 패턴이 위치되도록 제 2 포토레지스트층(130)을 형성할 수 있다.
그리고, 제 2 포토레지스트층(130)을 형성하는 경우, 제 2 너비의 패턴은 노출된 기판(100)의 일부분 및 드레인(118)에 인접한 질화막(112a, 112b)의 일부를 포함할 수 있다.
보다 구체적으로, 제 1 소스(114) 및 드레인(118) 사이와 제 2 소스(116) 및 드레인(118) 사이에 제 2 너비의 패턴이 각각 위치되도록 제 2 포토레지스트층(130)을 형성시키되, 제 2 너비의 패턴에 포함되는 질화막(112)은 드레인(118)에 인접한다.
이와 같이 제 1 및 제 2 포토레지스트층(120, 130)의 패턴 형성을 통해 하기 감마 게이트(140)를 용이하게 형성할 수 있게 되며, 이를 통해 종래 앵글 증착 방법으로 인한 소자의 성능 저하를 막고, 소자의 항복 전압 특성, 고주파 특성의 향상 및 높은 출력 파워를 용이하게 얻을 수 있게 된다.
또한, 제2포토레지스트 층(130)의 패턴의 크기 및 위치에 따라 자유로이 소자의 게이트 길이(Gate Length)에 대한 조정이 가능하다.
다음으로, 도 1f에 도시된 바와 같이, 상기 제 2 너비의 패턴에 금속(예컨대 니켈/금(Ni/Au)) 증착을 수행하고, 상술된 제 2 포토레지스트층(130)을 제거하여 감마 게이트(140)를 형성시킨다. 이때, 도시된 바와 같이 감마 게이트(140)의 플레이트는 드레인 쪽을 향하도록 형성된다. 또한, 플레이트의 구성에 따라 감마 게이트(140)와 기판사이에 배치되는 질화막(112)에 의한 유전율이 증가하여, 소자의 항복 전압을 상승시킬 수 있다.
다음으로, 도 1g에 도시된 바와 같이, 소스(114, 116) 및 드레인(118)의 상부에 금속도금(예컨대 Au 도금)을 통해 소스 패드(122, 124) 및 드레인 패드(126)를 형성하고, 소자 보호를 위해 봉지막(128)을 형성하는 공정을 진행하여 프론트(front) 공정을 완료할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 히트 싱크 형성 방법을 도시한다.
한편, 도 2a에 도시된 바와 같이, 프론트 공정이 완료된 기판(100) 위에 폴리머(polymer)를 이용하여 “sawing assisted polymer layer”(이하, “폴리머층”이라고 함)를 제작할 수 있다.
즉, 기판(100)의 후면에 히트 싱크를 생성시키기 위해, 인접한 단위 소자의 상부에 분리 방지막(150)을 형성시키며, 분리 방지막(150)의 일 예로써 폴리머층이 이용될 수 있다. 이때, 분리 방지막(150)을 형성시킬 경우, 소스 패드(124)가 서로 인접하는 단위소자에 대하여, 각 단위 소자의 소스 패드(124)의 일부가 포함되도록 폴리머층을 형성시키게 된다. 여기서, 단위 소자의 범위는 하나 이상의 소스(114, 116), 드레인(118), 소스 패드(122, 124) 및 드레인 패드(126)를 포함할 수 있으나 이에 반드시 한정되는 것은 아니다.
그리고, 도 2b에 도시된 바와 같이, 분리 방지막(150)이 형성된 영역의 기판(100) 하부에 대하여 제 1 소잉 공정을 수행하여 소스 패드(124)의 일부를 노출시킨다. 여기서, 소잉(sawing) 공정을 통해 소자와 소자 사이를 분리하고 소스 쪽 프론트 영역의 패드가 오픈되도록 소잉 공정이 진행될 수 있다.
그리고 제 1 소잉 공정이 수행된 기판(100)의 하부에 Ti 또는 Au을 표적재료로서 사용하는 Ti/Au 스퍼터링(sputtering)(162) 공정을 진행한다. 그리고, Ti/Au 스퍼터링(162) 공정이 수행된 기판(100)의 하부에 Au 도금 공정을 진행하여 Au 도금층(164)을 형성시키고, 윗면의 소스 패드(124)와 연결시켜 히트 싱크(160) 제조를 완성한다.
다음으로, 도 2c에 도시된 바와 같이, 최종 소잉 공정을 진행하여 소자 제작을 완료한다. 구체적으로, 분리 방지막(150)이 형성된 영역의 기판(100) 하부에 대하여 제 2 소잉 공정을 수행하여 단위 소자를 분리시키게 된다.
따라서, 열 방출 특성을 높이기 위한 종래의 부가적인 범프(bump) 공정이나 서브마운트(submount)를 이용한 조립 공정을 거치지 않고도, 단위소자로 분리할 때 사용되는 소잉 공정을 이용하여 간편하게 소자에 히트 싱크를 제작하여 소자의 열 방출 특성을 향상시킬 수 있다.
또한, 상술된 바와 같이, 본 발명의 감마 게이트 구조와 히트 싱크 공정을 이용한 소자 제작을 통해 소자의 항복 전압 특성, 고주파 특성 등의 향상 및 높은 출력 파워(예컨대 단위면적당 5 W/mm 이상)를 용이하게 얻을 수 있게 된다. 이와 같이, 소자의 성능을 향상시키면서도 공정은 간단하게 처리되어 소자의 고주파 및 고출력 특성을 쉽게 향상시킬 수 있어 결과적으로 높은 가격 경쟁력의 소자 제작이 가능하다.
도 3은 본 발명의 일 실시예에 따른 고 전자 이동도 트랜지스터의 제조 방법의 순서도이다.
고 전자 이동도 트랜지스터의 제조 방법에 있어서, 먼저 기판(100)에 소스(114, 116) 및 드레인(118)을 형성시킨다(S801). 구체적으로, 기판(100)에 질화막(112)을 증착시키고, 기판(100)에 하나 이상의 소스(114, 116) 및 하나 이상의 드레인(118)을 형성시킨다. 여기서, 기판(100)에 제 1 소스(114), 제 2 소스(116) 및 제 1 소스(114)와 제 2 소스(116) 사이에 배치되는 드레인(118)을 형성시킬 수 있다.
다음으로, 제 1 포토레지스트층(120)을 이용하여 소스(114, 116)와 드레인(118) 사이에 제 1 너비의 노출 영역을 형성한다(S811). 여기서, 소스(114, 116) 및 드레인(118) 사이에 제 1 너비의 패턴이 위치되도록 제 1 포토레지스트층(120)을 형성하되, 제 1 소스(114) 및 드레인(118) 사이와 제 2 소스(116) 및 드레인(118) 사이에 제 1 너비의 패턴이 각각 위치되도록 제 1 포토레지스트층(120)을 형성시킬 수 있다. 그리고, 제 1 포토레지스트층(120)을 식각 마스크로 하여, 질화막(112)을 식각하여 기판(100)을 노출시킨다. 여기서, 건식 식각 공정을 통해 질화막(112)을 기판(100)으로부터 선택적으로 식각할 수 있다.
다음으로, 노출된 기판(100)의 일부분이 포함되도록 제 2 너비의 패턴을 위치시키는 제 2 포토레지스트층(130)을 형성한다(S821). 이때, 제 1 소스(114) 및 상기 드레인(118) 사이와 상기 제 2 소스(116) 및 상기 드레인(118) 사이에 제 2 너비의 패턴이 각각 위치되도록 제 2 포토레지스트층(130)을 형성시키되, 제 2 너비의 패턴에 포함되는 질화막(112)은 드레인(118)에 인접한다.
다음으로, 제 2 너비의 패턴에 금속 증착을 수행하여 감마 게이트(140)를 형성한다(S831). 여기서, 제 2 포토레지스트층(130)이 형성된 기판(100)에 니켈 또는 금을 증착하고, 제 2 포토레지스트층(130)을 제거하게 된다. 그리고, 소스(114, 116) 및 드레인(118)의 상부에 소스 패드(124) 및 드레인 패드(126)를 형성하고 프론트 공정을 완료한다.
다음으로, 인접한 단위 소자의 상부에 분리 방지막(150)을 형성시킨다(S841). 여기서, 분리 방지막(150) 형성을 위해 소스 패드(124)가 서로 인접하는 단위소자에 대하여, 각 단위 소자의 소스 패드(124)의 일부가 포함되도록 폴리머층을 형성시키게 된다.
다음으로, 분리 방지막(150)이 형성된 영역의 기판(100) 하부에 대하여 제 1 소잉 공정을 수행한다(S851).
그리고, 프론트 공정이 완료된 기판(100) 위에 폴리머층을 이용하여 히트 싱크를 형성한다(S861). 구체적으로, 히트 싱크(160) 생성을 위해, 인접한 단위 소자의 상부에 상술된 분리 방지막(150)을 형성시키고, 분리 방지막(150)이 형성된 영역의 기판(100) 하부에 대하여 상술된 제 1 소잉 공정을 수행하여 소스 패드(124)를 노출시킨다. 그리고, 기판(100)의 하부에 소스 패드(124)와 연결되는 히트 싱크(160)를 형성시키게 된다.
다음으로, 분리 방지막(150)이 형성된 영역의 기판(100) 하부에 대하여 제 2 소잉 공정을 수행하여 단위 소자를 분리시키게 된다(S871).
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 112: 질화막
114, 116: 소스 118: 드레인
120: 제 1 포토레지스트층 122, 124: 소스 패드
126: 드레인 패드 128: 봉지막
130: 제 2 포토레지스트층 140: 감마 게이트
150: 분리 방지막 160: 히트 싱크
162: Ti/Au 스퍼터링 164: Au 도금층
114, 116: 소스 118: 드레인
120: 제 1 포토레지스트층 122, 124: 소스 패드
126: 드레인 패드 128: 봉지막
130: 제 2 포토레지스트층 140: 감마 게이트
150: 분리 방지막 160: 히트 싱크
162: Ti/Au 스퍼터링 164: Au 도금층
Claims (13)
- 고 전자 이동도 트랜지스터의 제조 방법에 있어서,
기판에 질화막을 증착시키는 단계,
상기 기판에 하나 이상의 소스 및 하나 이상의 드레인을 형성시키는 단계,
상기 소스 및 드레인 사이에 제 1 너비의 패턴이 위치되도록 제 1 포토레지스트층을 형성하는 단계,
상기 제 1 포토레지스트층을 식각 마스크로 하여, 상기 질화막을 식각하여 상기 기판을 노출시키는 단계,
상기 노출된 기판의 일부분이 포함되도록 제 2 너비의 패턴을 위치시키는 제 2 포토레지스트층을 형성하는 단계,
상기 제 2 너비의 패턴에 금속 증착을 수행하여 감마 게이트를 형성하는 단계 및
상기 소스 및 드레인의 상부에 소스 패드 및 드레인 패드를 형성하는 단계를 포함하되,
상기 제 2 포토레지스트층을 형성하는 단계에서,
상기 제 2 너비의 패턴은 상기 노출된 기판의 일부분 및 상기 드레인에 인접한 질화막의 일부를 포함하는 것인 고 전자 이동도 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 기판에 하나 이상의 소스 및 하나 이상의 드레인을 형성시키는 단계는
상기 기판에 제 1 소스, 제 2 소스 및 상기 제 1 소스와 제 2 소스 사이에 배치되는 드레인을 형성시키고,
상기 제 1 포토레지스트층을 형성하는 단계는,
상기 제 1 소스 및 상기 드레인 사이와 상기 제 2 소스 및 상기 드레인 사이에 상기 제 1 너비의 패턴이 각각 위치되도록 상기 제 1 포토레지스트층을 형성시키고,
상기 제 2 포토레지스트층을 형성하는 단계는,
상기 제 1 소스 및 상기 드레인 사이와 상기 제 2 소스 및 상기 드레인 사이에 상기 제 2 너비의 패턴이 각각 위치되도록 상기 제 2 포토레지스트층을 형성시키되, 상기 제 2 너비의 패턴에 포함되는 질화막은 상기 드레인에 인접하는 것인 고 전자 이동도 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 질화막을 식각하여 상기 기판을 노출시키는 단계는,
건식 식각 공정을 통해 상기 질화막을 상기 기판으로부터 선택적으로 식각하는 것인 고 전자 이동도 트랜지스터의 제조 방법.
- 삭제
- 제 1 항에 있어서,
상기 제 2 포토레지스트층을 형성하는 단계는,
상기 제 1 너비보다 큰 상기 제 2 너비의 패턴을 위치시키는 고 전자 이동도 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 감마 게이트를 형성하는 단계는,
상기 제 2 포토레지스트층이 형성된 기판에 니켈 또는 금을 증착하는 단계 및
상기 제 2 포토레지스트층을 제거하는 단계를 포함하는 고 전자 이동도 트랜지스터의 제조 방법.
- 제 1 항에 있어서,
상기 기판의 후면에 도금층 형성 공정을 수행하여 히트 싱크를 생성시키는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조 방법.
- 제 7 항에 있어서,
상기 히트 싱크를 생성시키는 단계는
인접한 단위 소자의 상부에 분리 방지막을 형성시키는 단계,
상기 분리 방지막이 형성된 영역의 기판 하부에 대하여 제 1 소잉 공정을 수행하여 상기 소스 패드를 노출시키는 단계,
상기 기판의 하부에 도금층 형성 공정을 수행하여 상기 소스 패드와 연결되는 히트 싱크를 형성시키는 단계 및
상기 분리 방지막이 형성된 영역의 기판 하부에 대하여 제 2 소잉 공정을 수행하여 상기 단위 소자를 분리시키는 단계를 더 포함하는 고 전자 이동도 트랜지스터의 제조 방법.
- 제 8 항에 있어서,
상기 분리 방지막을 형성시키는 단계는,
상기 소스 패드가 서로 인접하는 단위소자에 대하여, 상기 각 단위 소자의 소스 패드의 일부가 포함되도록 폴리머층을 형성시키는 단계를 포함하는 고 전자 이동도 트랜지스터의 제조 방법.
- 제 8 항에 있어서,
상기 히트 싱크를 형성시키는 단계는,
상기 제 1 소잉 공정이 수행된 기판의 하부에 Ti 또는 Au을 표적재료로서 사용하는 스퍼터링 공정을 수행하는 단계 및
상기 스퍼터링 공정이 수행된 기판의 하부에 Au 도금층을 형성시키는 단계를 포함하는 고 전자 이동도 트랜지스터의 제조 방법.
- 고 전자 이동도 트랜지스터에 있어서,
반도체 기판에 형성된 드레인, 제 1 소스 및 제 2 소스,
상기 드레인과 제 1 소스사이에 형성된 제 1 감마 게이트,
상기 드레인과 제 2 소스사이에 형성된 제 2 감마 게이트 및
상기 반도체 기판의 하부에 형성되고, 상기 제 1 및 제 2 소스상에 형성된 제 1 소스 패드 및 제 2 소스 패드를 접속시키는 히트 싱크
를 포함하는 고 전자 이동도 트랜지스터.
- 제 11 항에 있어서,
상기 제 1 및 제 2 감마 게이트는 상기 드레인 방향으로 플레이트가 형성된 것인 고 전자 이동도 트랜지스터.
- 제 12 항에 있어서,
상기 플레이트의 구성에 따라 상기 고 전자 이동도 트랜지스터의 항복전압이 결정되는 고 전자 이동도 트랜지스터.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020100016105A KR101208674B1 (ko) | 2010-02-23 | 2010-02-23 | 고 전자 이동도 트랜지스터 및 그 제조 방법 |
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|---|---|
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| KR (1) | KR101208674B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101392398B1 (ko) * | 2013-02-05 | 2014-05-12 | 광운대학교 산학협력단 | 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈 |
| KR101402147B1 (ko) | 2014-02-19 | 2014-06-03 | 광운대학교 산학협력단 | 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007088371A (ja) * | 2005-09-26 | 2007-04-05 | Furukawa Electric Co Ltd:The | 半導体素子および半導体素子の製造方法 |
| JP2008034438A (ja) | 2006-07-26 | 2008-02-14 | Sanken Electric Co Ltd | 半導体装置 |
| KR100849926B1 (ko) | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터 제조방법 |
| JP2009004743A (ja) | 2007-05-18 | 2009-01-08 | Sanken Electric Co Ltd | 電界効果半導体装置 |
-
2010
- 2010-02-23 KR KR1020100016105A patent/KR101208674B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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