KR20240050587A - 질화물계 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 질화물계 반도체 소자(1) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 고성능의 패터닝 장비 및 이를 이용한 기술 없이 게이트 전극의 길이(Gate Length)를 기존 대비 상대적으로 짧게 제어 가능함으로써 소자의 주파수 특성을 향상시키는 질화물계 반도체 소자(1) 및 그 제조방법에 관한 것이다.

Description

질화물계 반도체 소자 및 그 제조방법{GaN SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물계 반도체 소자(1) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 고성능의 패터닝 장비 및 이를 이용한 기술 없이 게이트 전극의 길이(Gate Length)를 기존 대비 상대적으로 짧게 제어 가능함으로써 소자의 주파수 특성을 향상시키는 질화물계 반도체 소자(1) 및 그 제조방법에 관한 것이다.
질화물계 반도체 소자는 높은 포화 전자 속도 및 와이드 밴드 갭 특성을 가져, 전력 반도체 분야 또는 RF 분야에 널리 적용되고 있다. 특히 AlGaN/GaN Hetero-junction 구성 시 형성되는 2-DEG(2-Dimensional Electro Gas)층의 높은 캐리어 농도 및 전자 이동도를 이용한 AlGaN/GaN HEMT가 활용되며, 전력 반도체 소자 부분에서는 P-GaN 박막을 이용한 normally-off 특성을 가지는 E-mode HEMT 제작 기술이 상용화 되었고 현재까지도 지속적으로 기술 개발이 되고 있다.
반면, RF 부분에서는 높은 주파수 특성을 얻기 위하여 D-mode HEMT 제작을 필요로 하며 mm-wave 및 sub-6GHz 주파수 대역에서의 동작 특성을 위해서는 짧은 게이트 길이를 가지는 것이 바람직하다.
도 1은 종래의 질화물계 반도체 소자의 단면도이다.
이하에서는 종래의 질화물계 반도체 소자(9)의 구조 및 문제점에 대하여 간략히 설명하도록 한다.
도 1을 참고하면, 종래의 질화물계 반도체 소자(9)에는, 기판(901) 상에 채널층(910)이, 그리고 상기 채널층(910) 상에 장벽층(920)이, 그리고 상기 장벽층(920) 상에 소스 전극(930), 드레인 전극(940), 게이트 전극(950)이 형성된다. 또한, 패시베이션층(960)이 상기 소스 전극(930), 드레인 전극(940), 게이트 전극(950)의 측벽을 적어도 부분적으로 덮는 구조로 형성될 수 있다.
이 때, 반도체 소자(9) 제조과정에서, 게이트 전극(950)의 게이트 길이(L)는, 상기 게이트 전극(950)을 형성하기 위한 금속층 증착 과정에서 자연스럽게 결정되며 이하에서 상세히 설명하도록 한다.
도 2 및 도 3은 도 1에 따른 종래의 질화물계 반도체 소자 제조과정을 설명하기 위한 단면도이다.
도 2를 참고하여 게이트 전극(950) 형성 과정에 대하여 상세히 설명하면, 소스 전극(930) 및 드레인 전극(940)이 기 형성된 페시베이션층(960) 상에 포토레지스트막(PR)을 형성한다. 이러한 포토레지스트막(PR)은 게이트 전극(950)이 형성될 측 페시베이션층(960)이 외부에 노출되도록 개방된 구조로 형성된다.
그리고 포토레지스트막(PR)을 마스크 패턴으로 활용하여, 페시베이션층(960)을 식각함으로써 오프닝(Opening; 961)을 형성한다. 그 후, 도 3을 참고하면, 오프닝(961) 내 그리고 페시베이션층(960) 상에 금속막(951)을 형성하고, 상기 금속막(951)을 일부 제거하여 게이트 전극(950)을 형성할 수 있다.
이에 따라, 게이트 전극(950)의 게이트 길이(L)는 오프닝(961)의 단면도 상 좌우 길이에 의하여 결정되며, 상기 게이트 길이(L)를 짧게 형성하기 위해서는 별도의 고성능의 패터닝 장비 및 기술을 필요로 한다. 따라서, 제작의 비용이성과 함께 비용 상승의 단점이 발생할 수밖에 없다.
이와 같은 문제점을 해결하고자 본 발명의 발명자는 개선된 구조를 가지는 질화물계 반도체 소자(1) 및 그 제조방법을 제시하며 상세한 내용은 후술하도록 한다.
국내공개특허 제10-2020-0068745호 '고 전자 이동도 트랜지스터'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 별도의 패터닝 장비 활용 없이, 절연 물질을 포함하는 사이드월을 통하여 게이트 전극의 길이를 제어 가능하도록 함으로써 RF 소자 주파수 특성 향상을 도모하도록 하는 질화물계 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 사이드월의 저부가 장벽층 또는 캡층과 직접 컨택하지 않도록 절연막에 돌출부를 형성함으로써 제조과정에서 장벽층 또는 캡층이 외부로 여러번 노출되어 불필요한 데미지가 발생하는 것을 방지하도록 하는 질화물계 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 게이트 전극 측에 Metal-Insulator-Semiconductor(MIS) 구조를 형성함으로써 해당 게이트 전극으로 발생하는 누설 전류를 사전에 방지하도록 하는 질화물계 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 필요에 따라 장벽층 상에 캡층을 형성함으로써, 소자의 항복전압 개선 및 표면 누설 전류 감소가 가능하도록 하는 질화물계 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 기판; 상기 기판 상의 채널층; 상기 채널층 상의 장벽층; 상기 장벽층 상에서 게이트 전극과 이격되는 소스 전극; 상기 장벽층 상에서 상기 게이트 전극과 이격되는 드레인 전극; 상기 장벽층 상의 게이트 전극; 상기 장벽층 상에서, 상기 소스 전극, 드레인 전극 및 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 절연막; 및 상기 게이트 전극과 대응되는 위치의 오프닝 내측벽 및 상기 게이트 전극 사이의 사이드월;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 사이드월은 절연물질을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 사이드월은 상기 절연막과 동일 물질을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 사이드월은 상기 절연막 형성 이후 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 상기 장벽층과 절연막 사이의 미도핑 영역인 캡층;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 기판; 상기 기판 상의 채널층; 상기 채널층 상의 장벽층; 상기 장벽층 상의 게이트 전극; 상기 장벽층 상에서 상기 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 절연막; 및 상기 게이트 전극과 대응되는 오프닝 내측벽 및 상기 게이트 전극 사이의 사이드월;을 포함하고, 상기 절연막은 상기 오프닝 내측벽을 따라 내측으로 돌출되는 돌출부;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 사이드월은 상기 오프닝 내측벽에서 상기 돌출부 상에 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 돌출부는 상기 오프닝 내측벽 최하단에 위치하고, 상기 오프닝 내측벽보다 낮은 높이를 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 사이드월은 절연 물질을 포함하고 다층막을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 상기 장벽층과 절연막 사이의 미도핑 영역인 캡층;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 기판; 상기 기판 상의 채널층; 상기 채널층 상의 장벽층; 상기 장벽층 상의 게이트 전극; 상기 장벽층 상에서 상기 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 제1 절연막; 및 상기 제1 절연막 상의 제2 절연막; 및 상기 제2 절연막 상의 게이트 전극;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 제2 절연막은 제1 절연막 상에 그리고 상기 오프닝의 내측벽을 따라 끊김 없이 연속적으로 연장되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 게이트 전극은 상기 제1 절연막과 직접 컨택하는 측을 갖지 않는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자는 상기 기판과 채널층 사이의 버퍼층;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자에서의 상기 제2 절연막은 상기 게이트 전극의 최하단부와 접촉하는 저면부; 및 상기 제2 절연막의 말단과 이어지며 상기 게이트 전극과 상기 오프닝 내측벽 상에 있는 사이드월;을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자 제조방법은, 기판 상에 GaN 등의 질화물계 반도체층인 채널층을 형성하는 단계; 상기 채널층 상에 AlGaN 등의 질화물계 반도체층인 장벽층을 형성하는 단계; 상기 장벽층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 장벽층 상에 오프닝을 가지는 절연막을 형성하는 단계; 상기 오프닝이 형성된 측 절연막 내측벽에 사이드월을 형성하는 단계; 및 상기 오프닝 내 형성된 사이드월 내에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자 제조방법에서의 상기 사이드월은 절연 물질을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자 제조방법에서의 상기 사이드월 형성단계는 상기 절연막 상에 게이트 전극이 형성될 측이 개방되도록 포토레지스트막을 형성하는 단계; 상기 포토레지스트막을 마스크 패턴으로 상기 절연막을 식각하여 오프닝을 형성하는 단계; 상기 절연막 상에 그리고 오프닝 내에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막을 식각하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 질화물계 반도체 소자 제조방법에서의 상기 게이트 전극 형성단계는 상기 절연막 상에 그리고 사이드월에 의하여 규정되는 내부 공간을 따라 금속층을 형성하는 단계; 및 상기 금속층을 식각하여 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 별도의 패터닝 장비 활용 없이, 절연 물질을 포함하는 사이드월을 통하여 게이트 전극의 길이를 제어 가능하도록 함으로써 RF 소자 주파수 특성 향상을 도모하도록 하는 효과가 있다.
또한, 본 발명은 사이드월의 저부가 장벽층 또는 캡층과 직접 컨택하지 않도록 절연막에 돌출부를 형성함으로써 제조과정에서 장벽층 또는 캡층이 외부로 여러번 노출되어 불필요한 데미지가 발생하는 것을 방지하도록 하는 효과를 가진다.
또한, 본 발명은 게이트 전극 측에 Metal-Insulator-Semiconductor(MIS) 구조를 형성함으로써 해당 게이트 전극으로 발생하는 누설 전류를 사전에 방지하도록 하는 효과가 도출된다.
또한, 본 발명은 필요에 따라 장벽층 상에 캡층을 형성함으로써, 소자의 항복전압 개선 및 표면 누설 전류 감소가 가능하도록 하는 효과를 보인다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 질화물계 반도체 소자의 단면도이고;
도 2 및 도 3은 도 1에 따른 종래의 질화물계 반도체 소자 제조과정을 설명하기 위한 참고적인 단면도이고;
도 4는 본 발명의 제1 실시예에 따른 질화물계 반도체 소자의 단면도이고;
도 5는 본 발명의 제2 실시예에 따른 질화물계 반도체 소자의 단면도이고;
도 6은 도 5에 따른 질화물계 반도체 소자 제조과정을 설명하기 위한 단면도이고;
도 7은 본 발명의 제3 실시예에 따른 질화물계 반도체 소자의 단면도이고;
도 8 내지 도 15는 본 발명의 제1 실시예에 따른 질화물계 반도체 소자 제조방법을 설명하기 위한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
한편, 일 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 기재된 순서와 상이하게 발생할 수도 있다. 예를 들어, 연속하는 두 블록의 기능 또는 동작이 실질적으로 동시에 수행될 수도 있으며, 거꾸로 수행될 수도 있다.
이하에서는 제1 도전형 불순물 영역을 예를 들어 'P-type' 도핑 영역으로, 제2 도전형 불순물 영역을 'N-type' 도핑 영역으로 이해한다. 또는 경우에 따라 제1 도전형 불순물 영역이 'N-type' 영역 그리고 제2 도전형 불순물 영역이 'P-type' 도핑 영역일 수 있고 이에 제한이 있는 것은 아니다.
도 4는 본 발명의 제1 실시예에 따른 질화물계 반도체 소자의 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제1 실시예에 따른 질화물계 반도체 소자(1)에 대하여 상세히 설명하도록 한다.
도 4를 참고하면, 본 발명은 질화물계 반도체 소자(1)에 관한 것으로, 더욱 상세하게는 고성능의 패터닝 장비 및 이를 이용한 기술 없이 게이트 전극의 길이(Gate Length)를 기존 대비 상대적으로 짧게 제어 가능함으로써 소자의 주파수 특성을 향상시키는 질화물계 반도체 소자(1)에 관한 것이다.
이를 위하여, 질화물계 반도체 소자(1)는 기판(101), 버퍼층(110), 채널층(120), 장벽층(130), 캡층(140), 절연막(150), 소스 전극(160), 드레인 전극(170), 사이드월(Side-Wall; 180) 및 게이트 전극(190)을 포함할 수 있다.
기판(101)은 성장용 기판으로, 일 예로 실리콘 기판일 수도 있으나, 이에 제한이 있는 것은 아니다. 다른 예로, 기판(101)은 사파이어 기판, GaN 기판 또는 SiC 기판일 수도 있다. 본 발명에서는 상기 기판(101)이 실리콘 기판인 것을 일 예로 설명하도록 한다.
버퍼층(110)은 기판(101) 상에 형성되는 층으로, 예를 들어 기판(101) 위에 AlN을 소정 두께 성장시킴으로써 형성될 수 있다. 또는, 버퍼층(110)은 GaN, AlGaN 중 어느 하나 이상의 복합층이 성장된 형태일 수도 있고 이에 제한이 있는 것은 아니다. 이러한 버퍼층(110)은 기판(101)과 후술할 채널층(120)의 격자상수 및 열팽창계수 차에 의하여 발생하는 응력을 방지하기 위한 구조일 수 있다.
버퍼층(110)에는 C 및/또는 Fe와 같은 불순물이 도핑될 수도 있다. 다만, 버퍼층(110)은 본 발명의 구조에서 생략될 수 있으며, 본 발명의 필수 구성요소는 아님에 유의하여야 한다. 이 때 후술할 채널층(120)은, 예를 들어 기판(101) 상에 직접 형성될 수 있고 이에 제한이 있는 것은 아니다.
채널층(120)은 기판(101) 또는 버퍼층(110) 상에 형성되며, 예를 들어 GaN 등의 질화물계 반도체층으로 이루어질 수 있다.
장벽층(130)은 채널층(120) 상에 형성되고, 예를 들어 AlGaN 등의 질화물계 반도체층일 수 있다. 이러한 채널층(120)과 장벽층(130)은 서로 상이한 질화물계 반도체층으로 형성되는 것이 바람직하다. 이와 같은 구조에 의하여, 채널층(120)과 장벽층(130)의 계면 근처에 2DEG(2-Dimensional Electro Gas)층(미도시)을 형성할 수 있다.
이 때 장벽층(130)의 Al과 Ga의 함량 조절을 통하여 2DEG층의 밀도 및 이동도를 조절할 수 있다. 2DEG층은 채널층(120) 내에 형성될 수 있다. 이에 따라 채널층(120) 내 그리고 장벽층(130)과의 계면 근처에 소정 두께의 채널 영역이 형성될 수 있다. 즉, 채널층(120) 전 영역에서 채널 영역이 형성되는 것은 아닐 수 있음에 유의하여야 한다.
캡(Cap)층(140)은 장벽층(130) 상에 형성되는 구성으로, 항복전압 개선 및 표면 누설 전류 감소를 위한 에피층일 수 있다. 또한, 캡층(105)은 GaN 캡층으로, 본 발명의 필수 구성요소는 아님에 유의하여야 한다. 이러한 캡층(105)은 미도핑 층일 수 있으나 이에 제한이 있는 것은 아니다.
절연막(150)은 전기절연성을 가지는 물질로, 장벽층(130) 또는 캡층(140) 상에 형성되며, 예를 들어 SiN 등의 질화막, Al2O3 및/또는 SiO2 등의 질화막을 포함하는 단층막 또는 다층막으로 이루어질 수 있으나 본 발명의 범위가 특정 예시에 의하여 제한되는 것은 아니다.
이러한 절연막(150) 내에는 후술할 소스 전극(160), 드레인 전극(170), 게이트 전극(190)의 일 측이 형성된다. 바람직하게는, 상기 소스 전극(160), 드레인 전극(170), 게이트 전극(190)의 적어도 일 측이 절연막(150)을 관통하는 구조로 형성되며 이에 대한 상세한 설명은 후술하도록 한다. 이에 따라, 절연막(150)은, 장벽층(130) 또는 캡층(140) 상에서, 소스 전극(160), 드레인 전극(170), 게이트 전극(190)이 형성될 측은 제거된 상태에 놓일 수 있다.
소스 전극(160)과 드레인 전극(170)은 후술할 게이트 전극(190)과 이격되어, 장벽층(130) 또는 캡층(140) 상에 형성되는 오믹컨택(Ohmic Contact) 영역으로, 일 예로 계단식 단면 형상 또는 사각 단면 형상으로 형성될 수 있으나 그 외의 다양한 구조로 형성될 수 있음에 유의하여야 한다. 또한, 소스 전극(150), 게이트 전극(190) 및 드레인 전극(170)이 수평방향을 따라 순차적으로 서로 이격되어 형성될 수 있다. 이러한 소스 전극(160) 및 드레인 전극(180)은 일 예로 Ti, Au, Al 등 오믹컨택이 가능한 다양한 임의의 금속 단일층 또는 복합층으로 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.
사이드월(180)은 절연막(150)과 게이트 전극(180) 사이에 형성되는 측벽 구성으로, 전술한 절연막(150)과 같이 전기절연성을 가지는 물질로 형성될 수 있다. 또한, 사이드월(180)은 SiN 등의 질화막, Al2O3 및/또는 SiO2 등의 질화막으로 이루어질 수 있고, 경우에 따라 절연막(150)과 동일 물질로 이루어지거나 동일 물질을 포함할 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다. 또한, 사이드월(180)은 산화막 및/또는 질화막의 다층막 형식으로 이루어질 수도 있다.
하기에서 상세히 설명하겠지만, 사이드월(180)은 상기 사이드월(180) 형성을 위한 절연층(181)을 절연막(180) 상에 증착한 이후, 별도의 마스크 패턴 활용 없이 식각 공정을 함으로써 자연스럽게 형성될 수 있다. 이 때 식각 공정은 이방성 식각(Anistropic Etch) 공정일 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다.
이와 같은 사이드월(180)에 의하여 게이트 전극(190)이 형성될 측 절연막(150)의 오프닝(Opening) 내 게이트 전극(190) 형성 공간이 규정되어, 별도의 패터닝 장비 없이 게이트 길이(Gate Length; L)의 제어가 가능한 것에 이점이 발생하며 이에 대한 상세한 설명은 후술하도록 한다.
게이트 전극(190)은 장벽층(130) 상에 또는 캡층(140) 상에 형성되는 구성으로, 예를 들어 Ti, Pd 등 다양한 임의의 금속 단일층 또는 복합층으로 형성될 수 있다.
이하에서는 종래의 질화물계 반도체 소자(9)의 구조 및 문제점과 함께, 본 발명의 일 실시예에 따른 질화물계 반도체 소자(1)의 이점에 대하여 상세히 설명하도록 한다.
도 1을 참고하면, 종래의 질화물계 반도체 소자(9)에는, 기판(901) 상에 채널층(910)이, 그리고 상기 채널층(910) 상에 장벽층(920)이, 그리고 상기 장벽층(920) 상에 소스 전극(930), 드레인 전극(940), 게이트 전극(950)이 형성된다. 또한, 패시베이션층(960)이 상기 소스 전극(930), 드레인 전극(940), 게이트 전극(950)의 측벽을 적어도 부분적으로 덮는 구조로 형성될 수 있다.
이 때, 반도체 소자(9) 제조과정에서, 게이트 전극(950)의 게이트 길이(L)는, 상기 게이트 전극(950)을 형성하기 위한 금속층 증착 과정에서 자연스럽게 결정된다.
도 2를 참고하여 게이트 전극(950) 형성 과정에 대하여 상세히 설명하면, 소스 전극(930) 및 드레인 전극(940)이 기 형성된 페시베이션층(960) 상에 포토레지스트막(PR)을 형성한다. 이러한 포토레지스트막(PR)은 게이트 전극(950)이 형성될 측 페시베이션층(960)이 외부에 노출되도록 개방된 구조로 형성된다.
그리고, 포토레지스트막(PR)을 마스크 패턴으로 활용하여, 페시베이션층(960)을 식각함으로써 오프닝(Opening; 961)을 형성한다. 그 후, 도 3을 참고하면, 오프닝(961) 내 그리고 페시베이션층(960) 상에 금속막(951)을 형성하고, 상기 금속막(951)을 일부 제거하여 게이트 전극(950)을 형성할 수 있다.
이에 따라, 게이트 전극(950)의 게이트 길이(L)는 오프닝(961)의 단면도 상 좌우 길이에 의하여 결정되며, 상기 게이트 길이(L)를 짧게 형성하기 위해서는 별도의 고성능의 패터닝 장비 및 기술을 필요로 한다. 따라서, 제작의 비용이성과 함께 비용 상승의 단점이 발생할 수밖에 없다.
일반적으로, RF 소자의 RF 성능 지표 중 하나인 차단주파수(Cut-Off Frequency; fT)는, 식 (1)과 같이 정의될 수 있다.
fT = gM / (2π * (Cgs + Cgd + Cp)) (1)
식 (1)에서 gM은 transconductance이고 Cgs 및 Cgd는 각각 게이트-소스와 게이트-드레인 사이의 내부 capacitance이며, Cp는 채널 외부에 위치한 parasitic gate-bulk capacitance이다. 또한, gM은 게이트 전극(950)의 게이트 길이와 반비례 관계를 가진다. 따라서, 게이트 길이가 짧을수록 RF 성능이 향상되는 것을 알 수 있다.
도 4를 참고하면, 전술한 소자(9)의 문제점을 해결하고자, 본 발명의 일 실시예에 따른 질화물계 반도체 소자(1)는 절연막(150)과 게이트 전극(190) 측벽 사이에 사이드월(180)을 형성하는 것을 특징으로 한다. 이러한 사이드월(180)은 게이트 전극(190)이 형성될 측 절연막(150)을 제거하여, 대응되는 위치의 장벽층(130) 및 캡층(140)이 외부로 노출되도록 한 이후, 그리고 게이트 전극(190) 형성 전 형성되는 구성이다. 따라서, 이와 같은 사이드월(180)은 게이트 전극(190)의 게이트 길이(L)를 규정할 수 있고, 상세하게는 별도의 패터닝 장비 없이 상기 게이트 길이(L)가 보다 짧게 형성되도록 제어할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 질화물계 반도체 소자의 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제2 실시예에 따른 질화물계 반도체 소자(2)에 대하여 상세히 설명하도록 한다.
제2 실시예에서의 기판(201), 버퍼층(210), 채널층(220), 장벽층(230), 캡층(240), 소스 전극(260), 드레인 전극(270), 게이트 전극(290)은 제1 실시예의 대응되는 구성들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하도록 한다.
도 5를 참고하면, 제2 실시예에서는, 사이드월(280) 하측에 절연막(250)의 내측벽으로부터 돌출되는 돌출부(253)가 형성될 수 있다. 단면도 상에서, 상기 돌출부(253)는 일 절연막(250)의 내측벽으로부터 대향하는 절연막(250)의 내측벽으로 연장 형성될 수 있다.
또한, 절연막(250)과 사이드월(280)은 서로 상이한 공정에서 형성되고, 돌출부(253)에 의하여 상기 사이드월(280)의 저부가 장벽층(230) 또는 캡층(240)과 직접적으로 컨택하지 않는다. 이러한 사이드월(280)과, 장벽층(230) 또는 캡층(240) 사이에는 절연막(250)의 돌출부(253)가 형성될 수 있다. 또한, 서로 대향하는 한 쌍의 돌출부(253)는 서로 컨택하지 않는 것이 바람직하다.
제2 실시예에 따른 질화물계 반도체 소자(2)의 이점은 다음과 같다.
제1 실시예에 따른 질화물계 반도체 소자(1) 제조 과정에서, 게이트 전극(190) 형성을 위하여 절연막(150)을 이루는 제1 절연층(150,151) 식각 시, 상기 게이트 전극(190)이 형성될 측 장벽층(130) 또는 캡층(140)이 외부로 노출된다(단계 1; 도 10 참고). 이 때 장벽층(130) 또는 캡층(140)의 노출된 표면에 데미지(Damage)가 발생할 수 있다. 그리고 사이드월(180) 형성을 위하여, 절연막(150) 상에 제2 절연층(181) 증착 후 식각하는 과정에서, 동일 부위의 장벽층(130) 또는 캡층(140)이 재차 외부로 노출되어 추가적인 데미지가 발생할 수 있다(단계 1; 도 11 및 도 12 참고).
도 6은 도 5에 따른 질화물계 반도체 소자 제조과정을 설명하기 위한 단면도이다.
반면, 도 6을 참고하면, 제2 실시예에 따른 질화물계 반도체 소자(2)는, 그 제조 과정에서 절연막(250)을 이루는 제1 절연층(251) 식각 시, 장벽층(230) 또는 캡층(240)의 표면이 외부로 노출되는 과정을 거치지 않는다. 따라서, 제1 실시예 대비 단계 1이 생략되므로, 최소한 1번의 데미지 발생을 방지할 수 있다. 상기 돌출부(253) 외 게이트 전극(290)이 형성될 측 절연막(250)의 잔류 부분은, 추후 사이드월(280) 형성을 위한 절연막(미도시) 식각 과정에서 함께 식각되어, 장벽층(230) 또는 캡층(240)이 외부로 노출되도록 할 수 있다(단계 2와 대응; 도 11 및 도 12 참고).
도 7은 본 발명의 제3 실시예에 따른 질화물계 반도체 소자의 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제3 실시예에 따른 질화물계 반도체 소자(3)에 대하여 상세히 설명하도록 한다.
제3 실시예에서의 기판(301), 버퍼층(310), 채널층(320), 장벽층(330), 캡층(340), 절연막(350), 소스 전극(360), 드레인 전극(370), 게이트 전극(390)은 제1 실시예의 대응되는 구성들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하도록 한다.
도 7을 참고하면, 제3 실시예에서는, 절연막(350) 상에 추가적인 절연막(351)이 형성될 수 있다. 이 때 절연막(350)을 '제1 절연막(350)'으로, 절연막(351)을 '제2 절연막(351)'으로 지칭한다. 이러한 제2 절연막(351)은 제1 절연막(350)과 동일할 물질을 포함하거나 동일 물질로 이루어질 수도 있으나 전기절연성을 가지는 물질로 이루어지는 것으로 족하다.
또한, 제2 절연막(351)은 게이트 전극(390)이 형성될 측 제1 절연막(350)의 오프닝 내벽과, 상기 오프닝 내 장벽층(330) 또는 캡층(340)을 따라 연속적으로 형성된다. 따라서, 게이트 전극(390)은 어느 부분도 제1 절연막(350)과 직접 컨택하지 않으며, 상기 게이트 전극(390)은 제2 절연막(351)과 컨택한다. 즉, 제2 절연막(351)은, 게이트 전극(390)의 저부와, 장벽층(330) 또는 캡층(340) 사이에서 대략 수평 연장하는 저면부(3511) 그리고 상기 게이트 전극(390)과 제1 절연막(350) 측벽 사이의 사이드월(3513)을 포함할 수 있다.
이와 같은 제2 절연막(351)에 의하여, Metal-Insulator-Semiconductor(MIS) 구조를 형성함으로써, 게이트 전극(390)으로 발생하는 누설 전류를 사전에 방지할 수 있다. 또한, 상기 제2 절연막(351)을 식각하는 과정이 생략되므로, 제1 실시예와 제2 실시예 대비 제작의 편의성 및 비용 절감 효과를 기대할 수 있다.
도 8 내지 도 15는 본 발명의 제1 실시예에 따른 질화물계 반도체 소자 제조방법을 설명하기 위한 단면도이다. 설명의 편의를 위하여, 소스 전극과 드레인 전극의 도시는 생략하음에 유의하여야 한다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 실시예에 따른 질화물계 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다. 또한, 편의를 위하여, 하기에서는 제1 실시예에 반도체 소자(1)의 제조방법을 기준으로 설명한다.
도 8을 참고하면, 기판(101) 상에 버퍼층(110), 채널층(120), 장벽층(130)을 순차적으로 형성한다. 기판(101)은, 전술한 바와 같이, 성장용 기판으로 실리콘 기판, 사파이어 기판, GaN 기판, SiC 기판 중 어느 하나일 수 있으나 본 발명에서는 일 예로 실리콘 기판인 것을 기준으로 설명한다. 버퍼층(110)은 기판(101) 상에 그리고 채널층(120) 하측에서, 예를 들어 AlN 층을 소정 두께로 성장시켜 형성할 수 있으나 본 발명의 필수 구성요소는 아님에 유의하여야 한다.
또한, 버퍼층(110) 상에 형성되는 채널층(120)은 GaN 등의 질화물계 반도체층이며, 장벽층(130)은 AlGaN 등의 질화물계 반도체층으로, 상기 채널층(120)과장벽층(130)의 계면에 축적되는 전자에 의하여 2DEG층(미도시)이 형성될 수 있다. 상세하게 설명하면, 채널층(120)과 장벽층(130)의 계면에는 GaN과 AlGaN의 격자 상수 차에 의하여 피에조 분극이 발생할 수 있다. 이 때, 피에조 분극 효과 그리고 채널층(120) 및 장벽층(130)의 자발 분극 효과가 작용하여, 양 구성의 계면에 높은 전자 농도인 이차원 전자가스가 발생할 수 있는 것이다.
또한, 장벽층(130) 상에는 캡층(140)이 형성되며, 이는 GaN층을 에피택셜 성장시켜 형성될 수 있으나 본 발명의 필수 구성요소는 아님에 유의하여야 한다.
그리고 나서, 장벽층(130) 또는 캡층(140) 상에 제1 절연층(151)을 형성한다. 제1 절연층(151)은 SiN 등의 질화막, Al2O3 및/또는 SiO2 등의 질화막으로 이루어질 수 있으나 본 발명의 범위가 특정 예시에 의하여 제한되는 것은 아니다. 이러한 제1 절연층(151)은 후속 공정에서 식각되어 절연막(150)을 형성한다. 설명의 편의를 위하여, 이하에서는 상기 제1 절연층(151)과 절연막(150)을 구분하지 않는다.
이후, 소스 전극(160)과 드레인 전극(170)을 형성한다(미도시). 상기 소스 전극(160)과 드레인 전극(170) 형성 과정은 공지된 공정을 통하여 수행될 수 있고 이에 대한 상세한 설명은 생략하도록 한다.
후에, 제1 절연층(151) 내에 사이드월(180)을 형성하며 이에 대하여 상세히 설명하도록 한다.
도 9를 참고하면, 먼저 제1 절연층(151) 상에, 게이트 전극(190)이 형성될 측이 개방되도록 포토레지스트막(PR)을 형성한다. 그 후, 도 10을 참고하면, 상기 포토레지스트막(PR)을 마스크 패턴으로 활용하여 개방된 측 제1 절연층(151)을 식각한다. 이에 의하여, 장벽층(130) 또는 캡층(140)의 일 측 표면이 외부에 노출되는 오프닝(153)이 형성될 수 있다. 이에 의하여 절연막(150)이 완성된다.
그리고 나서,도 11을 참고하면, 사이드월(180)과 동일 물질로 이루어지는 제2 절연층(181)을 절연막(150) 상에 그리고 오프닝(153) 내측벽과, 노출된 장벽층(130) 또는 캡층(140)을 따라 형성한다. 이후, 도 12를 참고하면, 상기 제2 절연층(181)을 식각하여 사이드월(180)을 형성하며 이 때, 전술한 바와 같이, 별도의 마스크 패턴을 필요로 하지 않는다.
후속 공정으로, 도 13을 참고하면, 절연막(150) 상에 그리고 사이드월(180)의 이격 공간을 채우도록 금속층(191)을 형성한다. 상기 금속층(191)은 게이트 전극(190)과 동일 물질로 이루어질 수 있다.
그리고 나서, 금속층(191)을 식각하여 게이트 전극(190)을 형성한다. 이에 대하여 상세히 설명하면, 먼저, 도 14를 참고하면, 게이트 전극(190)이 형성될 측 금속층(191) 상에 포토레지스트막(PR)을 형성한다. 그리고 나서, 도 15를 참고하면, 상기 포토레지스트막(PR)을 마스크 패턴으로 하여 식각 공정을 수행하여 게이트 전극(190)이 형성될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 제1 실시예에 따른 질화물계 반도체 소자
101 : 기판
110 : 버퍼층 120 : 채널층
130 : 장벽층 140 : 캡층
150 : 절연막
151 : 제1 절연층
160 : 소스 전극
170 : 드레인 전극 180 : 사이드월
181 : 제2 절연층
190 : 게이트 전극
2 : 제2 실시예에 따른 질화물계 반도체 소자
201 : 기판
210 : 버퍼층 220 : 채널층
230 : 장벽층 240 : 캡층
250 : 절연막
251 : 제1 절연층
253 : 돌출부
260 : 소스 전극 270 : 드레인 전극
280 : 사이드월
290 : 게이트 전극
3 : 제3 실시예에 따른 질화물계 반도체 소자
301 : 기판
310 : 버퍼층 320 : 채널층
330 : 장벽층 340 : 캡층
350 : 제1 절연막
351 : 제2 절연막
3511 : 저면부 3513 : 사이드월
360 : 소스 전극
370 : 드레인 전극
390 : 게이트 전극
L : 게이트 길이 PR : 포토레지스트막
9 : 종래의 질화물계 반도체 소자
910 : 기판
910 : 채널층 920 : 장벽층
930 : 소스 전극 940 : 드레인 전극
950 : 게이트 전극
960 : 페시베이션층 961 : 오프닝

Claims (19)

  1. 기판;
    상기 기판 상의 채널층;
    상기 채널층 상의 장벽층;
    상기 장벽층 상에서 게이트 전극과 이격되는 소스 전극;
    상기 장벽층 상에서 상기 게이트 전극과 이격되는 드레인 전극;
    상기 장벽층 상의 게이트 전극;
    상기 장벽층 상에서, 상기 소스 전극, 드레인 전극 및 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 절연막; 및
    상기 게이트 전극과 대응되는 위치의 오프닝 내측벽 및 상기 게이트 전극 사이의 사이드월;을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  2. 제1항에 있어서, 상기 사이드월은
    절연물질을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  3. 제1항에 있어서, 상기 사이드월은
    상기 절연막과 동일 물질을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  4. 제1항에 있어서, 상기 사이드월은
    상기 절연막 형성 이후 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
  5. 제1항에 있어서,
    상기 장벽층과 절연막 사이의 미도핑 영역인 캡층;을 추가로 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  6. 기판;
    상기 기판 상의 채널층;
    상기 채널층 상의 장벽층;
    상기 장벽층 상의 게이트 전극;
    상기 장벽층 상에서 상기 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 절연막; 및
    상기 게이트 전극과 대응되는 오프닝 내측벽 및 상기 게이트 전극 사이의 사이드월;을 포함하고,
    상기 절연막은
    상기 오프닝 내측벽을 따라 내측으로 돌출되는 돌출부;를 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  7. 제6항에 있어서, 상기 사이드월은
    상기 오프닝 내측벽에서 상기 돌출부 상에 있는 것을 특징으로 하는 질화물계 반도체 소자.
  8. 제7항에 있어서, 상기 돌출부는
    상기 오프닝 내측벽 최하단에 위치하고, 상기 오프닝 내측벽보다 낮은 높이를 가지는 것을 특징으로 하는 질화물계 반도체 소자.
  9. 제6항에 있어서, 상기 사이드월은
    절연 물질을 포함하고 다층막을 가지는 것을 특징으로 하는 질화물계 반도체 소자.
  10. 제6항에 있어서,
    상기 장벽층과 절연막 사이의 미도핑 영역인 캡층;을 추가로 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  11. 기판;
    상기 기판 상의 채널층;
    상기 채널층 상의 장벽층;
    상기 장벽층 상의 게이트 전극;
    상기 장벽층 상에서 상기 게이트 전극과 대응되는 측이 개방되는 오프닝을 가지는 제1 절연막; 및
    상기 제1 절연막 상의 제2 절연막; 및
    상기 제2 절연막 상의 게이트 전극;을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  12. 제11항에 있어서, 상기 제2 절연막은
    제1 절연막 상에 그리고 상기 오프닝의 내측벽을 따라 끊김 없이 연속적으로 연장되는 것을 특징으로 하는 질화물계 반도체 소자.
  13. 제11항에 있어서, 상기 게이트 전극은
    상기 제1 절연막과 직접 컨택하는 측을 갖지 않는 것을 특징으로 하는 질화물계 반도체 소자.
  14. 제11항에 있어서,
    상기 기판과 채널층 사이의 버퍼층;을 추가로 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  15. 제11항에 있어서, 상기 제2 절연막은
    상기 게이트 전극의 최하단부와 접촉하는 저면부; 및
    상기 제2 절연막의 말단과 이어지며 상기 게이트 전극과 상기 오프닝 내측벽 상에 있는 사이드월;을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
  16. 기판 상에 GaN 등의 질화물계 반도체층인 채널층을 형성하는 단계;
    상기 채널층 상에 AlGaN 등의 질화물계 반도체층인 장벽층을 형성하는 단계;
    상기 장벽층 상에 소스 전극 및 드레인 전극을 형성하는 단계;
    장벽층 상에 오프닝을 가지는 절연막을 형성하는 단계;
    상기 오프닝이 형성된 측 절연막 내측벽에 사이드월을 형성하는 단계; 및
    상기 오프닝 내 형성된 사이드월 내에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조방법.
  17. 제16항에 있어서, 상기 사이드월은
    절연 물질을 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조방법.
  18. 제16항에 있어서, 상기 사이드월 형성단계는
    상기 절연막 상에 게이트 전극이 형성될 측이 개방되도록 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 마스크 패턴으로 상기 절연막을 식각하여 오프닝을 형성하는 단계;
    상기 절연막 상에 그리고 오프닝 내에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조방법.
  19. 제18항에 있어서, 상기 게이트 전극 형성단계는
    상기 절연막 상에 그리고 사이드월에 의하여 규정되는 내부 공간을 따라 금속층을 형성하는 단계; 및
    상기 금속층을 식각하여 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조방법.
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