JP2012004573A

JP2012004573A - 電界効果トランジスタ

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Publication number: JP2012004573A
Application number: JP2011156753A
Authority: JP
Inventors: Norishige Yabune; 憲成矢船; Twynam John; トワイナムジョン
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-07-15
Filing date: 2011-07-15
Publication date: 2012-01-05

Abstract

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。
【選択図】図２０

Description

本発明は、所定の電極がフィールドプレート構造を有する電界効果トランジスタに関する。

周知のように、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ及びＡｌＩｎＧａＮ等の窒化物系化合物半導体材料は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きいので、破壊耐圧が高い。したがって、窒化物系化合物半導体材料を用いた電子デバイスは、高電圧下の動作に優れている。

近時、特にＧａＮを用いた電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）等の電子デバイスを電源デバイス等の高耐圧半導体装置として応用することが期待されている。

ＧａＮを用いたＦＥＴの１つである高電子移動度トランジスタ（ＨＥＭＴ：ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）は、サファイア基板等の半導体基板上に、ＧａＮからなるバッファ層、アンドープＧａＮからなる電子走行層、及び電子走行層に比べて薄いアンドープＡｌＧａＮからなる電子供給層を順次積層した、ヘテロ接合構造を有している。

かかるＨＥＭＴでは、上記のヘテロ接合構造を有する層の上に、ソース電極、ドレイン電極及びゲート電極を形成して、ＦＥТを動作させるが、素子表面には、絶縁性の高い誘電体膜を堆積させている。

このような構造の場合、高電圧下では電極端に高い電界が集中し、ブレークダウンを起こす。

そこで、上記の電界集中を緩和するために、誘電体膜上にフィールドプレートを形成し、電界の集中を緩和させる、ＦＥＴが種々提案されている。

かかるフィールドプレート構造を有するＦＥＴの典型的な例としては、特許文献１、特許文献２及び特許文献３に開示されているものを挙げることができる。

特許文献１及び２にて開示されているＦＥＴでは、誘電体膜と階段状ゲートフィールドプレートとの組合構造を有し、誘電体膜を２層化することによって、高耐圧化及び利特性の両立が図られている。

他方、特許文献３にて開示されているＦＥＴでは、２種類の誘電膜の組合せとゲートフィールドプレート構造とで、高耐圧化及びコラプス抑制の両立が図られている。

特開２０００−１００８３１号公報特開２００１−２３０２６３号公報特開２００４−２００２４８号公報

しかしながら、特許文献１〜３にて提案されているＦＥＴの何れの構造であっても、高電圧下ではフィールドプレート終端に電界が集中し、ＦＥＴが所期の動作をなさなくなってしまう。したがって、高耐圧スイッチング素子等の高耐圧半導体装置として利用できない。

具体的には、特許文献１及び２に記載の技術では、誘電体膜がフィールドプレート直下に存在するのみで、誘電体膜の沿面距離がフィールドプレート長と同じであり、そのためにフィールドプレート終端に高い電界が集中する。

他方、特許文献３に記載の技術では、誘電体膜をフィールドプレート直下のみならずドレイン電極にオーバーラップするようにドレイン電極側に向かって延ばすことによって、誘電体膜の全長をフィールドプレート長よりも長くしているものの、誘電体膜とフィールドプレートの終端との境界に角部が生じているために、この角部に高い電界が集中する。

本発明は、上記技術的課題に鑑みなされたもので、フィールドプレート終端での高い電界の集中を緩和し、もって高耐圧半導体装置として利用可能な電界効果トランジスタの提供を目的とする。

本発明に係る電界効果トランジスタは、ＧａＮ系エピタキシャル基板の電子走行層上に、ゲート電極を挟んで所定の間隔を隔てて配置されたソース電極及びドレイン電極を備えている電界効果トランジスタであって、ゲート電極及びソース電極はドレイン電極を囲み、ソース電極の上部に、ゲート電極の上方を通過してドレイン電極側に庇状に突き出したフィールドプレートが形成され、ＧａＮ系エピタキシャル基板の表面層とフィールドプレートとの間に、誘電体膜が形成され、誘電体膜は、フィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つ当該切れ込みの下端からドレイン電極に接続するように当該ドレイン電極に向かって延びている。

上記電界効果トランジスタにおいて、誘電体膜の切れ込みは、ソース電極に対する印加電圧を接地電位としてゲート電極に所定のゲート電圧を印加すると共にドレイン電極に所定のドレイン電圧を印加したときの、フィールドプレートの終端との境界をなす上端部での電界強度と下端部での電界強度とが等しくなるように、その深さ寸法が設定されている。

このように上記誘電体膜の切れ込みの深さを設定するのは、以下の理由による。

上記切れ込み深さが上記の深さよりも浅い場合には、当該切れ込みの上端部での電界強度が下端部での電界強度を上回り、電界効果トランジスタがブレークダウンし、同様に、上記切れ込み深さが上記の深さよりも深い場合には、当該切れ込みの下端部での電界強度が上端部での電界強度を上回り、電界効果トランジスタがブレークダウンするからである。

最適な誘電体膜の切れ込みの深さ寸法は、誘電体膜の誘電率、フィールドプレート直下の誘電体膜の膜厚、フィールドプレートの長さ、及びフィールドプレートの厚さ寸法等の関係によって決定すべきであるが、例えば、誘電体膜の切れ込みの深さ寸法をｔ１とし、フィールドプレート直下の誘電体膜の膜厚をｔ０とすると、深さ寸法ｔ１は、膜厚ｔ０の１／４より大きく且つ膜厚ｔ０の３／４より小さい範囲に設定されることが好ましい。

本発明では、誘電体膜がフィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つその下端からドレイン電極に接続するように当該ドレイン電極に向かって延びているので、誘電体膜の全長がフィールドプレート長よりも長くなり且つ誘電体膜とフィールドプレート終端との境界に角部が形成されない。そのため、フィールドプレート終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。

本発明に関連する発明の第１の実施の形態に係る電界効果トランジスタの構成を簡略化して示す断面図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図２の続きを示す。本発明に関連する発明の第２の実施の形態に係る電界効果トランジスタの構成を簡略化して示す断面図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図５の続きを示す。本発明に関連する発明の第３の実施の形態に係る電界効果トランジスタの構成を簡略化して示す図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図８の続きを示す。同電界効果トランジスタの製造方法を工程順に示す図であって、図９の続きを示す。本発明に関連する発明の第４の実施の形態に係る電界効果トランジスタの構成を簡略化して示す断面図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図１２の続きを示す。同電界効果トランジスタの製造方法を工程順に示す図であって、図１３の続きを示す。本発明に関連する発明の第５の実施の形態に係る電界効果トランジスタの構成を簡略化して示す図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図１６の続きを示す。同電界効果トランジスタの製造方法を工程順に示す図であって、図１７の続きを示す。本発明の実施の形態に係る電界効果トランジスタの平面図である。図１９のＸ−Ｘ線に沿う断面図である。同電界効果トランジスタの製造方法を工程順に示す図である。同電界効果トランジスタの製造方法を工程順に示す図であって、図２１の続きを示す。同電界効果トランジスタの他の製造方法を工程順に示す図である。同電界効果トランジスタの他の製造方法を工程順に示す図であって、図２３の続きを示す。

以下、本発明の実施の形態を添付図面に基づき詳細に説明する。なお、以下の説明及び本明細書に添付の図面では、同一の機能部品については同一符号を付している。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。

＜第１の実施の形態＞
図１は本発明に関連する発明の第１の実施の形態に係る電界効果トランジスタ３０の構成を簡略化して示す図である。

図１を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０は、高耐圧スイッチング素子等の高耐圧半導体装置に適用されるものであって、ＧａＮ系エピタキシャル基板３２、ソース電極３４、ドレイン電極３６及びゲート電極３８を含む。

ＧａＮ系エピタキシャル基板３２は、サファイア基板等の半導体基板上にＧａＮからなるバッファ層、アンドープＧａＮからなる電子走行層、及び電子走行層に比べて薄いアンドープＡｌＧａＮからなる電子供給層を順次積層した、ヘテロ接合構造を有している。これらのバッファ層、電子走行層及び電子供給層は、分子線エピタキシ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ：ＭＢＥ）成長法等のエピタキシャル成長法によって上記半導体基板上に形成されている。本実施の形態においては、バッファ層の膜厚は２０ｎｍ、電子走行層の膜厚は２ｎｍ、電子供給層の膜厚２５ｎｍに設定されている。このＧａＮ系エピタキシャル基板３２では、そのエピタキシャル層構造の一部を電子走行層が露出するまでエッチング除去することにより、図示しない素子間分離メサが形成されている。

ソース電極３４及びドレイン電極３６は、ＧａＮ系エピタキシャル基板３２の電子走行層上に所定の間隔を開けてオーミック接触している。

ゲート電極３８は、ソース電極３４とドレイン電極３６との間においてＧａＮ系半導体基板３２の電子走行層にショットキー接合している。このゲート電極３８は、その上部にソース電極３４及びドレイン電極３６の両側に庇状に突き出したフィールドプレート４０を有している。

フィールドプレート４０のソース電極３４側の第１の庇部４２は、その終端がゲート電極３８とソース電極３４との中間位置よりもゲート電極３８寄りに位置している。これに対し、フィールドプレート４０のドレイン電極３６側の第２の庇部４４は、その終端がゲート電極３８とドレイン電極３６との中間位置よりもドレイン電極３６側に位置している。すなわち、第２の庇部４４の突出長さは、第１の庇部４２の突出長さより遥かに大きく設定されている。

フィールドプレート４０の第１及び第２の庇部４２，４４とＧａＮ系エピタキシャル基板３２の電子走行層との間には、誘電体膜４６が形成されている。この誘電体膜４６は、ＴａＯｘからなる。本実施の形態においては、ＴａＯｘとしてＴａ_２Ｏ_５が採用されている。

ソース電極３４側においては、誘電体膜４６は、フィールドプレート４０の第１の庇部４２の直下領域において当該第１の庇部４２の終端面と面一状態となるように第１の切れ込み４８が形成され且つ当該第１の切れ込み４８の下端からソース電極３４にオーバーラップするように当該ソース電極３４に向かって平坦状に延びている。これに対し、ドレイン電極３６側においては、誘電体膜４６は、フィールドプレート４０の第２の庇部４４の直下領域において当該第２の庇部４４の終端面と面一状態となるように第２の切れ込み５０が形成され且つ当該第２の切れ込み５０の下端からドレイン電極３６にオーバーラップするように当該ドレイン電極３６に向かって平坦状に延びている。

特に、誘電体膜４６の第２の切れ込み５０は、ソース電極３４に対する印加電圧を接地電位としてゲート電極３８に所定のゲート電圧ＶＧを印加すると共にドレイン電極３６に所定のドレイン電圧ＶＤを印加したときの、フィールドプレート４０の第２の庇部４４の終端との境界をなす上端部５２での電界強度Ｅ１と下端部５４での電界強度Ｅ２とが等しくなるように、その深さ寸法が設定されている。

このように、上記誘電体膜４６の第２の切れ込み５０の深さを設定するのは、上記第２の切れ込み５０の深さが上記の深さよりも浅い場合には、当該第２の切れ込み５０の上端部５２での電界強度Ｅ１が下端部５４での電界強度Ｅ２を上回り、ＦＥＴ３０がブレークダウンし、同様に、上記第２の切れ込み５０の深さが上記の深さよりも深い場合には、当該第２の切れ込み５０の下端部５４での電界強度Ｅ２が上端部５２での電界強度Ｅ１を上回り、ＦＥＴ３０がブレークダウンするからである。

最適な誘電体膜４６の第２の切れ込み５０の深さ寸法は、誘電体膜４６の誘電率、フィールドプレート４０の第２の庇部４４の直下の誘電体膜４６の膜厚、フィールドプレート４０の第２の庇部５０の長さ、及びフィールドプレート４０の厚さ寸法等の関係によって決定すべきであるが、本実施の形態においては、誘電体膜４６の第２の切れ込み５０の深さ寸法をｔ１とし、フィールドプレート４０の第２の庇部４４の直下の誘電体膜４６の膜厚をｔ０とすると、深さ寸法ｔ１は、膜厚ｔ０の１／４より大きく且つ膜厚ｔ０の３／４より小さい範囲とされている。

なお、本実施の形態においては、誘電体膜４６の第１の切れ込み４８の深さ寸法は、第２の切れ込み５０の深さと同様に設定されている。

図２及び図３は電界効果トランジスタの製造方法を工程順に示す図である。なお、図２においては、ＭＢＥ法により、半導体基板上に上記のバッファ層、電子走行層及び電子供給層が順次積層してなるエピタキシャル層構造を得、その後、エピタキシャル層構造の一部を電子走行層が露出するまでエッチング除去して上記の素子間分離メサを形成する、プロセス前工程については省略している。

まず、図２（Ａ）に示すように、リフトオフによるソース電極３４及びドレイン電極３６のオーミック接触工程を行なう。具体的には、まず、ＧａＮ系エピタキシャル基板３２上にレジストを用いてパターン形成を行ない、次にＧａＮ系エピタキシャル基板３２の電子走行層上に、チタン、アルミニウム及びモリブデン−金合金等の金属からなる金属膜を蒸着させる。そして、レジストパターンをレジスト剥離液により除去すると同時に、レジストパターン上に形成された金属膜も剥離除去することにより、レジストパターンのスペース部のＧａＮ系エピタキシャル基板３２上に金属膜のパターンを得て、ＧａＮ系エピタキシャル基板３２の電子走行層上にソース電極３４及びドレイン電極３６を形成し、所定の温度（本実施の形態では６５０℃）でアニールを行なうことでオーミック接触を取る。

次に、図２（Ｂ）に示すように、誘電体膜形成工程を行なう。具体的には、スパッタリング法又はＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｔｉｏｎ）法等により、Ｔａ_２Ｏ_５からなる誘電体膜４６（例えば、膜厚：３５０ｎｍ）を全面に形成する。

続いて、ゲート開口工程を行なう。具体的には、図２（Ｃ）に示すように、ゲート形成領域以外の領域にレジスト６０を塗布してマスクし、ドライエッチング又はＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を行なう。その結果、図２（Ｄ）に示すように、ゲート形成領域の誘電体膜４６がエッチング除去され、ＧａＮ系エピタキシャル基板３２の電子走行層が露出する開口６２が形成される。この時点で、レジスト６０は、用済みであるので除去する。このレジスト６０の除去方法としては、Ｏ_２プラズマ中で灰化する方法及び剥離液を用いる方法等が採用可能である。以下のレジストの除去についても、同様の方法で除去される。

ゲートを形成するための開口６２が形成されると、図３（Ａ）に示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口６２を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜７０を形成する。

その後、ゲート電極形成工程を行なう。具体的には、図３（Ｂ）に示すように、フィールドプレート形成領域上にレジスト７２を塗布してマスクし、エッチング時間を調整してドライエッチングを行なう。その結果、図３（Ｃ）に示すように、レジスト塗布領域以外の領域のゲート金属膜７０及び誘電体膜４６の一部がエッチング除去され、フィールドプレート４０を有するゲート電極３８がＧａＮ系エピタキシャル基板３２の電子走行層上にショットキー接合される。この時点でレジスト７２は、用済みであるので除去する。

上記一連の工程を経て、図３（Ｄ）に示すように、本実施の形態に係るＦＥＴ３０が作製される。

上記構成において、ソース電極３４に対する印加電圧を接地電位としてゲート電極３８に所定のゲート電圧ＶＧを印加すると共にドレイン電極３６に所定のドレイン電圧ＶＤを印加し、それによってＦＥＴ３０が動作される。

このとき、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極３８のドレイン電極３６側端部にかかる電界がゲート電極３８のフィールドプレート４０の働きにより緩和されることにより、ゲート耐圧が向上する。

特に、大信号動作時には、誘電体膜４６がゲート電極３８のフィールドプレート４０の直下領域において当該フィールドプレート４０の終端面と面一状態となるように切れ込み５０が形成されその下端からドレイン電極３６にオーバーラップするように当該ドレイン電極３６に向かって延びているので、誘電体膜４６の全長がフィールドプレート長よりも長くなり且つ誘電体膜４６とフィールドプレート４０の終端との境界に角部が形成されない。そのため、フィールドプレート４０の終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。

＜第２の実施の形態＞
図４は本発明に関連する発明の第２の実施の形態に係る電界効果トランジスタ３０の構成を簡略化して示す図である。

図４を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０の特徴は、ソース電極３４とフィールドプレート４０の第１の庇部４２の終端面との間、及びドレイン電極３６とフィールドプレート４０の第２の庇部４４の終端面との間に、それぞれ、リセス８０が形成されている点にあり、その他の構成は第１の実施の形態と同様である。

図５及び図６は電界効果トランジスタ３０の製造方法を工程順に示す図である。なお、図６においては上記のプロセス前工程を省略して示している。

図５（Ａ）〜図６（Ｂ）までのソース電極３４及びドレイン電極３６のオーミック接触工程からフィールドプレート４０を有するゲート電極３８の形成工程に至るまでは、第１の実施の形態と同様であるので、それらの製造工程についての説明は省略する。

フィールドプレート構造を有するゲート電極３８の形成が終了すると、図６（Ｃ）に示すように、リセス形成領域以外の領域にレジスト９０を塗布してマスクし、ドライエッチングを行なう。その結果、図６（Ｄ）に示すように、レジスト９０が塗布されていないリセス形成領域の誘電体膜４６の一部が除去され、ソース電極３４及びフィールドプレート４０の第１の庇部４８の終端面間、並びにドレイン電極３６及びフィールドプレート４０の第２の庇部５０の終端面間にリセス８０が形成される。この時点でレジスト９０は、用済みであるので除去する。

このような工程を経て、図４に示す本実施の形態に係るＦＥＴ３０が作成される。

上記構成において、ドレイン電極３６とフィールドプレート４０の終端面との間にリセス８０が形成されているので、電界集中がドレイン電極３６側にシフトし、それによってゲート電極３８のドレイン電極３６側端部の電界集中を効果的に分散・緩和することができる。なお、その他の作用・効果は第１の実施の形態と同様である。

＜第３の実施の形態＞
図７は本発明に関連する発明の第３の実施の形態に係る電界効果トランジスタ３０の構成を簡略化して示す断面図である。

図７を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０の特徴は、誘電体膜４６が互いに誘電率の異なる第１及び第２の誘電膜１００，１０２からなる２層構造を有している点にあり、その他の構成は第１の実施の形態と同様である。

上層の第１の誘電体膜１００の誘電率は、下層の第２の誘電体膜１０２の誘電率よりも高く設定されている。具体的には、第１の誘電体膜１００はＴａＯｘからなり、第２の誘電体膜１０２はＳｉＮｘからなる。本実施の形態においては、第１の誘電体膜１００としてＴａ_２Ｏ_５が採用されており、第２の誘電体膜１０２としてはＳｉＮが採用されている。

図８〜図１０は電界効果トランジスタ３０の製造方法を工程順に示す図である。なお、図８においては上記のプロセス前工程を省略して示している。

まず、図８（Ａ）に示すように、リフトオフにより、ＧａＮ系エピタキシャル基板３２の電子走行層上にソース電極３４及びドレイン電極３６形成しこれらの電極３４，３６のオーミック接触を取る。

次に、図８（Ｂ）に示すように、スパッタリング又はＣＶＤ法等により、ソース電極３４及びドレイン電極３６との間のＧａＮ系エピタキシャル基板３２の電子走行層上にＳｉＮ膜からなる第２の誘電体膜１０２（例えば、膜厚：５０ｎｍ）を形成する。

さらに、図８（Ｃ）に示すように、スパッタリング又はＣＶＤ法等により、全面にＴａ_２Ｏ_５からなる第１の誘電体膜１００（例えば、膜厚：１５０ｎｍ）を全面に形成する。

続いて、図９（Ａ）に示すように、ゲート形成領域以外の領域にレジスト１１０を塗布してマスクし、ドライエッチング又はＲＩＥを行なう。その結果、図９（Ｂ）に示すように、ゲート形成領域の第１の誘電体膜１００及び第２の誘電体膜１０２がエッチング除去され、ＧａＮ系エピタキシャル基板３２の電子走行層が露出する開口１１２が形成される。この時点で、レジスト１１０は、用済みであるので除去する。

ゲートを形成するための開口１１２が形成されると、図９（Ｃ）に示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口１１２を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜１１４を形成する。

その後、図１０（Ａ）に示すように、フィールドプレート形成領域上にレジスト１２０を塗布して、エッチング時間を調整してドライエッチングを行なう。その結果、図１０（Ｂ）に示すように、レジスト塗布領域以外の領域のゲート金属膜１１４及び第１の誘電体膜１００の一部がエッチング除去され、フィールドプレート４０を有するゲート電極３８がＧａＮ系エピタキシャル基板３２の電子走行層上にショットキー接合される。この時点でレジスト１２０は、用済みであるので除去する。

上記一連の工程を経て、図７に示した本実施の形態に係るＦＥＴ３０が作製される。

上記構成において、誘電体膜４６を２層構造とし、上層の第１の誘電体膜１００の誘電率を下層の第２の誘電体膜１０２の誘電率よりも高く設定しているので、コラプス及びゲート耐圧のバランスが改善されると共に、製造プロセス上のばらつきにより表面状態が変動したときであっても、電界効果トランジスタの良好な性能を安定して実現することができる。なお、その他の作用・効果は第１の実施の形態と同様である。

＜第４の実施の形態＞
図１１は本発明に関連する発明の第４の実施の形態に係る電界効果トランジスタ３０の構成を簡略化して示す図である。

図１１を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０の特徴は、ソース電極３４とフィールドプレート４０の第１の庇部４８の終端面との間、及びドレイン電極３６とフィールドプレート４０の第２の庇部５０の終端面との間に、それぞれ、リセス１３０が形成されている点にあり、その他の構成は第３の実施の形態と同様である。

図１２〜１４は電界効果トランジスタ３０の製造方法を工程順に示す図である。なお、図１２においては上記のプロセス前工程を省略して示している。

図１２（Ａ）〜図１４（Ａ）までのソース電極３４及びドレイン電極３６のオーミック接触工程からフィールドプレート４０を有するゲート電極３８の形成工程に至るまでは、第３の実施の形態と同様であるので、それらの製造工程についての説明は省略する。

フィールドプレート構造を有するゲート電極３８の形成が終了すると、図１４（Ｂ）に示すように、リセス形成領域以外の領域にレジスト１４０を塗布してマスクし、ドライエッチングを行なう。その結果、図１４（Ｃ）に示すように、レジスト１４０が塗布されていないリセス形成領域の第１の誘電体膜１００が除去され、ソース電極３４及びフィールドプレート４０の第１の庇部４８の終端面間、並びにドレイン電極３６及びフィールドプレート４０の第２の庇部５０の終端面間にリセス１３０が形成される。このとき、第２の誘電体膜１０２は、エッチングストッパとして機能する。なお、レジス１４０は、用済みであるので除去する。

このような工程を経て、図１１に示す本実施の形態に係るＦＥＴ３０が作成される。

上記構成において、ドレイン電極３６とフィールドプレート４０の終端面との間にリセス１３０が形成されているので、電界集中がドレイン電極３６側にシフトし、それによってゲート電極３８のドレイン電極３６側端部の電界集中を効果的に分散・緩和することができる。なお、その他の作用・効果は第３の実施の形態と同様である。

＜第５の実施の形態＞
図１５は本発明に関連する発明の第５の実施の形態に係る電界効果トランジスタ３０の構成を簡略化して示す断面図である。

図１５を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０の特徴は、第２の誘電体膜１０２をゲート電極３８とＧａＮ系エピタキシャル基板３２の電子走行層との間に介在させることによってＭＩＳ型とした点にあり、その他の構成は第３の実施の形態と同様である。

図１６〜１８は電界効果トランジスタ３０の製造方法を工程順に示す図である。なお、図１６においてはプロセス前工程を省略して示している。

まず、図１６（Ａ）に示すように、リフトオフにより、ＧａＮ系エピタキシャル基板３２の電子走行層上にソース電極３４及びドレイン電極３６形成しこれらの電極３４，３６のオーミック接触を取る。

次に、図１６（Ｂ）に示すように、スパッタリング又はＣＶＤ法等により、ソース電極３４及びドレイン電極３６との間のＧａＮ系エピタキシャル基板３２の電子走行層上にＳｉＮ膜からなる第２の誘電体膜１０２を形成し、さらに、図１６（Ｃ）に示すように、スパッタリング又はＣＶＤ法等により、全面にＴａ_２Ｏ_５からなる第１の誘電体膜１００を形成する。

続いて、図１７（Ａ）に示すように、ゲート形成領域以外の領域にレジスト１５０を塗布してマスクし、ドライエッチング又はＲＩＥを行なう。その結果、図１７（Ｂ）に示すように、ゲート形成領域の第１の誘電体膜１００がエッチング除去され、ゲート形成領域に第２の誘電幕１０２が露出する開口１５２が形成される。このとき、第２の誘電体膜１０２はエッチングストッパとして機能する。レジスト１５０は、用済みであるので除去する。

ゲートを形成するための開口１５２が形成されると、図１７（Ｃ）に示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口１５２を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜１５４を形成する。

その後、図１８（Ａ）に示すように、フィールドプレート形成領域上にレジスト１６０を塗布してマスクし、エッチング時間を調整してドライエッチングを行なう。その結果、図１８（Ｂ）に示すように、レジスト塗布領域以外の領域のゲート金属膜１５４及び第１の誘電体膜１００の一部がエッチング除去され、フィールドプレート４０を有するゲート電極３８がＧａＮ系エピタキシャル基板３２の電子走行層上にショットキー接合される。この時点でレジスト１６０は、用済みであるので除去する。

上記一連の工程を経て、図１５に示した本実施の形態に係るＦＥＴ３０が作製される。

上記構成において、第２の誘電体膜１０２をゲート電極３８とＧａＮ系エピタキシャル基板３２の電子走行層との間に介在させてＭＩＳ型としているので、電力を扱うパワートランジスタとしても、そのスイッチング速度が速くなり、破壊耐量も大きくなる等の利点がある。その他の作用・効果は第３の実施の形態と同様である。

＜本発明の実施の形態＞
図１９は本発明の実施の形態に係る電界効果トランジスタ３０の平面図、図２０は図１９のＸ−Ｘ線に沿う断面図である。

図１９及び図２０を参照して、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）３０は、円形形状をなすドレイン電極３６と、ドレイン電極３６に対して径方向外方に所定の間隔を隔てて配置され、当該ドレイン電極３６と同心の環状形状をなすゲート電極３８と、ゲート電極３８に対して径方向外方に配置され、ドレイン電極３６と同心の環状形状をなすソース電極３４とを含む。なお、ゲート電極３８の径寸法は、ソース電極３４の径寸法よりも小に設定されている。

ソース電極３４の上部には、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成されている。それゆえ、このゲート電極３８は、ソース電極３８よりも径方向外方に引出された導体パターン１７２を介してゲート取出し電極１７４に接続されている。

ソース電極３４及びドレイン電極３６がオーミック接触するＧａＮ系エピタキシャル基板３２の電子走行層とフィールドプレート１７０との間には、ＴａＯｘからなる誘電体膜４６が形成されている。本実施の形態においては、ＴａＯｘとしてＴａ_２Ｏ_５が採用されている。

誘電体膜４６は、フィールドプレート１７０の直下領域において当該フィールドプレート１７０の終端面と面一状態となるように切れ込み１７６が形成され且つ当該切れ込み１７６の下端からドレイン電極３６にオーバーラップするように当該ドレイン電極３６に向かって平坦状に延びている。

誘電体膜４６の切れ込み１７６は、ソース電極３４に対する印加電圧を接地電位としてゲート電極３８に所定のゲート電圧ＶＧを印加すると共にドレイン電極３６に所定のドレイン電圧ＶＤを印加したときの、フィールドプレート１７０の終端との境界をなす上端部１７８での電界強度Ｅ１と下端部１８０での電界強度Ｅ２とが等しくなるように、その深さ寸法が設定されている。

このように、上記誘電体膜４６の切れ込み１７６の深さを設定するのは、上記切れ込み１７６の深さが上記の深さよりも浅い場合には、当該切れ込み１７６の上端部１７８での電界強度Ｅ１が下端部１８０での電界強度Ｅ２を上回り、ＦＥＴ３０がブレークダウンし、同様に、上記切れ込み１７６の深さが上記の深さよりも深い場合には、当該切れ込み１７６の下端部１８０での電界強度Ｅ２が上端部１７８での電界強度Ｅ１を上回り、ＦＥＴ３０がブレークダウンするからである。

最適な誘電体膜４６の切れ込み１７６の深さ寸法は、誘電体膜４６の誘電率、フィールドプレート１７０の直下の誘電体膜４６の膜厚、フィールドプレート１７０の長さ、及びフィールドプレート１７０の厚さ寸法等の関係によって決定すべきであるが、本実施の形態においては、誘電体膜４６の切れ込み１７６の深さ寸法をｔ１とし、フィールドプレート１７０の直下の誘電体膜４６の膜厚をｔ０とすると、深さ寸法ｔ１は、膜厚ｔ０の１／４より大きく且つ膜厚ｔ０の３／４より小さい範囲とされている。

図２１及び図２２は電界効果トランジスタ３０の製造方法を工程順に示す図である。なお、図２１においては、上記のプロセス前工程を省略して示している。

まず、図２１（Ａ）に示すように、リフトオフによりＧａＮ系エピタキシャル基板３２の電子走行層上にソース電極３４及びドレイン電極３６を形成しこれらの電極３４，３６のオーミック接触を取った後、ゲート電極３８をＧａＮ系エピタキシャル基板３２の電子走行層上に形成する。

次に、図２１（Ｂ）に示すように、スパッタリング法又はＣＶＤ法等により、Ｔａ_２Ｏ_５からなる誘電体膜４６（例えば、膜厚：３５０ｎｍ）を形成する。

続いて、図２１（Ｃ）に示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、全面にニッケル及び金等の金属を順次積層しフィールドプレート金属膜１９０を形成する。

その後、図２２（Ａ）に示すように、フィールドプレート形成領域にレジスト２００を塗布してマスクし、エッチング時間を調整してドライエッチング又はＲＩＥを行なう。その結果、図２２（Ｂ）に示すように、レジスト２００が塗布されていない領域のフィールドプレート金属膜１９０及び誘電体膜４６の一部がエッチング除去され、フィールドプレート１７０を有するソース電極３４が形成される。この時点で、レジスト２００は、用済みであるので除去する。

上記一連の工程を経て、図１９及び図２０に示すような本実施の形態に係るＦＥＴ３０が作製される。

ところで、本実施の形態に係るＦＥＴ３０は、図２３及び図２４に示す製造方法によっても作製可能である。

まず、図２３（Ａ）に示すように、リフトオフによりＧａＮ系エピタキシャル基板３２の電子走行層上にドレイン電極３６を形成しこの電極３６のオーミック接触を取った後、ゲート電極３８をＧａＮ系エピタキシャル基板３２の電子走行層上に形成する。

次に、図２３（Ｂ）に示すように、スパッタリング法又はＣＶＤ法等により、全面にＴａ_２Ｏ_５からなる誘電体膜４６（例えば、膜厚：３５０ｎｍ）を形成する。

そして、図２３（Ｃ）に示すように、ソース形成領域以外の領域にレジスト２１０を塗布してマスクし、ドライエッチング又はＲＩＥによりＧａＮ系エピタキシャル基板３２の電子走行層が露出するようにソース形成領域の誘電体膜４６をエッチング除去する。この時点で、レジスト２１０は、用済みであるので除去する。

続いて、図２４（Ａ）に示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、全面にニッケル及び金等の金属を順次積層しゲート金属膜２１２を形成する。

その後、図２４（Ｂ）に示すように、フィールドプレート形成領域にレジスト２１４を塗布してマスクし、エッチング時間を調整してドライエッチング又はＲＩＥを行なう。その結果、図２４（Ｃ）に示すように、レジスト２１４が塗布されていない領域のゲート金属膜２１２及び誘電体膜４６の一部がエッチング除去され、フィールドプレート１７０を有するソース電極３４が形成される。この時点で、レジスト２１４は、用済みであるので除去する。

上記構成において、ソース電極３４に対する印加電圧を接地電位としてゲート電極３８に所定のゲート電圧ＶＧを印加すると共にドレイン電極３６に所定のドレイン電圧ＶＤを印加することによって、ＦＥＴ３０が動作される。

このとき、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極３８のドレイン電極３６側端部にかかる電界がソース電極３４のフィールドプレート１７０の働きにより緩和されることにより、ゲート耐圧が向上する。

特に、大信号動作時には、誘電体膜４６がソース電極３４のフィールドプレート１７００の直下領域において当該フィールドプレート１７０の終端面と面一状態となるように切れ込み５０が形成されその下端からドレイン電極３６にオーバーラップするように当該ドレイン電極３６に向かって延びているので、誘電体膜４６の全長がフィールドプレート長よりも長くなり且つ誘電体膜４６とフィールドプレート１７０の終端との境界に角部が形成されない。そのため、フィールドプレート１７０の終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。

なお、本発明は上記実施の形態に限定されるものではない。本発明の実施の形態においては、誘電体膜がＴａＯｘからなる１層構造を有する例について記載した。しかし、本発明はそのような構成には限定されない。誘電体膜をＳｉＮｘ、ＳｉＯ_２又はＨｆＯｘからなる１層構造としてもよい。また、第３〜第５の実施の形態においては、誘電体膜として、上層が第１の誘電体膜がＴａＯｘからなり、下層の第２の誘電体膜がＳｉＮｘからなる２層構造を有する例について記載した。しかし、そのような構成には限定されない。上層の第１の誘電体膜をＳｉＮｘ、ＳｉＯ_２又はＨｆＯｘからなる構成としてもよい。さらに、第５及び本発明の実施の形態において、ソース電極のフィールドプレートの終端とドレイン電極との間にリセスを形成しても構わない。この場合、電界集中がドレイン電極側にシフトし、それによってゲート電極のドレイン電極側端部の電界集中を効果的に分散・緩和することが可能となる。さらに、リセスの形状に関し、凹形に限らず、側壁を階段状にエッチングした多段リセスとすることもできる。その他、本明細書に添付の特許請求の範囲内での種々の設計変更及び修正を加え得ることは勿論である。

すなわち、本明細書で開示した実施の形態は単に例示であって、本発明が上述した実施の形態のみに限定されるわけではない。本発明の範囲は、本明細書の記載内容を参酌した上で、別紙の特許請求の範囲における請求項によって示され、そこに記載された文言と均等の意味及び範囲内での全ての変更を含む。

３０電界効果トランジスタ（ＦＥＴ）
３２ＧａＮ系エピタキシャル基板
３４ソース電極
３６ドレイン電極
３８ゲート電極
４０，１７０フィールドプレート
４６誘電体膜
５０，１７６切れ込み
８０，１３０リセス
１００第１の誘電体膜
１０２第２の誘電体膜

Claims

ＧａＮ系エピタキシャル基板の電子走行層上に、ゲート電極を挟んで所定の間隔を隔てて配置されたソース電極及びドレイン電極を備えている電界効果トランジスタであって、
前記ゲート電極及び前記ソース電極は前記ドレイン電極を囲み、前記ソース電極の上部に、前記ゲート電極の上方を通過して前記ドレイン電極側に庇状に突き出したフィールドプレートが形成され、
前記ＧａＮ系エピタキシャル基板の表面層と前記フィールドプレートとの間に、誘電体膜が形成され、
前記誘電体膜は、前記フィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つ当該切れ込みの下端から前記ドレイン電極に接続するように当該ドレイン電極に向かって延びていることを特徴とする電界効果トランジスタ。
前記誘電体膜の切れ込みの深さは、前記フィールドプレート直下の誘電体膜の膜厚の１／４より大きく且つ３／４より小さい範囲に設定されていることを特徴とする請求項１に記載の電界効果トランジスタ。
前記誘電体膜の切れ込みは、
前記ソース電極に対する印加電圧を接地電位として前記ゲート電極に所定のゲート電圧を印加すると共に前記ドレイン電極に所定のドレイン電圧を印加したときの、前記フィールドプレートの終端との境界をなす上端部での電界強度と下端部での電界強度とが等しくなるように、その深さ寸法が設定されていることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。