KR100304360B1 - 기판내에공기가채워진트렌치를구비하는집적소자및그제조방법 - Google Patents

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Abstract

본 발명은 금속 배선과 기판 사이의 상호 간섭작용을 최소화함으로써 배선을 통해 보다 안정적으로 신호를 전달할 수 있고, 인덕터를 이루는 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시켜 인덕터의 성능을 향상시킬 수 있는, 공기가 채워진 트렌치를 갖는 집적소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 집적소자는 기판, 기판 내에 형성된 트렌치 및 트렌치 주변의 기판 및 트렌치의 입구를 덮는 유전체막, 상기 트렌치 및 유전체막 사이에 형성된 공기층을 포함하는데 그 특징이 있다. 또한, 본 발명에 따른 집적소자 제조 방법은 기판을 선택적으로 식각하여 상기 기판 내에 다수의 트렌치를 형성하고, 전체 구조 상에 유전체막을 형성하여 상기 트렌치 입구를 메움으로써 트렌치 내에 공기층을 형성하는 과정을 포함하는데 그 특징이 있다.

Description

기판 내에 공기가 채워진 트렌치를 구비하는 집적소자 및 그 제조 방법{Integrated device having air-gap trench in substrate and method for forming the same}
본 발명은 집적 소자 제조 방법에 관한 것으로서, 특히 기판 변환 기술을 이용하여 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시킬 수 있는, 공기가 채워진 트렌치를 갖는 집적소자 및 그 제조 방법에 관한 것이다.
최근 기판에 인덕터를 집적하는 이른바 집적형 인덕터(Integrated Inductor, 혹은 Monolithic Inductor)의 구현이 가능하게 됨에 따라 능동소자 및 정합회로를 한 칩에 집적하려는 시도가 활발히 전개되고 있다. 일반적으로, RF IC (Radio Frequency Integrated Circuits) 설계에서 임피던스(impedance) 정합을 위해 인덕터를 사용하는데, 정합회로의 성능은 인덕터의 인덕턴스(Inductance)뿐만 아니라 충실도(Quality Factor)에 의해서 결정된다.
집적형 인덕터의 충실도는 기판에 따라 크게 달라진다. 인덕터의 충실도는 금속 배선의 저항, 인덕터를 이루는 금속 배선과 기판간에 존재하는 기생 캐패시턴스(capacitance)에 의한 간섭작용(capacitive coupling)과 관계가 있으며 기생 캐패시턴스가 크면 클수록 인덕터의 충실도는 저하된다.
현재 GaAs 또는 실리콘 웨이퍼 위에 집적화된 형태로 사용되는 나선형 인덕터(spiral inductor) 및 캐패시터 등의 수동소자에서는 기판의 손실(substrate loss)에 의해 원하지 않는 기생 저항 및 기생 캐패시턴스 등이 발생하고, 이로 인해서 나선형 인덕터의 주요 특성 변수인 충실도(Q)가 낮아지고, 자체 공명 진동수(self resonant frequency)(fωo)가 낮아져서 RF IC에 적용될 때 문제가 된다. 이러한 문제점을 해결하기 위해서는 기생 저항 및 기판의 기생 캐패시턴스에 의한 간섭 영향을 감소시켜야 한다.
기판의 기생 캐패시턴스 용량을 감소시키기 위해서는 인덕터를 이루는 금속배선과 기판 사이의 유전체 두께를 증가시키거나, 기판의 성질을 변화시키는 방법이 있다.
도1a는 종래 기술에 따라 형성된 인덕터 소자의 평면도로서, 정방형의 제2 금속 배선(6)과 제1 금속 배선(3)이 비아홀(via hole, 연결 접점)(5)을 통해 연결되어 인덕터 구조를 이루고 있는 것을 보이고 있다.
도1b는 도1a의 A-A'선을 따른 단면도로서, 실리콘 기판(1) 상에 제1 층간절연막(2), 제1 금속배선(3) 및 제2 층간절연막(4)을 형성한 후, 제2 층간절연막(4)을 선택적으로 식각하여 제1 금속배선(3)을 노출시키는 비아홀(5)을 형성하고, 비아홀(5)을 통하여 인덕터를 이루는 제1 금속 배선(3)과 제2 금속배선(6)을 연결한 것을 보이고 있다. 도1b에서 도면 부호 '7'은 인덕터 소자를 보호하는 보호막을 나타낸다.
도1a 및 도1b에 도시한 종래의 인덕터 구조에서 기생 캐패시턴스는 실리콘 기판(1)과 제2 금속 배선(6) 사이의 유전체 두께 즉, 층간절연막(2, 4)의 두께에 의해서 결정되는데, 층간절연막(2, 4)의 두께를 증가시켜 기생 캐패시턴스를 감소시키는데는 한계가 있다.
또한, 전도성을 갖는 실리콘 기판의 손실로 인하여 캐패시턴스의 간섭 작용(capacitive coupling)이 발생하는데, 이러한 영향에 따른 인덕터의 소자 특성 저하 정도를 전혀 고려할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 금속 배선과 기판 사이의 상호 간섭작용(coupling)을 최소화함으로써 배선을 통해 보다 안정적으로 신호를 전달할 수 있는, 공기가 채워진 트렌치를 기판 내에 구비하는 집적소자 및 그 제조 방법 을 제공하는데 그 목적이 있다.
또한, 본 발명은 인덕터를 이루는 금속 배선과 기판 사이의 기생 캐패시턴스를 감소시켜 인덕터의 성능을 향상시킬 수 있는, 공기가 채워진 트렌치를 갖는 집적소자 및 그 제조 방법을 제공하는데 그 다른 목적이 있다.
도1a 및 도1b는 각각 종래 기술에 따른 인덕터의 평면도 및 단면도,
도2a 및 도2b는 각각 본 발명의 제1 실시예에 따른 인덕터의 평면도 및 단면도,
도3a 내지 도3i는 본 발명의 제1 실시예에 따른 인덕터 제조 공정 단면도,
도4a 및 도4b는 각각 본 발명의 제2 실시예에 따른 인덕터의 평면도 및 단면도,
도5a 및 도5b는 각각 본 발명의 제3 실시예에 따른 인덕터의 평면도 및 단면도,
도6a 내지 도6f는 본 발명의 제3 실시예에 따른 인덕터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
10a, 10b, 30, 50: 실리콘 기판 11, 13, 32, 34, 52: 산화막
12, 54, 56: 감광막 패턴 14, 31: 공기층
15, 16, 17, 19, 33, 35, 37, 53, 59, 60, 62: 유전체막
18, 21, 35,38, 61, 64: 금속배선 20, 38, 63: 비아홀
22, 40, 65: 보호막 57, 66: 트렌치
58: 개구부
상기와 같은 목적을 달성하기 위한 본 발명은, 집적소자 제조 방법에 있어서, 기판을 선택적으로 식각하여 상기 기판 내에 다수의 제1 트렌치를 형성하는 제1 단계; 및 상기 제1 트렌치 입구를 덮는 제1 유전체막을 형성하여, 상기 제1 유전체막과 상기 제1 트렌치 사이에 공기층을 형성하는 제2 단계를 포함하는 집적소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 집적소자에 있어서, 기판; 상기 기판 내에 형성된 다수의 트렌치; 상기 트렌치 입구 주변의 상기 기판 및 상기 트렌치의 입구를 덮는 제1 유전체막; 및 상기 트렌치 및 상기 제1 유전체막 사이에 형성된 공기층을 포함하는 집적소자를 제공한다.
본 발명은 RF IC에 적용되는 나선형 인덕터(spiral inductor) 등에서 기판 손실(substrate loss)에 의하여 발생하는 기생 캐패시턴스 용량을 감소시키기 위해서, 인덕터 코일 금속 배선과 중첩되는 기판 부분에 트렌치(trench)를 형성하고 트렌치 내부에 공기층을 형성하여 기판 손실을 최대한 억제하고 기판의 성질을 변환시킴으로써 기판 손실 및 캐패시턴스의 간섭 작용에 의한 소자 특성 저하를 방지하는데 그 특징이 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 보다 상세하게 설명한다.
도2a는 본 발명의 제1 실시예에 따른 인덕터의 평면도이고, 도2b는 도2a의 A-A'선을 따른 단면도로서, 인덕터의 제2 금속배선(21)과 중첩되는 기판에 그 측벽및 바닥이 산화막(13)으로 이루어지는 다수의 트렌치를 형성하고, 각 트렌치 입구를 제1 유전체막(15)으로 메워서 각 트렌치 내부에 공기층(14)이 형성되도록 하고, 평탄화를 위하여 SOG(spin on glass)로 제2 유전체막(16)을 형성한 다음, 제3 유전체막(17), 제1 금속배선(18), 제4 유전체막(19) 및 비아홀(via hole, 연결접점)(20)을 형성하고, 제4 유전체막(19) 내에 형성된 비아홀(20)을 통하여 제1 금속 배선(18)과 제2 금속배선(21)을 연결함으로써 인덕터를 형성한 것을 보이고 있다. 도2b에서 도면 부호 '22'는 인덕터 소자를 보호하는 보호막을 나타내며, 도2a에서 제1 유전체막(15), 제2 유전체막(16), 제3 유전체막(17), 제4 유전체막(19) 및 보호막(21)은 도면의 간략화를 위하여 생략되었다.
이하, 도3a 내지 도3i를 참조하여 본 발명의 제1 실시예에 따른 인덕터 제조 방법을 보다 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 p형 또는 n형의 실리콘 기판(10a) 상에 산화막(11)을 형성한다. 상기 산화막(11)은 실리콘 기판(10a)을 건식식각하여 트렌치를 형성할 때 마스크로 사용하기 위한 것이다. 따라서, 상기 산화막(11)을 대신하여 실리콘 기판과 식각 선택률이 크게 차이나는 다른 물질로도 형성할 수 있다. 본 발명의 실시예에서는 실리콘 기판(10a)과 식각 선택비(etching selectivity)가 17:1 정도인 산화막(11)을 사용하여 트렌치 형성을 위한 실리콘 기판 식각 공정에서 실리콘 기판(11a)이 산화막(11) 보다 약 17 배 정도 빠르게 식각되도록 한다.
이어서, 인덕터와 중첩되는 영역의 산화막(11) 상에 다수의 트렌치를 정의하는 감광막 패턴(12)을 형성한다.
다음으로, 도3b에 도시한 바와 같이 감광막 패턴(12)을 식각마스크로 이용하여 건식 혹은 습식식각 방법으로 산화막(11)을 식각해서 실리콘 기판(10a)을 노출시킨다.
다음으로, 도3c에 도시한 바와 같이 감광막 패턴(12) 및 산화막(11)을 모두 식각마스크로 이용하여 실리콘 기판(10a)을 건식식각해서 다수의 트렌치를 형성하고, 감광막 패턴(12)을 제거한다. 이때, 건식식각은 HBr, NF3, SiF4, H2O2등의 혼합 가스 분위기에서 실시하며, 챔버 내의 압력은 100 mtorr 내지 200 mtorr가 되도록 하고, RF 전력(power)은 300 W 내지 500 W가 되도록 하며, 80 가우스(Gauss) 내지 100 가우스의 자기장을 인가한다. 이러한 식각조건에서 9000 Å/분 정도의 실리콘 기판 식각률을 얻을 수 있으며, 산화막(11)에 대한 실리콘 기판(10a)의 식각 선택비가 우수하여 원하는 깊이의 트렌치를 형성할 수 있다. 이와 같은 식각으로 각 트렌치 사이의 실리콘 기판(10b)의 폭(w)은 0.5 ㎛ 내지 2.0 ㎛가 되도록 한다.
다음으로, 도3d에 도시한 바와 같이 산화막(11)을 제거하고, 도3e에 도시한 바와 같이 각 트렌치 사이의 실리콘 기판(10b) 및 트렌치 바닥의 실리콘 기판(10a)을 산화시켜 산화막(13)을 형성한다. 상기 산화막(13)은 H2및O2분위기의 노(furnace)에서 900 ℃ 내지 1100 °C의 온도조건으로 습식 산화(wet oxidation)를 실시하여 형성한다. 습식산화 공정에서 45 % 내지 50 %의 실리콘 기판이 산화되므로, 각 트렌치의 주변을 모두 산화시키기 위해서는 각 트렌치 사이의 실리콘 기판 폭(w)의 조절이 중요하다. 이러한 이유로 이전의 공정에서 각 트렌치 사이의 실리콘 기판의 폭(w)이 0.5 ㎛ 내지 2.0 ㎛가 되도록 하였다. 부연하면, 각 트렌치 사이의 실리콘 기판(10b)의 폭(W)이 약 1.0 ㎛가 되도록 하고 습식산화 방법으로 약 1.2 ㎛ 정도 두께의 산화막(13)을 형성하면, 산화막(13) 형성시 일정량의 실리콘 기판이 소모되므로 이웃하는 트렌치 사이의 실리콘 기판(10b) 부분의 전체를 산화막(13)이 되도록 할 수 있다. 이와 같이 각 트렌치 사이의 실리콘 기판(10b) 및 트렌치 바닥의 실리콘 기판(10a)을 산화시킴으로써 인덕터 하부의 실리콘 기판의 손실에 의한 인덕터 특성 저하를 방지할 수 있다.
다음으로, 도3f에 도시한 바와 같이 제1 유전체막(15)을 형성하여 각 트렌치의 입구를 메워서 트렌치 내부에 공기층(14)이 형성되도록 한다. 이때, 제1 유전체막(15)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 SiH4와 O2등의 가스를 반응시켜 형성하는데, PECVD 방법으로 형성된 제1 유전체막(15)은 패턴의 단차피복성이 좋지 않아서 일정 두께 이상으로 증착하게 되면, 트렌치 내부를 채우기 전에 입구를 메워 트렌치 내부에 공기층(14)이 형성된다.
다음으로, 도3g에 도시한 바와 같이 제1 유전체막(15) 상에 인덕터가 형성되는 부분의 평탄화를 위해서 유전체막의 한 종류인 SOG(Spin-On Glass)막을 코팅하고 열처리해서 제2 유전체막(16)을 형성하고, 제2 유전체막(16) 상에 PECVD 방법으로 제3 유전체막(17)을 증착하여 인덕터의 하부층을 평탄화 시킨다. 이러한 공정은 일반적인 반도체 소자 제조 공정에서 PECVD에 의한 산화막, SOG 막 그리고 다시PECVD에 의한 산화막 등을 순차적으로 형성하여 평탄화하는 과정과 동일하다.
다음으로, 도3h에 도시한 바와 같이 제3 유전체막(17)상에 제1 금속배선(18)을 형성하고, 적층된 SiO2막/SOG막/SiO2막으로 이루어지는 제4 유전체막(19)을 형성한 후, 제4 유전체막(19)을 선택적으로 식각하여 제1 금속배선(18)을 노출시키는 비아홀(via hole)(20)을 형성한다.
다음으로, 도3i에 도시한 바와 같이 비아홀(20)을 통하여 제1 금속배선(18)과 연결되는 제2 금속배선(21)을 형성하여 인덕터를 형성하고, 전체 구조 상에 보호막(22)을 형성한다.
전술한 바와 같이 이루어지는 본 발명의 제1 실시예는 인덕터와 중첩되는 실리콘 기판 영역에 공기층을 혐성함으로써, 실리콘 기판의 손실에 기인하는 기생 캐패시턴스의 영향을 줄이며 이에 의한 기판의 간섭 작용 (capacitive coupling)을 억제시킬 수 있다.
도4a는 본 발명의 제2 실시예에 따른 인덕터의 평면도이고, 도4b는 도4a의 B-B'선을 따른 단면도로서, 인덕터의 제2 금속배선(39)과 중첩되는 영역의 실리콘 기판(30) 내에 그 측벽 및 바닥이 산화막(32)으로 이루어지는 트렌치를 다수개 형성하여 격자구조를 이루도록 하고, 각 트렌치 입구를 제1 유전체막(33)으로 메워 각 트렌치 내부에 공기층(32)을 형성하고, 평탄화를 위하여 SOG(spin on glass)로 제2 유전체막(34)을 형성한 다음, 적층된 SiO2막/SOG막/SiO2막으로 이루어지는 제3유전체막(35), 제1 금속배선(36), 제4 유전체막(37) 및 비아홀(38)을 형성하고, 제4 유전체막(37) 내에 형성된 비아홀(38)을 통하여 제1 금속 배선(36)과 제2 금속배선(39)을 연결하여 인덕터를 형성한 것을 보이고 있다. 도4b에서 도면 부호 '40'은 인덕터 소자를 보호하는 보호막을 나타내며, 도4a에서 제1 유전체막(33), 제2 유전체막(34), 제3 유전체막(35), 제4 유전체막(37) 및 보호막(40)은 도면의 간략화를 위하여 생략되었다.
전술한 바와 같이 본 발명의 제2 실시예에는 인덕터와 중첩되는 실리콘 기판 내에 격자구조를 이루도록 다수의 트렌치를 형성하여 트렌치 내부에 공기층이 형성되도록 함으로써 실리콘 기판의 손실에서 기인하는 기생 캐패시턴스의 영향을 억제시키는데 그 특징이 있다.
도5a는 본 발명의 제3 실시예에 따른 인덕터의 평면도이고, 도5b는 도5a의 B-B'선을 따른 단면도이며, 도6a 및 도6b는 본 발명의 제3 실시예에 따른 인덕터 제조 공정 단면도이다.
도5a는 인덕터의 제2 금속배선(64)과 중첩되는 실리콘 기판(50)에 형성된 트렌치(57), 트렌치의 상부를 덮되 소정 부위에 개구부(58)를 갖는 제1 유전체막(55), 상기 제1 유전체막(55) 상에 형성되어 제1 유전체막(55) 내에 형성된 개구부(58)의 입구를 매립하는 제2 유전체막(59), 제3 유전체막(60), 제1 금속배선(61) 및 제4 유전체막(62), 제4 유전체막(62) 내에 형성된 비아홀(63)을 통하여 제1 금속배선(61)과 연결되어 인덕터를 이루는 제2 금속배선(64)을 보이고 있다. 도5a 및 도5b에서 미설명 도면부호 52는 산화막, '65'는 인덕터 소자를 보호하는 보호막,'66'은 미세 트렌치 형성 영역을 나타내며, 도5a에서 산화막(52), 제1 유전체막(55), 제2 유전체막(59), 제3 유전체막(59), 제4 유전체막(62) 및 보호막(65)은 도면의 간략화를 위하여 생략되었다.
도6a 내지 도6f를 참조하여 본 발명의 제3 실시예에 따른 인덕터 제조 방법을 상세히 설명한다.
먼저, 도6a에 도시한 바와 같이 인덕터와 중첩되는 부분의 실리콘 기판(50)을 선택적으로 식각하여 미세 크기를 갖는 다수의 제1 트렌치(66)를 형성하고, 산화공정을 실시하여 각 트렌치의 측벽 및 바닥이 산화막(52)으로 이루어지도록 한 후, 각 트렌치 입구를 제1 유전체막(53)으로 메워서 각 트렌치 내부에 공기층(51)을 형성한다. 다음으로, 인덕터와 중첩되는 영역의 반도체 기판 상에 제1 감광막 패턴(54)을 형성한다.
다음으로, 도6b에 도시한 바와 같이 제1 감광막 패턴(54)을 식각마스크로 이용하여 제1 유전체막(53)을 식각하고, 제1 감광막 패턴(54)을 제거한 다음, 전체 구조 상에 제2 유전체막(53)을 형성한다. 이때, 제2 유전체막(53)은 산화막 식각시 손상을 입지 않는 실리콘질화막(SiN)또는 다결정 실리콘막으로 형성한다. 다결정 실리콘막으로 제2 유전체막을 형성할 경우에는 다결정 실리콘막에 기판과 극성이 다른 물질을 주입하여 기판 하부의 캐패시턴스에 의한 간섭작용(capacitive coupling)을 보다 감소시킬 수 있다. 일례로, 실리콘 기판(50)이 p형일 경우, 제2유전체막(55)을 이루는 다결정 실리콘막에 POCl3를 도핑하여 다결정 실리콘막의 상부가 n+층이 되도록 한다.
다음으로, 도6c에 도시한 바와 같이 습식식각을 위한 개구부 영역을 정의하는 제2 감광막 패턴(56)을 형성하고, 제2 감광막 패턴(56)을 식각마스크로 이용하여 제2 유전체막(55) 및 희생 유전체막(53)을 건식식각해서 개구부(58)를 형성한다.
다음으로, 도6d에 도시한 바와 같이 제2 감광막 패턴(56) 및 제2 유전체막(53)을 식각마스크로 이용하여 제2 유전체막(55) 하부의 제1 유전체막(53) 및 미세 크기의 제1 트렌치의 측벽 및 바닥을 이루었던 산화막(52)을 습식식각하여 인덕터와 중첩되는 부분의 실리콘 기판 내에 제1 트렌치보다 그 폭이 큰 제2 트렌치(57)를 형성한다. 이때, 습식식각은 HF 계열의 식각용액을 사용하여 질화막 또는 다결정 실리콘막으로 이루어지는 제2 유전체막(55)이 식각되지 않도록 한다. 이러한, 습식식각 과정에서 미세 트렌치의 측벽을 이루었던 산화막(52)은 쉽게 제거된다.
다음으로, 도6e에 도시한 바와 같이 제2 감광막 패턴(56)을 제거하고, PECVD 방법으로 제3 유전체막(59)을 형성한다. PECVD 방법으로 형성된 제3 유전체막(59)은 패턴의 단차피복성이 좋지 않아서 일정 두께 이상으로 증착하게 되면, 제2 유전체막(55) 내에 형성된 개구부(58) 입구를 막게 되어 제2 트렌치(57) 내부에 공기층을 형성할 수 있다.
다음으로, 도6f에 도시한 바와 같이 적층된 SiO2/SOG/SiO2로 이루어지는 제4 유전체막(60), 제1 금속배선(61) 및 SiO2/SOG/SiO2로 이루어지는 제5 유전체막(62)을 형성하고, 제5 유전체막(62)을 선택적으로 식각하여 제1 금속배선(61)을 노출시키는 비아홀(63)을 형성하고, 비아홀(63)을 통하여 제1 금속배선(61)과 연결되어 인덕터를 이루는 제2 금속배선(64)을 형성한다. 이어서, 보호막(65)을 형성한다.
이와 같이 제3 실시예에 따라 인덕터를 형성할 경우, 트렌치 내에 형성되는 공기층의 체적을 보다 증가시킬 수 있다.
전술한 제3 실시예에서 산화막(52) 형성 과정은 생략이 가능하다. 이 경우에는 개구부(58)를 형성하고, 실리콘 기판(50)을 식각할 수 있는 식각용액을 사용한 습식식각을 실시하여 미세 크기의 제1 트렌치의 측벽을 이루는 실리콘 기판을 식각함으로써 제2 트렌치(57)를 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 기판 내부에 공기층을 형성하여 기판을 변환시켜 집적 소자를 형성함으로써, 기판 상에 형성되는 금속배선과 기판 사이의기생 캐패시턴스를 감소시킬 수 있다.
따라서, 본 발명에 따른 기판 구조에 인덕터 소자를 집적함으로써 임피던스 정합회로에 사용하는 인덕터의 성능을 개선시킬 수 있을 뿐만 아니라, 여러 금속배선(transmission line), 패키징을 위한 본딩 패드 부분 (bonding pad) 등과 기판사이의 상호 간섭작용 (Coupling), 즉 캐패시턴스에 의한 간섭 작용 (capacitive coupling)을 최소화함으로써 배선을 통해 신호를 보다 안정적으로 전달할 수 있다.
특히, 본 발명에 따른 기판 상에 나선형 인덕터 소자를 구현할 경우, 주파수 범위가 1 GHz 내지 2 GHz인 영역의 LNA, 믹서(Mixer) 등의 PCS(Personal Communication Service)용 실리콘 RF IC가 가능해지고, 나아가 같은 칩 내에 디지털 IC(digital IC), 아날로그 IC(analog IC), RF IC 등을 집적시킬 수 있다.

Claims (12)

  1. 집적소자 제조 방법에 있어서,
    기판을 선택적으로 식각하여 상기 기판 내에 다수의 제1 트렌치를 형성하는 제1 단계; 및
    상기 제1 트렌치 입구를 덮는 제1 유전체막을 형성하여, 상기 제1 유전체막과 상기 제1 트렌치 사이에 공기층을 형성하는 제2 단계
    를 포함하는 집적소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 단계 후,
    이웃하는 상기 제1 트렌치 입구 사이의 상기 기판 및 상기 제1 트렌치 바닥의 상기 기판을 산화시키는 제3 단계를 더 포함하는 것을 특징으로 하는 집적소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 단계 후,
    상기 제1 유전체막 상에 제2 유전체막을 형성하는 제4 단계;
    상기 제2 유전체막 및 상기 제1 유전체막을 선택적으로 식각하여, 상기 다수의 제1 트렌치 중 일부의 제1 트렌치를 노출시키는 개구부를 형성하는 제5 단계;
    이웃하는 상기 제1 트렌치 입구 사이의 기판 및 상기 제1 트렌치의 바닥과 상기 제1 유전체막을 습식식각하여 상기 제1 트렌치보다 폭이 큰 제2 트렌치를 형성하는 제6 단계; 및
    상기 제2 트렌치 입구를 덮는 제3 유전체막을 형성하여 상기 제2 트렌치 내에 공기층을 형성하는 제7 단계를 더 포함하는 집적소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1 유전체막 및 상기 제3 유전체막 각각을 PECVD(plasma enhanced chemical vapor deposition)법으로 형성하는 것을 특징으로 하는 집적소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 유전체막을 질화막 또는 다결정 실리콘막으로 형성하는 것을 특징으로 하는 집적소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 다결정 실리콘막은 상기 기판과 반대 극성을 갖는 것을 특징으로 하는 집적소자 제조 방법.
  7. 제 4 항에 있어서,
    상기 제2 단계 후, 또는 상기 제7 단계 후,
    상기 다수의 제1 트렌치 또는 상기 제2 트렌치 상에 인덕터를 형성하는 것을 특징으로 하는 집적소자 제조 방법.
  8. 집적소자에 있어서,
    기판;
    상기 기판 내에 형성된 트렌치;
    상기 트렌치 입구 주변의 상기 기판 및 상기 트렌치의 입구를 덮는 제1 유전체막; 및
    상기 트렌치 및 상기 제1 유전체막 사이에 형성된 공기층
    을 포함하는 집적소자.
  9. 제 8 항에 있어서,
    상기 트렌치는 적어도 한 개인 것을 특징으로 하는 집적소자.
  10. 제 8 항에 있어서,
    상기 트렌치는 격자구조를 이루는 다수의 트렌치인 것을 특징으로 하는 집적소자.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 트렌치의 측벽 및 바닥은 산화막으로 이루어지는 것을 특징으로 하는 집적 소자.
  12. 제 11 항에 있어서,
    상기 트렌치 영역 상에 형성된 인덕터 또는 금속 배선을 더 포함하는 것을 특징으로 하는 집적소자.
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