JP4152088B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に電気インダクタの設計および構造に関し、詳細には、低コストのシリコン技術に適合する多層配線からなるモノリシック・インダクタ構造に関する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
電子回路の小型化は、機械的パッケージの小型化を達成するのみならず、回路の製造コストを減らすためにも、実質上のあらゆる分野で目標とされている。複雑なマイクロプロセッサおよび演算増幅器を含めて、多くのデジタル回路およびアナログ回路は、シリコンベースの集積回路（ＩＣ）として実施され成功を収めてきた。このような回路は通常、バイポーラトランジスタ、電解効果トランジスタ（ＦＥＴ）、様々なタイプのダイオードなどの能動素子、およびレジスタやコンデンサなどの受動素子が含まれる。
【０００３】
また、情報通信機器のチャンネル帯域高まるにつれＲＦ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ）やマイクロウェーブ（Ｍｉｃｒｏｗａｖｅ、１〜３０ＧＨｚ）領域の高周波技術が重要視されており、これと関連する素子技術としてはガリウム砒素ＭＯＳＦＥＴとシリコンバイポーラ技術が知られている。このうち、シリコンバイポーラ技術は、システムが要求する特性を満足でき、しかも製造費用と製造工程が単純で集積度と製造期間を短縮できるので有利である。
【０００４】
高周波で動作するシステムには抵抗やキャパシタまたはインダクタのような受動素子が必ず使用される。このうちシリコンバイポーラ技術において最も重要な受動素子はインダクタであり、インダクタとキャパシタを最適に組み合わせることで、最大の効果を得ることができる。
【０００５】
インダクタは、高周波領域では金属ラインの巻回により形成されるが、このようなインダクタを半導体集積回路に集積することは容易ではない。それは、例えば、シリコンバイポーラ技術では、シリコン基板上に絶縁してインダクタが形成され、シリコン基板が１つの導電体として作成するので、入出力端子を含むインダクタとして金属ラインとシリコン基板との間に寄生キャパシタンスが必ず発生するからである。しかも、所望のインダクタンス値を得るためにインダクタの体積が大きく、寄生キャパシタも大きくなるからである。この寄生キャパシタンスは高周波で入力される入力信号の漏れ経路として作用して、システムの性能を劣化させる要因になる。従って、寄生キャパシタを最小化して入力信号が基板へ漏れることを防止する必要がある。
【０００６】
上記した問題を解決した半導体集積回路用誘電素子として、例えば、特開平１１−２７４４１２に開示されている。当該公報で示されている図を図１６として示す。
【０００７】
図１６に示すように、不純物のドープされたシリコン基板１の表面には、所定深さと所定幅とを有するトレンチ２が形成されている。このトレンチ２には、導電率の低い絶縁物質３により埋め立てられている。トレンチ２を埋め立てる物質３としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を使用することが望ましい。
【０００８】
そして、このようにして表面にトレンチ２が形成され、このトレンチ２が絶縁物質３で埋め立てられている基板１の表面には第１絶縁膜４が形成されており、この第１絶縁膜４上には導電体からなるリード５が形成されている。更に、このリード５の一部を覆って第１絶縁膜４上には第２絶縁膜６が形成されており、この第２絶縁膜６上にはインダクタを構成する渦巻型の導電体７が形成されている。この渦巻型の導電体７は、渦巻の内側端部としての第１端部８と、渦巻の外部端部としての第２端部９とを備え、第１端部８は第２絶縁層６を貫通するように形成された導電路１０を通じてリード５と接続されている。リード５は外部の入力または出力端子（図示せず）と接続されている。
【０００９】
よって、上記した導電性素子では、導電率の低い物質で埋め立てられたトレンチ２は結果的に導電性がある基板１の表面積を減少させる役割をなす。この結果、導電性素子では、渦巻型導電体７と、第１および第２絶縁層４、６と、基板１とで構成される寄生キャパシタンスの一方側導電体（基板１）の面積が小さくなることで、基板１への漏れ電流を少なくすることができる。
【００１０】
また、図１７に示すように、エピタキシャル層２１とインダクタ間の絶縁膜層が厚く形成されていることで、高周波で動作の半導体集積回路装置における特性向上を図る場合もある。
【００１１】
図１７に示すように、基板上に堆積したエピタキシャル層２１には、所定深さと所定幅とを有するトレンチ２２が形成されている。上記したように、このトレンチ２２には、導電率の低い絶縁物質により埋め立てられている。トレンチ２２を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００１２】
図１７の場合では、トレンチ２２内はポリシリコン２３で埋め立てられ、エピタキシャル層２１上にはシリコン酸化膜２４が堆積されている。シリコン酸化膜２４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜２５が形成されている。そして、ＢＰＳＧ膜２５上には、例えば、Ａｌにより第１の導電路２６が形成されており、第１の導電路２６およびＢＰＳＧ膜２５上には、絶縁膜であるＴＥＯＳ膜２７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜２８およびＴＥＯＳ膜２９が堆積されている。
【００１３】
そして、ＴＥＯＳ膜２９上には、第２の導電路３０が形成されているが、第１の導電路２６と第２の導電路３０とは、コンタクトホール３１を介して接続している。第２の導電路３０上には、ＴＥＯＳ膜３２、ＳＯＧ膜３３およびＴＥＯＳ膜３４が堆積されている。ＴＥＯＳ膜３４上には、インダクタおよびインダクタと接続して第３の導電路３５が形成されている。第２の導電路３０とインダクタとは、コンタクトホール３６を介して接続している。そして、インダクタとＴＥＯＳ膜３４上にはＰＩＸ（ポリイミド）膜３７が形成されている。この構造を有することにより、導電体であるインダクタとエピタキシャル層２１間に絶縁膜層を厚く形成していることで、高周波における基板へのリーク電流を低減していた。
【００１４】
【発明が解決しようとする課題】
上記したように、従来の半導体集積回路用誘電素子では、高周波特性を向上するために、形成されるインダクタの使用能力、幅等が考慮されてインダクタ下の絶縁膜層の厚み等が決められていた。
【００１５】
例えば、図１６および図１７に示したように、シリコン基板または該基板上に形成されるエピタキシャル層にトレンチを形成し、該トレンチ内に絶縁物質を埋め込むことで寄生キャパシタンスの一方側導電体（シリコン基板）の面積を小さくし、基板への漏れ電流を少なくする方法やインダクタと基板との間の絶縁層膜を厚く形成する方法があった。
【００１６】
しかしながら、高周波用として用いられるインダクタからのノイズ・干渉防止やインダクタ自身の特性を向上させるためには、インダクタからシリコン基板までの距離を絶縁膜層および絶縁物質によりかせがなければならない。そのためには、絶縁膜層によりその距離をかせぐことが有効であるが、絶縁層１層ごとの層厚を厚く形成しなければならず、また、多層配線構造にしなければならず、その結果、以下に述べる課題の発生を引き起こした。
【００１７】
第１の課題は、絶縁層１層ごとの層厚を厚く形成することで、絶縁層全体の層厚を厚く形成する場合である。例えば、図１７に示したように、多層配線構造を形成するために、ＴＥＯＳ膜２５、２９にコンタクトホール３１を形成し第１の導電路２６と第２の導電路３０とを接続させなければならない。しかし、ＴＥＯＳ膜２５、２９にエッチングによりコンタクトホール３１を形成する時、ＴＥＯＳ膜２５、２９の層厚は厚いため、更に、ＴＥＯＳ膜２５、２９が２層と重なることでエッチャーへの負担が増大し生産性が得られず、また、エッチング技術が困難であるという課題であった。
【００１８】
第２の課題は、絶縁層１層ごとの層厚は適度に抑えるが、インダクタとシリコン基板間の層厚をかせぐために多層配線構造を形成する場合がある。この場合は、何層にもわたりＡｌ等による導電路を形成しなければならず、コスト面における負担が増大してしまうという課題があった。
【００１９】
第３の課題は、第１の課題や第２の課題にも含まれるが、インダクタの下にはトレンチによる絶縁物質を埋め込んだ構造を有するのみで、バイポーラトランジスタやＭＯＳトランジスタ等の素子は形成されない。しかし、インダクタ形成領域以外のシリコン基板上には、バイポーラトランジスタやＭＯＳトランジスタ等の素子が形成されるため、インダクタ形成領域同様に、前記素子形成領域上に層厚の厚い絶縁膜層が形成されることで、前記素子の品質に多大きな影響を与えてしまうという課題があった。
【００２０】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、一導電型のシリコン基板と、該基板上に形成される逆導電型のエピタキシャル層と、前記基板および前記エピタキシャル層に形成されているトレンチと、該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成されていることを特徴とする。
【００２１】
本発明の半導体集積回路装置は、好適には、前記インダクタ構造が形成されている下部の前記層間絶縁膜の１層が台座として厚く形成されている構造を有することで、前記インダクタ形成領域下のみの前記層間絶縁膜を厚く形成することができるので、インダクタのノイズ・干渉防止、他の領域に形成される素子への影響防止等の上記した種々の課題に対応することができる。
【００２２】
更に、本発明の半導体集積回路装置は、好適には、前記台座用の層間絶縁膜は、前記インダクタ形成領域下の前記層間絶縁膜厚を前記インダクタの特性により増減することで、様々な特性の前記インダクタに対応した半導体集積回路装置を提供することができる。
【００２３】
更に、本発明の半導体集積回路装置は、好適には、前記台座用の層間絶縁膜の少なくとも１側面は前記基板面に対して鋭角な傾斜面を有していることで、前記台座上に形成される前記導電路が断線することなく形成されているので、品質の良い半導体集積回路装置を提供することができる。
【００２４】
また、本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置の製造方法では、一導電型のシリコン基板を準備する工程と、該基板上に逆導電型のエピタキシャル層を積層する工程と、前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なくとも１層を層厚の厚い第１の層間絶縁膜とする工程と、前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有することを特徴とする。
【００２５】
本発明の半導体集積回路装置の製造方法は、好適には、前記台座用の層間絶縁膜下にシリコン窒化膜を形成することで、前記台座を形成するエッチング工程において、前記シリコン窒化膜がエッチングが前記台座用の層間絶縁膜下の前記層間絶縁膜へのエッチングを防止することができる。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２７】
図１は、高周波用のインダクタを用いた半導体集積回路装置において、特に、インダクタが形成されている領域における半導体集積回路装置の第１の実施の形態における断面図を示したものである。
【００２８】
Ｐ−型の単結晶シリコン基板５１上には、例えば、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層５２が形成されている。そして、基板５１およびエピタキシャル層５２には、両者を完全に貫通するＰ＋型分離領域（図示なし）によって複数の島領域に分離され、それぞれの島領域にはＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等が形成されている。しかし、図１には、インダクタ形成領域のみが図示されており、その他の形成領域は省略されている。
【００２９】
基板５１およびエピタキシャル層５２には、例えば、幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ５３が格子状に形成されている。このトレンチ５３は導電率の低い絶縁物質により埋め立てられている。そして、トレンチ５３を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００３０】
本実施例では、トレンチ５３内はポリシリコンで埋め立てられ、エピタキシャル層５２上にはシリコン酸化膜５４が堆積されている。シリコン酸化膜５４はエピタキシャル層５２上に厚さ０．１２μｍ程度堆積されている。シリコン酸化膜５４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜５５が厚さ１．００μｍ程度形成されている。そして、ＢＰＳＧ膜５５上には、例えば、Ａｌスパッタにより第１の導電路５６が厚さ０．５μｍ程度形成されており、第１の導電路５６およびＢＰＳＧ膜５５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜５７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜５８およびＴＥＯＳ膜５９が堆積されている。
【００３１】
ここで、ＳＯＧ膜５８をＴＥＯＳ膜５７、５９間に形成していることで、第１の導電路５６により凹凸部が形成されたＴＥＯＳ膜５７を平坦化し、その上にＴＥＯＳ膜５９を一定に形成することができる。
【００３２】
そして、ＴＥＯＳ膜５９上のインダクタ４１形成領域（図３に示す）下部には、シリコン窒化膜６０が０．２０μｍ程度形成されており、シリコン窒化膜６０上にはＴＥＯＳ膜６１により厚さ５．００μｍ程度の台座が形成されている。ＴＥＯＳ膜６１よりなる台座およびＴＥＯＳ膜５９上には第２の導電路６３が形成されているが、第１の導電路５６と第２の導電路６３とは、コンタクトホール６２を介して接続している。第２の導電路６３上には、ＴＥＯＳ膜６４、ＳＯＧ膜６５およびＴＥＯＳ膜６６が堆積されている。ＴＥＯＳ膜６６上には、第３の導電路６８およびインダクタ４１が形成されている。第２の導電路６３と第３の導電路６８とは、コンタクトホール６７を介して接続している。そして、インダクタ４１、第３の導電路６８およびＴＥＯＳ膜６６上にはシリコン窒化膜６９が厚さ０．６０μｍ程度形成されており、その上にはＰＩＸ（ポリイミド）膜７０が厚さ２．００μｍ程度形成されている。尚、ＴＥＯＳ膜６６はシリコン窒化膜６９の段差被覆牲を考慮して、０．３０程度形成されている。
【００３３】
ここで、ＰＩＸ膜７０とは、ポリアミド酸をコーターにより塗布し、熱により脱水反応を起こしてイミド化して形成される。そして、性質としては平坦性が良く、コストが安いが、耐湿性面で品質に劣る面がある。しかし、ＰＩＸ膜７０下には、シリコン窒化膜６９が全面に形成されているため、水分がＰＩＸ膜７０を透過してデバイス内に入ってきても、このシリコン窒化膜６９で防止することができる構造を有している。
【００３４】
そして、図３に示すように、インダクタ４１は渦巻き型に形成されているが、その第１の端部４２が第３の導電路６８と接続されており、第２の端部４３はまた別の導電路（図示せず）と接続している。図示したように、インダクタ４１は四角形の渦巻きで形成されているが、特に決まりはなく円形の渦巻きでもその他の形状の渦巻きでも良い。そして、インダクタ４１は、使用されるデバイスの高周波性等を考慮されて、インダクタの幅等を変更することで様々な特性のインダクタを形成することができる。
【００３５】
上記したように、本発明の半導体集積回路装置では、インダクタ４１が形成領域下にＴＥＯＳ膜６１により形成された台座を有することで、多層配線構造を抑制し、インダクタ４１の特性に応じてインダクタ４１と基板５１間の層間絶縁層を確実に確保することができる。そのことにより、インダクタ４１でのノイズ・干渉を防止することができ、また、インダクタ４１を流れる電流が基板５１に抜けることを防止しインダクタ４１の特性を向上することができる。また、多層配線構造を避けることができるので、コスト面でも低減することができる。
【００３６】
更に、本発明の半導体集積回路装置では、インダクタ４１が形成領域下にＴＥＯＳ膜６１により形成された台座を有することで、インダクタ４１が形成領域下部の層間絶縁層のみをインダクタ４１の特性に応じて厚く形成することができる。そのことにより、インダクタ４１形成領域以外に形成されているＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等のデバイス上には、厚い層間絶縁膜が形成されないので、厚い層間絶縁膜の重み等によるデバイスへの影響を大幅に低減することができる。
【００３７】
更に、本発明の半導体集積回路装置では、ＴＥＯＳ膜６１により形成された台座の側面に傾斜面７２が形成されている。そのことにより、ＴＥＯＳ膜６１上に形成される第２導電路６３は断線することなく形成されるので、製品品質の優れた半導体集積回路装置を提供することができる。
【００３８】
次に、図２は、高周波用のインダクタを用いた半導体集積回路装置において、特に、インダクタが形成されている領域における半導体集積回路装置の第２の実施の形態における断面図を示したものである。
【００３９】
Ｐ―型の単結晶シリコン基板８１上には、例えば、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層８２が形成されている。そして、基板８１およびエピタキシャル層８２には、両者を完全に貫通するＰ＋型分離領域（図示なし）によって複数の島領域に分離され、それぞれの島領域にはＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等が形成されている。しかし、図２には、インダクタ形成領域のみが図示されており、その他の形成領域は省略されている。
【００４０】
基板８１およびエピタキシャル層８２には、例えば、幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ８３が格子状に形成されている。このトレンチ８３は導電率の低い絶縁物質により埋め立てられている。そして、トレンチ８３を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００４１】
本実施例では、トレンチ８３内はポリシリコンで埋め立てられ、エピタキシャル層８２上にはシリコン酸化膜８４が堆積されている。シリコン酸化膜８４はエピタキシャル層８２上に厚さ０．１２μｍ程度堆積されている。シリコン酸化膜８４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜８５が厚さ１．００μｍ程度形成されている。そして、ＢＰＳＧ膜８５上には、例えば、Ａｌスパッタにより第１の導電路８６が厚さ０．５μｍ程度形成されており、第１の導電路８６およびＢＰＳＧ膜８５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜８７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８８およびＴＥＯＳ膜８９が堆積されている。
【００４２】
ここで、ＳＯＧ膜８８をＴＥＯＳ膜８７、８９間に形成していることで、第１の導電路８６により凹凸部が形成されたＴＥＯＳ膜８７を平坦化し、その上にＴＥＯＳ膜８９を一定に形成することができる。
【００４３】
そして、ＴＥＯＳ膜８９上のインダクタ４１（図３に示す）形成領域下部には、シリコン窒化膜９０が０．２０μｍ程度形成されており、シリコン窒化膜９０上にはＰＩＸ（ポリイミド）膜９１により厚さ５．００μｍ程度の台座が形成されている。ＰＩＸ膜９１よりなる台座およびＴＥＯＳ膜８９上には第２の導電路９３が形成されているが、第１の導電路８６と第２の導電路９３とは、コンタクトホール９２を介して接続している。第２の導電路９３上には、ＰＩＸ膜９４が厚さ２．００μｍ程度堆積されている。ＰＩＸ膜９４上には、第３の導電路９６およびインダクタ４１が形成されている。第２の導電路９３と第３の導電路９６とは、コンタクトホール９５を介して接続している。そして、インダクタ４１、第３の導電路９６およびＰＩＸ膜９４上にはＰＩＸ膜９７が厚さ２．００μｍ程度形成されている。
【００４４】
ここで、ＰＩＸ膜とは、ポリアミド酸をコーターにより塗布し、熱により脱水反応を起こしてイミド化して形成される。そして、性質としては平坦性が良く、コストが安いが、耐湿性面で品質に劣る面がある。そして、第２の実施の形態では、第１の実施の形態と異なりＰＩＸ膜９７下には、シリコン窒化膜は形成されていない。これは、ＰＩＸ膜上にシリコン窒化膜を形成することによる信頼性と窒化膜を形成しないことでの耐湿性とを考慮したことによる。
【００４５】
そして、図３に示すように、インダクタ４１は渦巻き型に形成されているが、その第１の端部４２が第３の導電路９６と接続されており、第２の端部４３はまた別の導電路（図示せず）と接続している。図示したように、インダクタ４１は四角形の渦巻きで形成されているが、特に決まりはなく円形の渦巻きでもその他の形状の渦巻きでも良い。そして、インダクタ４１は、使用されるデバイスの高周波性等を考慮されて、インダクタの幅等を変更することで様々な特性のインダクタを形成することができる。
【００４６】
上記したように、図２に示した第２の実施形態においても、図１に示した第１の実施形態と同様の効果を得ることができる。また、図１および図２に示した実施形態以外でも、例えば、シリコン窒化膜により台座を形成することもでき、使用されるインダクタの特性に応じて、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４７】
次に、本発明の製造方法により、図１に示した第１の実施の形態についての製造工程について、図４〜図９を参照にして以下に説明する。但し、図１では、同一基板上に形成されるＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等の形成領域は省略してある。従って、図１には、インダクタ形成領域のみが図示されており、製造工程の説明についてもインダクタ形成領域についてのみ説明する。
【００４８】
先ず、図４に示すように、Ｐ−型の単結晶シリコン基板５１を準備し、この基板５１をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板５１に、例えば、減圧下８０Ｔｏｒｒ、１０８０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層５２を成長させる。そして、エピタキシャル層５２の表面にＮＳＧ（ノンドープ シリケート グラス）を堆積して形成した後、公知のフォトリソグラフィ技術によりトレンチ５３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、例えば、ドライエッチングにより幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ５３を格子状に形成する。
【００４９】
次に、図５に示すように、図４において選択マスクとして用いたＮＳＧ（ノンドープ シリカ グラス）を全て除去した後、トレンチ５３内にポリシリコンを埋め立て、エピタキシャル層５２上には、シリコン酸化膜５４を堆積する。このとき、エピタキシャル層５２上にはシリコン酸化膜５４を厚さ０．１２μｍ程度形成する。そして、シリコン酸化膜５４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜５５を厚さ１．００μｍ程度形成する。
【００５０】
次に、図６に示すように、ＢＰＳＧ膜５５上には、第１の導電路５６を形成するために、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第１の導電路５６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第１の導電路５６を形成する。そして、第１の導電路５６およびＢＰＳＧ膜５５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜５７を厚さ０．２μｍ程度形成する。このとき、ＴＥＯＳ膜５７は、第１の導電路５６によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜５８を形成する。その後、ＳＯＧ膜５８上にＴＥＯＳ膜５９を堆積する。
【００５１】
次に、図７に示すように、ＴＥＯＳ膜５９上にはシリコン窒化膜６０が厚さ０．２０μｍ程度形成され、シリコン窒化膜６０上にはＴＥＯＳ膜６１を厚さ５．００μｍ程度形成する。そして、ＴＥＯＳ膜６１上には公知のフォトリソグラフィ技術により台座を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、例えば、テーパーエッチャント等のバッファードふっ酸等によりエッチングを行うことで、ＴＥＯＳ膜６１により形成される台座の側面には傾斜面７２が形成される。
【００５２】
ここで、シリコン窒化膜６０は上記したＴＥＯＳ膜６１をエッチングする際にＴＥＯＳ膜６１以下のＴＥＯＳ膜５９等がエッチングされることから保護するために形成したので、その後、台座形成部以外のシリコン窒化膜６０をエッチングにより除去する。
【００５３】
次に、図８に示すように、ＴＥＯＳ膜６１よりなる台座およびＴＥＯＳ膜５９上に第２の導電路６３を形成する。そして、第１の導電路５６を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第２の導電路６３を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第２の導電路６３を形成する。このとき、第１の導電路５６と第２の導電路６３とはコンタクトホール６２を介して接続するが、ＴＥＯＳ膜５９上には公知のフォトリソグラフィ技術によりコンタクトホール６２を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜５７、５９をエッチングすることでコンタクトホール６２を形成する。
【００５４】
その後、台座として形成されたＴＥＯＳ膜６１および第２の導電路６３上には、ＴＥＯＳ膜６４を厚さ０．２０μｍ程度形成する。このとき、ＴＥＯＳ膜６１は、第２の導電路６３によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜６５を形成する。その後、ＳＯＧ膜６５上にＴＥＯＳ膜６６を厚さ０．３０μｍ程度堆積する。
【００５５】
次に、図９に示すように、ＴＥＯＳ膜６６上に第３の導電路６８およびインダクタ４１（図３に示す）を形成する。そして、第３の導電路６８を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第３の導電路６８を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第３の導電路６８を形成する。このとき、第２の導電路６３と第３の導電路６８とはコンタクトホール６７を介して接続するが、ＴＥＯＳ膜６６上には公知のフォトリソグラフィ技術によりコンタクトホール６７を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜６４、６６をエッチングすることでコンタクトホール６７を形成する。
【００５６】
その後、ＴＥＯＳ膜６６、第３の導電路６８およびインダクタ４１上には、シリコン窒化膜６９を厚さ０．６０μｍ程度形成し、シリコン窒化膜６９上にはＰＩＸ（ポリイミド）膜７０を厚さ２．００μｍ程度形成する。このとき、ＰＩＸ膜７０下には、シリコン窒化膜６９が全面に形成されているため、水分がＰＩＸ膜７０を透過してデバイス内に入ってきても、このシリコン窒化膜６９で防止することができる構造となる。
【００５７】
上記したように、本発明の半導体集積回路装置の製造方法では、インダクタ４１形成領域下部にＴＥＯＳ膜６１による台座を形成する工程において、本発明の半導体集積回路装置に用いられるインダクタ４１の特性に応じて、ＴＥＯＳ膜６１の層厚を増減することができる。そのことにより、様々なインダクタ４１の特性に応じてインダクタ４１形成領域下部の層間絶縁膜厚を調整することができ、常に、安定したインダクタ４１の特性を引き出すことができる。
【００５８】
更に、本発明の半導体集積回路装置の製造方法では、多層配線構造を形成するために、第１の導電路５６と第２の導電路６３とを接続するコンタクトホール６２を形成する工程において、第１の導電路５６と第２の導電路６３との接続部をＴＥＯＳ膜６１形成部以外に形成する。そのことにより、コンタクトホール６２を形成するエッチャーへの負担を大幅に低減することができ、その結果、エッチング技術を容易にし、生産性を向上させることができる。
【００５９】
更に、本発明の半導体集積回路装置の製造方法では、従来における半導体集積回路装置の製造方法と比較し、インダクタ４１形成領域下にのみＴＥＯＳ膜６１により層間絶縁膜厚を調整することができ、最小限の多層配線構造を形成するフローを実現することができ、製造コストを大幅に低減する半導体集積回路装置の製造方法を提供することができる。
【００６０】
次に、本発明の製造方法により、図２に示した第２の実施の形態についての製造工程について、図１０〜図１５を参照にして以下に説明する。但し、図２では、同一基板上に形成されるＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等の形成領域は省略してある。従って、図１には、インダクタ形成領域のみが図示されており、製造工程の説明についてもインダクタ形成領域についてのみ説明する。
【００６１】
先ず、図１０に示すように、Ｐ−型の単結晶シリコン基板８１を準備し、この基板８１をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板８１に、例えば、減圧下８０Ｔｏｒｒ、１０８０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層８２を成長させる。そして、エピタキシャル層８２の表面にＮＳＧ（ノンドープ シリケート グラス）を堆積して形成した後、公知のフォトリソグラフィ技術によりトレンチ８３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、例えば、ドライエッチングにより幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ８３を格子状に形成する。
【００６２】
次に、図１１に示すように、図１０において選択マスクとして用いたＮＳＧを全て除去した後、トレンチ８３内にポリシリコンを埋め立て、エピタキシャル層８２上には、シリコン酸化膜８４を堆積する。このとき、エピタキシャル層８２上にはシリコン酸化膜８４が厚さ０．１２μｍ程度形成される。そして、シリコン酸化膜８４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜８５が厚さ１．００μｍ程度形成される。
【００６３】
次に、図１２に示すように、ＢＰＳＧ膜８５上には、第１の導電路８６を形成するために、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第１の導電路８６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第１の導電路８６を形成する。そして、第１の導電路８６およびＢＰＳＧ膜８５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜８７を厚さ０．２μｍ程度形成する。このとき、ＴＥＯＳ膜８７は、第１の導電路８６によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８８を形成する。その後、ＳＯＧ膜８８上にＴＥＯＳ膜８９を堆積する。
【００６４】
次に、図１３に示すように、ＴＥＯＳ膜８９上にはシリコン窒化膜９０を厚さ０．２０μｍ程度形成し、シリコン窒化膜９０上にはＰＩＸ（ポリイミド）膜９１を厚さ５．００μｍ程度形成する。そして、ＰＩＸ膜９１上には公知のフォトリソグラフィ技術により台座を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、例えば、ポリイミド用エッチャントや現像液等によりエッチングを行うことで、ＰＩＸ膜９１により形成される台座の側面には傾斜面９８を形成する。
【００６５】
ここで、シリコン窒化膜９０は上記したＰＩＸ膜９１をエッチングする際にＰＩＸ膜９１以下のＴＥＯＳ膜８９等がエッチングされることから保護するために形成したので、その後、台座形成部以外のシリコン窒化膜９０をエッチングにより除去する。
【００６６】
次に、図１４に示すように、ＰＩＸ膜９１よりなる台座およびＴＥＯＳ膜８９上に第２の導電路９３を形成する。そして、第１の導電路８６を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第２の導電路９３を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第２の導電路９３を形成する。このとき、第１の導電路８６と第２の導電路９３とはコンタクトホール９２を介して接続するが、ＴＥＯＳ膜８９上には公知のフォトリソグラフィ技術によりコンタクトホール９２を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜８７、８９をエッチングすることでコンタクトホール９２を形成する。
【００６７】
その後、台座として形成されたＰＩＸ膜９１および第２の導電路９３上には、ＰＩＸ膜９４を厚さ１．００μｍ程度形成する。
【００６８】
次に、図１５に示すように、ＰＩＸ膜９４上に第３の導電路９６およびインダクタ４１（図３に示す）を形成する。そして、第２の導電路９３を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第３の導電路９６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第３の導電路９６を形成する。このとき、第２の導電路９３と第３の導電路９６とはコンタクトホール９５を介して接続するが、ＰＩＸ膜９４上には公知のフォトリソグラフィ技術によりコンタクトホール９５を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＰＩＸ膜９４をエッチングすることでコンタクトホール６７を形成する。
【００６９】
その後、ＰＩＸ膜９４、第３の導電路９６およびインダクタ４１上には、ＰＩＸ膜９７を厚さ２．００μｍ程度形成する。そして、第２の実施の形態では、第１の実施の形態と異なりＰＩＸ膜９７下には、シリコン窒化膜は形成されていない。これは、ＰＩＸ膜上にシリコン窒化膜を形成することによる信頼性と窒化膜を形成しないことでの耐湿性とを考慮したことによる。
【００７０】
上記したように、図２に示した第２の実施の形態についての製造工程について、図１に示した第１の実施の形態についての製造工程と同様の効果を得ることができる。また、図１および図２に示した実施の形態以外でも、例えば、シリコン窒化膜で台座を形成することもでき、このときは等方性エッチングにより台座を形成する。つまり、使用されるインダクタの特性等に応じて、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７１】
【発明の効果】
本発明によれば、インダクタの形成領域下にＴＥＯＳ膜またはＰＩＸ膜により形成された台座を有することで、多層配線構造を抑制し、前記インダクタと基板間の層間絶縁層厚を前記インダクタの特性に応じて確実に確保することができる。そのことにより、前記インダクタでのノイズ・干渉を防止することができ、また、前記インダクタを流れる電流が前記基板に抜けることを防ぐことで前記インダクタの特性を向上することができる。また、前記多層配線構造を避けることができるので、コスト面でも低減することができる。
【００７２】
更に、本発明の半導体集積回路装置では、インダクタの形成領域下にＴＥＯＳ膜およびＰＩＸ膜により形成された台座を有することで、前記インダクタの形成領域下の層間絶縁層のみを前記インダクタの特性に応じて厚く形成することができる。そのことにより、前記インダクタ形成領域以外に形成されているＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等のデバイス上には、厚い前記層間絶縁膜が形成されないので、厚い前記層間絶縁膜の重み等によるデバイスへの影響を大幅に低減することができる。
【００７３】
更に、本発明の半導体集積回路装置では、ＴＥＯＳ膜およびＰＩＸ膜により形成された台座の側面に傾斜面が形成されている。そのことにより、前記ＴＥＯＳ膜および前記ＰＩＸ膜上に形成される導電路は断線することなく形成されるので、製品品質の優れた半導体集積回路装置を提供することができる。
【００７４】
本発明によれば、半導体集積回路装置の製造方法において、インダクタ形成領域下部にＴＥＯＳ膜またはＰＩＸ膜による台座を形成する工程において、前記インダクタの特性に応じて、前記ＴＥＯＳ膜または前記ＰＩＸ膜の層厚を増減することができる。そのことにより、様々な前記インダクタの特性に応じて前記インダクタ形成領域下部の層間絶縁膜厚を調整することができ、常に、安定した前記インダクタの特性を引き出すことができる。
【００７５】
更に、本発明の半導体集積回路装置の製造方法では、多層配線構造を形成するために、第１の導電路と第２の導電路とを接続するコンタクトホールを形成する工程において、前記第１の導電路と前記第２の導電路との接続部を台座として形成するＴＥＯＳ膜またはＰＩＸ膜形成部以外にする。そのことにより、前記コンタクトホールを形成するエッチャーへの負担を大幅に低減することができ、その結果、エッチング技術を容易にし、生産性を向上させることができる。
【００７６】
更に、本発明の半導体集積回路装置の製造方法では、従来における半導体集積回路装置の製造方法と比較し、インダクタ形成領域下にのみ台座を形成するＴＥＯＳ膜またはＰＩＸ膜により層間絶縁膜厚を調整することができ、最小限の多層配線構造を形成するフローを実現することができ、製造コストを大幅に低減する半導体集積回路装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明する断面図である。
【図２】本発明の半導体集積回路装置を説明する断面図である。
【図３】本発明の半導体集積回路装置に用いるインダクタの平面図である。
【図４】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図５】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図６】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図７】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図８】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図９】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図１０】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図１１】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１３】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１４】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１５】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１６】従来の半導体集積回路装置を説明する斜視図断図面である。
【図１７】従来の半導体集積回路装置を説明する断図面である。
【発明の属する技術分野】
本発明は、一般に電気インダクタの設計および構造に関し、詳細には、低コストのシリコン技術に適合する多層配線からなるモノリシック・インダクタ構造に関する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
電子回路の小型化は、機械的パッケージの小型化を達成するのみならず、回路の製造コストを減らすためにも、実質上のあらゆる分野で目標とされている。複雑なマイクロプロセッサおよび演算増幅器を含めて、多くのデジタル回路およびアナログ回路は、シリコンベースの集積回路（ＩＣ）として実施され成功を収めてきた。このような回路は通常、バイポーラトランジスタ、電解効果トランジスタ（ＦＥＴ）、様々なタイプのダイオードなどの能動素子、およびレジスタやコンデンサなどの受動素子が含まれる。
【０００３】
また、情報通信機器のチャンネル帯域高まるにつれＲＦ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ）やマイクロウェーブ（Ｍｉｃｒｏｗａｖｅ、１〜３０ＧＨｚ）領域の高周波技術が重要視されており、これと関連する素子技術としてはガリウム砒素ＭＯＳＦＥＴとシリコンバイポーラ技術が知られている。このうち、シリコンバイポーラ技術は、システムが要求する特性を満足でき、しかも製造費用と製造工程が単純で集積度と製造期間を短縮できるので有利である。
【０００４】
高周波で動作するシステムには抵抗やキャパシタまたはインダクタのような受動素子が必ず使用される。このうちシリコンバイポーラ技術において最も重要な受動素子はインダクタであり、インダクタとキャパシタを最適に組み合わせることで、最大の効果を得ることができる。
【０００５】
インダクタは、高周波領域では金属ラインの巻回により形成されるが、このようなインダクタを半導体集積回路に集積することは容易ではない。それは、例えば、シリコンバイポーラ技術では、シリコン基板上に絶縁してインダクタが形成され、シリコン基板が１つの導電体として作成するので、入出力端子を含むインダクタとして金属ラインとシリコン基板との間に寄生キャパシタンスが必ず発生するからである。しかも、所望のインダクタンス値を得るためにインダクタの体積が大きく、寄生キャパシタも大きくなるからである。この寄生キャパシタンスは高周波で入力される入力信号の漏れ経路として作用して、システムの性能を劣化させる要因になる。従って、寄生キャパシタを最小化して入力信号が基板へ漏れることを防止する必要がある。
【０００６】
上記した問題を解決した半導体集積回路用誘電素子として、例えば、特開平１１−２７４４１２に開示されている。当該公報で示されている図を図１６として示す。
【０００７】
図１６に示すように、不純物のドープされたシリコン基板１の表面には、所定深さと所定幅とを有するトレンチ２が形成されている。このトレンチ２には、導電率の低い絶縁物質３により埋め立てられている。トレンチ２を埋め立てる物質３としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を使用することが望ましい。
【０００８】
そして、このようにして表面にトレンチ２が形成され、このトレンチ２が絶縁物質３で埋め立てられている基板１の表面には第１絶縁膜４が形成されており、この第１絶縁膜４上には導電体からなるリード５が形成されている。更に、このリード５の一部を覆って第１絶縁膜４上には第２絶縁膜６が形成されており、この第２絶縁膜６上にはインダクタを構成する渦巻型の導電体７が形成されている。この渦巻型の導電体７は、渦巻の内側端部としての第１端部８と、渦巻の外部端部としての第２端部９とを備え、第１端部８は第２絶縁層６を貫通するように形成された導電路１０を通じてリード５と接続されている。リード５は外部の入力または出力端子（図示せず）と接続されている。
【０００９】
よって、上記した導電性素子では、導電率の低い物質で埋め立てられたトレンチ２は結果的に導電性がある基板１の表面積を減少させる役割をなす。この結果、導電性素子では、渦巻型導電体７と、第１および第２絶縁層４、６と、基板１とで構成される寄生キャパシタンスの一方側導電体（基板１）の面積が小さくなることで、基板１への漏れ電流を少なくすることができる。
【００１０】
また、図１７に示すように、エピタキシャル層２１とインダクタ間の絶縁膜層が厚く形成されていることで、高周波で動作の半導体集積回路装置における特性向上を図る場合もある。
【００１１】
図１７に示すように、基板上に堆積したエピタキシャル層２１には、所定深さと所定幅とを有するトレンチ２２が形成されている。上記したように、このトレンチ２２には、導電率の低い絶縁物質により埋め立てられている。トレンチ２２を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００１２】
図１７の場合では、トレンチ２２内はポリシリコン２３で埋め立てられ、エピタキシャル層２１上にはシリコン酸化膜２４が堆積されている。シリコン酸化膜２４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜２５が形成されている。そして、ＢＰＳＧ膜２５上には、例えば、Ａｌにより第１の導電路２６が形成されており、第１の導電路２６およびＢＰＳＧ膜２５上には、絶縁膜であるＴＥＯＳ膜２７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜２８およびＴＥＯＳ膜２９が堆積されている。
【００１３】
そして、ＴＥＯＳ膜２９上には、第２の導電路３０が形成されているが、第１の導電路２６と第２の導電路３０とは、コンタクトホール３１を介して接続している。第２の導電路３０上には、ＴＥＯＳ膜３２、ＳＯＧ膜３３およびＴＥＯＳ膜３４が堆積されている。ＴＥＯＳ膜３４上には、インダクタおよびインダクタと接続して第３の導電路３５が形成されている。第２の導電路３０とインダクタとは、コンタクトホール３６を介して接続している。そして、インダクタとＴＥＯＳ膜３４上にはＰＩＸ（ポリイミド）膜３７が形成されている。この構造を有することにより、導電体であるインダクタとエピタキシャル層２１間に絶縁膜層を厚く形成していることで、高周波における基板へのリーク電流を低減していた。
【００１４】
【発明が解決しようとする課題】
上記したように、従来の半導体集積回路用誘電素子では、高周波特性を向上するために、形成されるインダクタの使用能力、幅等が考慮されてインダクタ下の絶縁膜層の厚み等が決められていた。
【００１５】
例えば、図１６および図１７に示したように、シリコン基板または該基板上に形成されるエピタキシャル層にトレンチを形成し、該トレンチ内に絶縁物質を埋め込むことで寄生キャパシタンスの一方側導電体（シリコン基板）の面積を小さくし、基板への漏れ電流を少なくする方法やインダクタと基板との間の絶縁層膜を厚く形成する方法があった。
【００１６】
しかしながら、高周波用として用いられるインダクタからのノイズ・干渉防止やインダクタ自身の特性を向上させるためには、インダクタからシリコン基板までの距離を絶縁膜層および絶縁物質によりかせがなければならない。そのためには、絶縁膜層によりその距離をかせぐことが有効であるが、絶縁層１層ごとの層厚を厚く形成しなければならず、また、多層配線構造にしなければならず、その結果、以下に述べる課題の発生を引き起こした。
【００１７】
第１の課題は、絶縁層１層ごとの層厚を厚く形成することで、絶縁層全体の層厚を厚く形成する場合である。例えば、図１７に示したように、多層配線構造を形成するために、ＴＥＯＳ膜２５、２９にコンタクトホール３１を形成し第１の導電路２６と第２の導電路３０とを接続させなければならない。しかし、ＴＥＯＳ膜２５、２９にエッチングによりコンタクトホール３１を形成する時、ＴＥＯＳ膜２５、２９の層厚は厚いため、更に、ＴＥＯＳ膜２５、２９が２層と重なることでエッチャーへの負担が増大し生産性が得られず、また、エッチング技術が困難であるという課題であった。
【００１８】
第２の課題は、絶縁層１層ごとの層厚は適度に抑えるが、インダクタとシリコン基板間の層厚をかせぐために多層配線構造を形成する場合がある。この場合は、何層にもわたりＡｌ等による導電路を形成しなければならず、コスト面における負担が増大してしまうという課題があった。
【００１９】
第３の課題は、第１の課題や第２の課題にも含まれるが、インダクタの下にはトレンチによる絶縁物質を埋め込んだ構造を有するのみで、バイポーラトランジスタやＭＯＳトランジスタ等の素子は形成されない。しかし、インダクタ形成領域以外のシリコン基板上には、バイポーラトランジスタやＭＯＳトランジスタ等の素子が形成されるため、インダクタ形成領域同様に、前記素子形成領域上に層厚の厚い絶縁膜層が形成されることで、前記素子の品質に多大きな影響を与えてしまうという課題があった。
【００２０】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、一導電型のシリコン基板と、該基板上に形成される逆導電型のエピタキシャル層と、前記基板および前記エピタキシャル層に形成されているトレンチと、該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成されていることを特徴とする。
【００２１】
本発明の半導体集積回路装置は、好適には、前記インダクタ構造が形成されている下部の前記層間絶縁膜の１層が台座として厚く形成されている構造を有することで、前記インダクタ形成領域下のみの前記層間絶縁膜を厚く形成することができるので、インダクタのノイズ・干渉防止、他の領域に形成される素子への影響防止等の上記した種々の課題に対応することができる。
【００２２】
更に、本発明の半導体集積回路装置は、好適には、前記台座用の層間絶縁膜は、前記インダクタ形成領域下の前記層間絶縁膜厚を前記インダクタの特性により増減することで、様々な特性の前記インダクタに対応した半導体集積回路装置を提供することができる。
【００２３】
更に、本発明の半導体集積回路装置は、好適には、前記台座用の層間絶縁膜の少なくとも１側面は前記基板面に対して鋭角な傾斜面を有していることで、前記台座上に形成される前記導電路が断線することなく形成されているので、品質の良い半導体集積回路装置を提供することができる。
【００２４】
また、本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置の製造方法では、一導電型のシリコン基板を準備する工程と、該基板上に逆導電型のエピタキシャル層を積層する工程と、前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なくとも１層を層厚の厚い第１の層間絶縁膜とする工程と、前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有することを特徴とする。
【００２５】
本発明の半導体集積回路装置の製造方法は、好適には、前記台座用の層間絶縁膜下にシリコン窒化膜を形成することで、前記台座を形成するエッチング工程において、前記シリコン窒化膜がエッチングが前記台座用の層間絶縁膜下の前記層間絶縁膜へのエッチングを防止することができる。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２７】
図１は、高周波用のインダクタを用いた半導体集積回路装置において、特に、インダクタが形成されている領域における半導体集積回路装置の第１の実施の形態における断面図を示したものである。
【００２８】
Ｐ−型の単結晶シリコン基板５１上には、例えば、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層５２が形成されている。そして、基板５１およびエピタキシャル層５２には、両者を完全に貫通するＰ＋型分離領域（図示なし）によって複数の島領域に分離され、それぞれの島領域にはＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等が形成されている。しかし、図１には、インダクタ形成領域のみが図示されており、その他の形成領域は省略されている。
【００２９】
基板５１およびエピタキシャル層５２には、例えば、幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ５３が格子状に形成されている。このトレンチ５３は導電率の低い絶縁物質により埋め立てられている。そして、トレンチ５３を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００３０】
本実施例では、トレンチ５３内はポリシリコンで埋め立てられ、エピタキシャル層５２上にはシリコン酸化膜５４が堆積されている。シリコン酸化膜５４はエピタキシャル層５２上に厚さ０．１２μｍ程度堆積されている。シリコン酸化膜５４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜５５が厚さ１．００μｍ程度形成されている。そして、ＢＰＳＧ膜５５上には、例えば、Ａｌスパッタにより第１の導電路５６が厚さ０．５μｍ程度形成されており、第１の導電路５６およびＢＰＳＧ膜５５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜５７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜５８およびＴＥＯＳ膜５９が堆積されている。
【００３１】
ここで、ＳＯＧ膜５８をＴＥＯＳ膜５７、５９間に形成していることで、第１の導電路５６により凹凸部が形成されたＴＥＯＳ膜５７を平坦化し、その上にＴＥＯＳ膜５９を一定に形成することができる。
【００３２】
そして、ＴＥＯＳ膜５９上のインダクタ４１形成領域（図３に示す）下部には、シリコン窒化膜６０が０．２０μｍ程度形成されており、シリコン窒化膜６０上にはＴＥＯＳ膜６１により厚さ５．００μｍ程度の台座が形成されている。ＴＥＯＳ膜６１よりなる台座およびＴＥＯＳ膜５９上には第２の導電路６３が形成されているが、第１の導電路５６と第２の導電路６３とは、コンタクトホール６２を介して接続している。第２の導電路６３上には、ＴＥＯＳ膜６４、ＳＯＧ膜６５およびＴＥＯＳ膜６６が堆積されている。ＴＥＯＳ膜６６上には、第３の導電路６８およびインダクタ４１が形成されている。第２の導電路６３と第３の導電路６８とは、コンタクトホール６７を介して接続している。そして、インダクタ４１、第３の導電路６８およびＴＥＯＳ膜６６上にはシリコン窒化膜６９が厚さ０．６０μｍ程度形成されており、その上にはＰＩＸ（ポリイミド）膜７０が厚さ２．００μｍ程度形成されている。尚、ＴＥＯＳ膜６６はシリコン窒化膜６９の段差被覆牲を考慮して、０．３０程度形成されている。
【００３３】
ここで、ＰＩＸ膜７０とは、ポリアミド酸をコーターにより塗布し、熱により脱水反応を起こしてイミド化して形成される。そして、性質としては平坦性が良く、コストが安いが、耐湿性面で品質に劣る面がある。しかし、ＰＩＸ膜７０下には、シリコン窒化膜６９が全面に形成されているため、水分がＰＩＸ膜７０を透過してデバイス内に入ってきても、このシリコン窒化膜６９で防止することができる構造を有している。
【００３４】
そして、図３に示すように、インダクタ４１は渦巻き型に形成されているが、その第１の端部４２が第３の導電路６８と接続されており、第２の端部４３はまた別の導電路（図示せず）と接続している。図示したように、インダクタ４１は四角形の渦巻きで形成されているが、特に決まりはなく円形の渦巻きでもその他の形状の渦巻きでも良い。そして、インダクタ４１は、使用されるデバイスの高周波性等を考慮されて、インダクタの幅等を変更することで様々な特性のインダクタを形成することができる。
【００３５】
上記したように、本発明の半導体集積回路装置では、インダクタ４１が形成領域下にＴＥＯＳ膜６１により形成された台座を有することで、多層配線構造を抑制し、インダクタ４１の特性に応じてインダクタ４１と基板５１間の層間絶縁層を確実に確保することができる。そのことにより、インダクタ４１でのノイズ・干渉を防止することができ、また、インダクタ４１を流れる電流が基板５１に抜けることを防止しインダクタ４１の特性を向上することができる。また、多層配線構造を避けることができるので、コスト面でも低減することができる。
【００３６】
更に、本発明の半導体集積回路装置では、インダクタ４１が形成領域下にＴＥＯＳ膜６１により形成された台座を有することで、インダクタ４１が形成領域下部の層間絶縁層のみをインダクタ４１の特性に応じて厚く形成することができる。そのことにより、インダクタ４１形成領域以外に形成されているＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等のデバイス上には、厚い層間絶縁膜が形成されないので、厚い層間絶縁膜の重み等によるデバイスへの影響を大幅に低減することができる。
【００３７】
更に、本発明の半導体集積回路装置では、ＴＥＯＳ膜６１により形成された台座の側面に傾斜面７２が形成されている。そのことにより、ＴＥＯＳ膜６１上に形成される第２導電路６３は断線することなく形成されるので、製品品質の優れた半導体集積回路装置を提供することができる。
【００３８】
次に、図２は、高周波用のインダクタを用いた半導体集積回路装置において、特に、インダクタが形成されている領域における半導体集積回路装置の第２の実施の形態における断面図を示したものである。
【００３９】
Ｐ―型の単結晶シリコン基板８１上には、例えば、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層８２が形成されている。そして、基板８１およびエピタキシャル層８２には、両者を完全に貫通するＰ＋型分離領域（図示なし）によって複数の島領域に分離され、それぞれの島領域にはＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等が形成されている。しかし、図２には、インダクタ形成領域のみが図示されており、その他の形成領域は省略されている。
【００４０】
基板８１およびエピタキシャル層８２には、例えば、幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ８３が格子状に形成されている。このトレンチ８３は導電率の低い絶縁物質により埋め立てられている。そして、トレンチ８３を埋め立てる物質としては、溝埋め込み能力が優れているポリシリコンまたはオゾンＴＥＯＳを使用することが望ましい。
【００４１】
本実施例では、トレンチ８３内はポリシリコンで埋め立てられ、エピタキシャル層８２上にはシリコン酸化膜８４が堆積されている。シリコン酸化膜８４はエピタキシャル層８２上に厚さ０．１２μｍ程度堆積されている。シリコン酸化膜８４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜８５が厚さ１．００μｍ程度形成されている。そして、ＢＰＳＧ膜８５上には、例えば、Ａｌスパッタにより第１の導電路８６が厚さ０．５μｍ程度形成されており、第１の導電路８６およびＢＰＳＧ膜８５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜８７、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８８およびＴＥＯＳ膜８９が堆積されている。
【００４２】
ここで、ＳＯＧ膜８８をＴＥＯＳ膜８７、８９間に形成していることで、第１の導電路８６により凹凸部が形成されたＴＥＯＳ膜８７を平坦化し、その上にＴＥＯＳ膜８９を一定に形成することができる。
【００４３】
そして、ＴＥＯＳ膜８９上のインダクタ４１（図３に示す）形成領域下部には、シリコン窒化膜９０が０．２０μｍ程度形成されており、シリコン窒化膜９０上にはＰＩＸ（ポリイミド）膜９１により厚さ５．００μｍ程度の台座が形成されている。ＰＩＸ膜９１よりなる台座およびＴＥＯＳ膜８９上には第２の導電路９３が形成されているが、第１の導電路８６と第２の導電路９３とは、コンタクトホール９２を介して接続している。第２の導電路９３上には、ＰＩＸ膜９４が厚さ２．００μｍ程度堆積されている。ＰＩＸ膜９４上には、第３の導電路９６およびインダクタ４１が形成されている。第２の導電路９３と第３の導電路９６とは、コンタクトホール９５を介して接続している。そして、インダクタ４１、第３の導電路９６およびＰＩＸ膜９４上にはＰＩＸ膜９７が厚さ２．００μｍ程度形成されている。
【００４４】
ここで、ＰＩＸ膜とは、ポリアミド酸をコーターにより塗布し、熱により脱水反応を起こしてイミド化して形成される。そして、性質としては平坦性が良く、コストが安いが、耐湿性面で品質に劣る面がある。そして、第２の実施の形態では、第１の実施の形態と異なりＰＩＸ膜９７下には、シリコン窒化膜は形成されていない。これは、ＰＩＸ膜上にシリコン窒化膜を形成することによる信頼性と窒化膜を形成しないことでの耐湿性とを考慮したことによる。
【００４５】
そして、図３に示すように、インダクタ４１は渦巻き型に形成されているが、その第１の端部４２が第３の導電路９６と接続されており、第２の端部４３はまた別の導電路（図示せず）と接続している。図示したように、インダクタ４１は四角形の渦巻きで形成されているが、特に決まりはなく円形の渦巻きでもその他の形状の渦巻きでも良い。そして、インダクタ４１は、使用されるデバイスの高周波性等を考慮されて、インダクタの幅等を変更することで様々な特性のインダクタを形成することができる。
【００４６】
上記したように、図２に示した第２の実施形態においても、図１に示した第１の実施形態と同様の効果を得ることができる。また、図１および図２に示した実施形態以外でも、例えば、シリコン窒化膜により台座を形成することもでき、使用されるインダクタの特性に応じて、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４７】
次に、本発明の製造方法により、図１に示した第１の実施の形態についての製造工程について、図４〜図９を参照にして以下に説明する。但し、図１では、同一基板上に形成されるＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等の形成領域は省略してある。従って、図１には、インダクタ形成領域のみが図示されており、製造工程の説明についてもインダクタ形成領域についてのみ説明する。
【００４８】
先ず、図４に示すように、Ｐ−型の単結晶シリコン基板５１を準備し、この基板５１をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板５１に、例えば、減圧下８０Ｔｏｒｒ、１０８０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層５２を成長させる。そして、エピタキシャル層５２の表面にＮＳＧ（ノンドープ シリケート グラス）を堆積して形成した後、公知のフォトリソグラフィ技術によりトレンチ５３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、例えば、ドライエッチングにより幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ５３を格子状に形成する。
【００４９】
次に、図５に示すように、図４において選択マスクとして用いたＮＳＧ（ノンドープ シリカ グラス）を全て除去した後、トレンチ５３内にポリシリコンを埋め立て、エピタキシャル層５２上には、シリコン酸化膜５４を堆積する。このとき、エピタキシャル層５２上にはシリコン酸化膜５４を厚さ０．１２μｍ程度形成する。そして、シリコン酸化膜５４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜５５を厚さ１．００μｍ程度形成する。
【００５０】
次に、図６に示すように、ＢＰＳＧ膜５５上には、第１の導電路５６を形成するために、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第１の導電路５６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第１の導電路５６を形成する。そして、第１の導電路５６およびＢＰＳＧ膜５５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜５７を厚さ０．２μｍ程度形成する。このとき、ＴＥＯＳ膜５７は、第１の導電路５６によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜５８を形成する。その後、ＳＯＧ膜５８上にＴＥＯＳ膜５９を堆積する。
【００５１】
次に、図７に示すように、ＴＥＯＳ膜５９上にはシリコン窒化膜６０が厚さ０．２０μｍ程度形成され、シリコン窒化膜６０上にはＴＥＯＳ膜６１を厚さ５．００μｍ程度形成する。そして、ＴＥＯＳ膜６１上には公知のフォトリソグラフィ技術により台座を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、例えば、テーパーエッチャント等のバッファードふっ酸等によりエッチングを行うことで、ＴＥＯＳ膜６１により形成される台座の側面には傾斜面７２が形成される。
【００５２】
ここで、シリコン窒化膜６０は上記したＴＥＯＳ膜６１をエッチングする際にＴＥＯＳ膜６１以下のＴＥＯＳ膜５９等がエッチングされることから保護するために形成したので、その後、台座形成部以外のシリコン窒化膜６０をエッチングにより除去する。
【００５３】
次に、図８に示すように、ＴＥＯＳ膜６１よりなる台座およびＴＥＯＳ膜５９上に第２の導電路６３を形成する。そして、第１の導電路５６を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第２の導電路６３を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第２の導電路６３を形成する。このとき、第１の導電路５６と第２の導電路６３とはコンタクトホール６２を介して接続するが、ＴＥＯＳ膜５９上には公知のフォトリソグラフィ技術によりコンタクトホール６２を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜５７、５９をエッチングすることでコンタクトホール６２を形成する。
【００５４】
その後、台座として形成されたＴＥＯＳ膜６１および第２の導電路６３上には、ＴＥＯＳ膜６４を厚さ０．２０μｍ程度形成する。このとき、ＴＥＯＳ膜６１は、第２の導電路６３によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜６５を形成する。その後、ＳＯＧ膜６５上にＴＥＯＳ膜６６を厚さ０．３０μｍ程度堆積する。
【００５５】
次に、図９に示すように、ＴＥＯＳ膜６６上に第３の導電路６８およびインダクタ４１（図３に示す）を形成する。そして、第３の導電路６８を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第３の導電路６８を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第３の導電路６８を形成する。このとき、第２の導電路６３と第３の導電路６８とはコンタクトホール６７を介して接続するが、ＴＥＯＳ膜６６上には公知のフォトリソグラフィ技術によりコンタクトホール６７を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜６４、６６をエッチングすることでコンタクトホール６７を形成する。
【００５６】
その後、ＴＥＯＳ膜６６、第３の導電路６８およびインダクタ４１上には、シリコン窒化膜６９を厚さ０．６０μｍ程度形成し、シリコン窒化膜６９上にはＰＩＸ（ポリイミド）膜７０を厚さ２．００μｍ程度形成する。このとき、ＰＩＸ膜７０下には、シリコン窒化膜６９が全面に形成されているため、水分がＰＩＸ膜７０を透過してデバイス内に入ってきても、このシリコン窒化膜６９で防止することができる構造となる。
【００５７】
上記したように、本発明の半導体集積回路装置の製造方法では、インダクタ４１形成領域下部にＴＥＯＳ膜６１による台座を形成する工程において、本発明の半導体集積回路装置に用いられるインダクタ４１の特性に応じて、ＴＥＯＳ膜６１の層厚を増減することができる。そのことにより、様々なインダクタ４１の特性に応じてインダクタ４１形成領域下部の層間絶縁膜厚を調整することができ、常に、安定したインダクタ４１の特性を引き出すことができる。
【００５８】
更に、本発明の半導体集積回路装置の製造方法では、多層配線構造を形成するために、第１の導電路５６と第２の導電路６３とを接続するコンタクトホール６２を形成する工程において、第１の導電路５６と第２の導電路６３との接続部をＴＥＯＳ膜６１形成部以外に形成する。そのことにより、コンタクトホール６２を形成するエッチャーへの負担を大幅に低減することができ、その結果、エッチング技術を容易にし、生産性を向上させることができる。
【００５９】
更に、本発明の半導体集積回路装置の製造方法では、従来における半導体集積回路装置の製造方法と比較し、インダクタ４１形成領域下にのみＴＥＯＳ膜６１により層間絶縁膜厚を調整することができ、最小限の多層配線構造を形成するフローを実現することができ、製造コストを大幅に低減する半導体集積回路装置の製造方法を提供することができる。
【００６０】
次に、本発明の製造方法により、図２に示した第２の実施の形態についての製造工程について、図１０〜図１５を参照にして以下に説明する。但し、図２では、同一基板上に形成されるＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等の形成領域は省略してある。従って、図１には、インダクタ形成領域のみが図示されており、製造工程の説明についてもインダクタ形成領域についてのみ説明する。
【００６１】
先ず、図１０に示すように、Ｐ−型の単結晶シリコン基板８１を準備し、この基板８１をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板８１に、例えば、減圧下８０Ｔｏｒｒ、１０８０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、比抵抗０．５０Ω・ｃｍ、厚さ１．４０μｍのエピタキシャル層８２を成長させる。そして、エピタキシャル層８２の表面にＮＳＧ（ノンドープ シリケート グラス）を堆積して形成した後、公知のフォトリソグラフィ技術によりトレンチ８３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、例えば、ドライエッチングにより幅１．２０μｍ、深さ５．００μｍ、ピッチ１．２０μｍのトレンチ８３を格子状に形成する。
【００６２】
次に、図１１に示すように、図１０において選択マスクとして用いたＮＳＧを全て除去した後、トレンチ８３内にポリシリコンを埋め立て、エピタキシャル層８２上には、シリコン酸化膜８４を堆積する。このとき、エピタキシャル層８２上にはシリコン酸化膜８４が厚さ０．１２μｍ程度形成される。そして、シリコン酸化膜８４上には、絶縁膜であるＢＰＳＧ（リンホウ素シリケートガラス）膜８５が厚さ１．００μｍ程度形成される。
【００６３】
次に、図１２に示すように、ＢＰＳＧ膜８５上には、第１の導電路８６を形成するために、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第１の導電路８６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第１の導電路８６を形成する。そして、第１の導電路８６およびＢＰＳＧ膜８５上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜８７を厚さ０．２μｍ程度形成する。このとき、ＴＥＯＳ膜８７は、第１の導電路８６によりその表面には凹凸が形成される。この凹凸を無くし平坦面を形成するために、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８８を形成する。その後、ＳＯＧ膜８８上にＴＥＯＳ膜８９を堆積する。
【００６４】
次に、図１３に示すように、ＴＥＯＳ膜８９上にはシリコン窒化膜９０を厚さ０．２０μｍ程度形成し、シリコン窒化膜９０上にはＰＩＸ（ポリイミド）膜９１を厚さ５．００μｍ程度形成する。そして、ＰＩＸ膜９１上には公知のフォトリソグラフィ技術により台座を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、例えば、ポリイミド用エッチャントや現像液等によりエッチングを行うことで、ＰＩＸ膜９１により形成される台座の側面には傾斜面９８を形成する。
【００６５】
ここで、シリコン窒化膜９０は上記したＰＩＸ膜９１をエッチングする際にＰＩＸ膜９１以下のＴＥＯＳ膜８９等がエッチングされることから保護するために形成したので、その後、台座形成部以外のシリコン窒化膜９０をエッチングにより除去する。
【００６６】
次に、図１４に示すように、ＰＩＸ膜９１よりなる台座およびＴＥＯＳ膜８９上に第２の導電路９３を形成する。そして、第１の導電路８６を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第２の導電路９３を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第２の導電路９３を形成する。このとき、第１の導電路８６と第２の導電路９３とはコンタクトホール９２を介して接続するが、ＴＥＯＳ膜８９上には公知のフォトリソグラフィ技術によりコンタクトホール９２を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＴＥＯＳ膜８７、８９をエッチングすることでコンタクトホール９２を形成する。
【００６７】
その後、台座として形成されたＰＩＸ膜９１および第２の導電路９３上には、ＰＩＸ膜９４を厚さ１．００μｍ程度形成する。
【００６８】
次に、図１５に示すように、ＰＩＸ膜９４上に第３の導電路９６およびインダクタ４１（図３に示す）を形成する。そして、第２の導電路９３を形成する場合と同様に、例えば、Ａｌをスパッタにより厚さ０．５μｍ程度全面に形成する。その後、Ａｌ上には公知のフォトリソグラフィ技術により第３の導電路９６を形成する部分を残し設けられたフォトレジスト（図示せず）を選択マスクとして形成する。その後、エッチングによりＡｌを除去することで第３の導電路９６を形成する。このとき、第２の導電路９３と第３の導電路９６とはコンタクトホール９５を介して接続するが、ＰＩＸ膜９４上には公知のフォトリソグラフィ技術によりコンタクトホール９５を形成する部分に開口部を設けられたフォトレジスト（図示せず）を選択マスクとして形成し、ＰＩＸ膜９４をエッチングすることでコンタクトホール６７を形成する。
【００６９】
その後、ＰＩＸ膜９４、第３の導電路９６およびインダクタ４１上には、ＰＩＸ膜９７を厚さ２．００μｍ程度形成する。そして、第２の実施の形態では、第１の実施の形態と異なりＰＩＸ膜９７下には、シリコン窒化膜は形成されていない。これは、ＰＩＸ膜上にシリコン窒化膜を形成することによる信頼性と窒化膜を形成しないことでの耐湿性とを考慮したことによる。
【００７０】
上記したように、図２に示した第２の実施の形態についての製造工程について、図１に示した第１の実施の形態についての製造工程と同様の効果を得ることができる。また、図１および図２に示した実施の形態以外でも、例えば、シリコン窒化膜で台座を形成することもでき、このときは等方性エッチングにより台座を形成する。つまり、使用されるインダクタの特性等に応じて、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７１】
【発明の効果】
本発明によれば、インダクタの形成領域下にＴＥＯＳ膜またはＰＩＸ膜により形成された台座を有することで、多層配線構造を抑制し、前記インダクタと基板間の層間絶縁層厚を前記インダクタの特性に応じて確実に確保することができる。そのことにより、前記インダクタでのノイズ・干渉を防止することができ、また、前記インダクタを流れる電流が前記基板に抜けることを防ぐことで前記インダクタの特性を向上することができる。また、前記多層配線構造を避けることができるので、コスト面でも低減することができる。
【００７２】
更に、本発明の半導体集積回路装置では、インダクタの形成領域下にＴＥＯＳ膜およびＰＩＸ膜により形成された台座を有することで、前記インダクタの形成領域下の層間絶縁層のみを前記インダクタの特性に応じて厚く形成することができる。そのことにより、前記インダクタ形成領域以外に形成されているＮＰＮトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタ等のデバイス上には、厚い前記層間絶縁膜が形成されないので、厚い前記層間絶縁膜の重み等によるデバイスへの影響を大幅に低減することができる。
【００７３】
更に、本発明の半導体集積回路装置では、ＴＥＯＳ膜およびＰＩＸ膜により形成された台座の側面に傾斜面が形成されている。そのことにより、前記ＴＥＯＳ膜および前記ＰＩＸ膜上に形成される導電路は断線することなく形成されるので、製品品質の優れた半導体集積回路装置を提供することができる。
【００７４】
本発明によれば、半導体集積回路装置の製造方法において、インダクタ形成領域下部にＴＥＯＳ膜またはＰＩＸ膜による台座を形成する工程において、前記インダクタの特性に応じて、前記ＴＥＯＳ膜または前記ＰＩＸ膜の層厚を増減することができる。そのことにより、様々な前記インダクタの特性に応じて前記インダクタ形成領域下部の層間絶縁膜厚を調整することができ、常に、安定した前記インダクタの特性を引き出すことができる。
【００７５】
更に、本発明の半導体集積回路装置の製造方法では、多層配線構造を形成するために、第１の導電路と第２の導電路とを接続するコンタクトホールを形成する工程において、前記第１の導電路と前記第２の導電路との接続部を台座として形成するＴＥＯＳ膜またはＰＩＸ膜形成部以外にする。そのことにより、前記コンタクトホールを形成するエッチャーへの負担を大幅に低減することができ、その結果、エッチング技術を容易にし、生産性を向上させることができる。
【００７６】
更に、本発明の半導体集積回路装置の製造方法では、従来における半導体集積回路装置の製造方法と比較し、インダクタ形成領域下にのみ台座を形成するＴＥＯＳ膜またはＰＩＸ膜により層間絶縁膜厚を調整することができ、最小限の多層配線構造を形成するフローを実現することができ、製造コストを大幅に低減する半導体集積回路装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明する断面図である。
【図２】本発明の半導体集積回路装置を説明する断面図である。
【図３】本発明の半導体集積回路装置に用いるインダクタの平面図である。
【図４】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図５】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図６】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図７】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図８】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図９】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図１０】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断図面である。
【図１１】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１３】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１４】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１５】本発明の第１の実施の形態における半導体集積回路装置の製造方法を説明する断面図である。
【図１６】従来の半導体集積回路装置を説明する斜視図断図面である。
【図１７】従来の半導体集積回路装置を説明する断図面である。
Claims (8)
- 一導電型のシリコン基板と、
該基板上に形成される逆導電型のエピタキシャル層と、
前記基板および前記エピタキシャル層に形成されているトレンチと、
該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、
該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、
該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、
前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成され、
前記台座用の層間絶縁膜下部には、シリコン窒化膜が形成されていることを特徴とする半導体集積回路装置。 - 一導電型のシリコン基板と、
該基板上に形成される逆導電型のエピタキシャル層と、
前記基板および前記エピタキシャル層に形成されているトレンチと、
該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、
該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、
該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、
前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成され、
前記台座用の層間絶縁膜はＴＥＯＳ膜（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）からなることを特徴とする半導体集積回路装置。 - 一導電型のシリコン基板と、
該基板上に形成される逆導電型のエピタキシャル層と、
前記基板および前記エピタキシャル層に形成されているトレンチと、
該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、
該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、
該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、
前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成され、
前記台座用の層間絶縁膜はポリイミド膜からなることを特徴とする半導体集積回路装置。 - 一導電型のシリコン基板と、
該基板上に形成される逆導電型のエピタキシャル層と、
前記基板および前記エピタキシャル層に形成されているトレンチと、
該トレンチが形成されている前記エピタキシャル層上に形成されている複数層の層間絶縁膜と、
該層間絶縁膜により絶縁されている金属からなる複数層の導電路と、
該導電路の最上層に形成されているインダクタ構造とを有する半導体集積回路装置において、
前記インダクタ構造が形成されている下部に前記層間絶縁膜の少なくとも１層が台座として厚く形成され、
前記台座用の層間絶縁膜の少なくとも１側面は前記基板面に対して鋭角な傾斜面を有していることを特徴とする半導体集積回路装置。 - 一導電型のシリコン基板を準備する工程と、
該基板上に逆導電型のエピタキシャル層を積層する工程と、
前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なくとも１層を層厚の厚い第１の層間絶縁膜とする工程と、
前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、
前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、
前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有し、
前記台座用の層間絶縁膜下には、シリコン窒化膜を形成することを特徴とする半導体集積回路装置の製造方法。 - 一導電型のシリコン基板を準備する工程と、
該基板上に逆導電型のエピタキシャル層を積層する工程と、
前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なく
とも１層を層厚の厚い第１の層間絶縁膜とする工程と、
前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、
前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、
前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有し、
前記台座用の層間絶縁膜はＴＥＯＳ膜（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜からなることを特徴とする半導体集積回路装置の製造方法。 - 一導電型のシリコン基板を準備する工程と、
該基板上に逆導電型のエピタキシャル層を積層する工程と、
前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なくとも１層を層厚の厚い第１の層間絶縁膜とする工程と、
前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、
前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、
前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有し、
前記台座用の層間絶縁膜はポリイミド膜からなることを特徴とする半導体集積回路装置の製造方法。 - 一導電型のシリコン基板を準備する工程と、
該基板上に逆導電型のエピタキシャル層を積層する工程と、
前記基板および前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層上に多層の層間絶縁膜を形成し、該層間絶縁膜の少なくとも１層を層厚の厚い第１の層間絶縁膜とする工程と、
前記第１の層間絶縁膜の一部を残し他の部分をエッチングにより除去し台座を形成する工程と、
前記層間絶縁膜により絶縁された金属からなる多層の導電路を形成する工程と、
前記台座が形成されている前記層間絶縁膜上にインダクタを形成する工程とを有し、
前記台座用の層間絶縁膜の少なくとも１側面に前記基板面に対して鋭角な傾斜面を形成することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001089344A JP4152088B2 (ja) | 2001-03-27 | 2001-03-27 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002289781A JP2002289781A (ja) | 2002-10-04 |
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Family
ID=18944284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001089344A Expired - Fee Related JP4152088B2 (ja) | 2001-03-27 | 2001-03-27 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4152088B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4661715B2 (ja) * | 2006-07-21 | 2011-03-30 | セイコーエプソン株式会社 | アンテナ装置 |
| JP2017034265A (ja) * | 2016-09-15 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-03-27 JP JP2001089344A patent/JP4152088B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002289781A (ja) | 2002-10-04 |
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