JP2009130126A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1の絶縁膜上に所定間隔で設けられた少なくとも一対の第1の金属配線と、第1の金属配線を覆う配線間絶縁膜と、配線間絶縁膜上で、第1の金属配線と交差する第2の金属配線と、一対の第1の金属配線の一方又は両方と第2の金属配線とに接続されるプラグとを備え、配線間絶縁膜が、一対の第1の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備え、配線間絶縁膜のみからなる領域が、プラグと接続される部位に対応する前記一対の第1の金属配線間に位置することを特徴とする半導体装置により上記課題を解決する。
【選択図】図1
Description
次に、図21のように、金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から第2の金属配線306を形成する。
まず、図22のように、半導体基板401に金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から複数の第1の金属配線402を形成する。
次に、図24に示すように、第1の金属配線402と第2の絶縁膜403とを覆うように、第3の絶縁膜404を堆積する。このときの成膜条件を調整することによって、第1の金属配線402間の距離がある値以下の場合に、エアギャップ405を形成することができる。次に、第2の絶縁膜403の上面を公知の平坦化技術(例えば、CMP技術)により平坦化する。
次に、図26のように、金属膜を堆積する。公知のフォト、エッチング技術により、金属膜から第2の金属配線407を形成する。参照番号406’は、接続孔と接続したエアギャップを、408は、第2の層間絶縁膜を意味する。
以上のように、エアギャップにより配線間の寄生容量を低減しつつ、ボトムボーダーレスビアによるエアギャップを介した隣接配線との短絡を防ぐことができる半導体装置及びその製造方法を提供することが望まれていた。
前記第1の金属配線を覆う配線間絶縁膜と、
前記配線間絶縁膜上で、前記第1の金属配線と交差する第2の金属配線と、
前記一対の第1の金属配線の一方又は両方と前記第2の金属配線とに接続されるプラグとを備え、
前記配線間絶縁膜が、前記一対の第1の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備え、
前記配線間絶縁膜のみからなる領域が、前記プラグと接続される部位に対応する前記一対の第1の金属配線間に位置する
ことを特徴とする半導体装置が提供される。
前記第1の絶縁膜上に所定間隔を備えた少なくとも一対の前記第1の金属配線を形成する工程と、
前記一対の第1の金属配線を覆うように前記配線間絶縁膜を形成することで、前記エアギャップを含む領域と、前記配線間絶縁膜のみからなる領域を形成する工程と、
前記プラグを形成する領域の前記配線間絶縁膜を除去し、除去部分にプラグ形成材料を埋めることでプラグを形成する工程と、
前記プラグ上及び前記配線間絶縁膜上に前記第2の金属配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法が提供される。
そのため、第1の金属配線間の寄生容量を低減できる。また、第1の金属配線と第2の金属配線とを接続するプラグを形成する際に、アライメントのずれによってボトムボーダーレスビアが発生することを防止できる。この結果、ボトムボーダーレスビアとエアギャップとを介して隣接する第1の金属配線が短絡することを防止できる。
前記配線間絶縁膜のみからなる領域において、一方の第1の金属配線の側壁から他方の第1の金属配線の側壁に向かって、第2の絶縁膜及び第3の絶縁膜の組み合わせ、又は第3の絶縁膜のみからなる構成を有することで、以下の効果を奏する。
また、第2の絶縁膜が、前記第3の絶縁膜と同じか又は低い比誘電率を有することで、第1の金属配線間の寄生容量を更に低減できる。
なお、第2の絶縁膜が第1の金属配線の側壁のみに位置する場合においてもエアギャップを有する領域と有さない領域とのアスペクト比の差を持つ事で同様にエアギャップが形成できる。
また、第2の絶縁膜よりエッチング速度の遅い材料を第1の絶縁膜に用いることで、エアギャップを有する領域と有さない領域とのアスペクト比の差をより大きくできる。
また、配線間絶縁膜が第2の絶縁膜を含み、第2の絶縁膜がフッ素を含有する膜であることで、第2の絶縁膜の比誘電率をより低下できる。その結果、第1の金属配線間の寄生容量をより低減できる。
第1の金属配線は、第1の絶縁膜上に、所定間隔で少なくとも一対設けられる。所定間隔は、第1の金属配線間に、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを形成することができさえすれば、特に限定されない。例えば、所定間隔は、第1の金属配線の幅と同程度にすることができる。
第1の金属配線は、配線間絶縁膜に覆われている。この配線間絶縁膜は、一対の第1の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備えている。また、層間絶縁膜は、その中にプラグが形成されるので、プラグの形成が可能な程度の厚さを有していることが好ましい。例えば、第1の絶縁膜の表面から500〜1500nmの厚さが挙げられる。層間絶縁膜及びプラグの上面は、平坦化されていてもよい。
まず、エアギャップを含む領域において、一方の第1の金属配線の側壁から他方の第1の金属配線の側壁に向かって、
(1)第2の絶縁膜、エアギャップを含む第3の絶縁膜及び第2の絶縁膜の組み合わせ、
(2)第2の絶縁膜、エアギャップを含む第3の絶縁膜の組み合わせ、
(3)エアギャップを含む第2の絶縁膜、
からなる構成が挙げられる。
(a)第2の絶縁膜及び第3の絶縁膜の組み合わせ、
(b)第3の絶縁膜のみ、
からなる構成が挙げられる。
また、第2の絶縁膜及び第3の絶縁膜用の材料は、特に限定されず、当該分野で通常使用される材料をいずれも使用できる。例えば、SiN、SiO、SiON、SiOC、SiC、SiOF等からなる膜が挙げられる。
第1の絶縁膜上に等間隔で延在する領域を有する2本の第1の金属配線と、
第1の金属配線を覆う絶縁膜と、
絶縁膜を介して前記第1の金属配線と少なくとも一部重複する第2の金属配線と、
第1の金属配線の一方又は両方と第2の金属配線とを接続するための両金属配線に接するプラグとを少なくとも含み、
平面視で、絶縁膜が、等間隔で延在する領域における2本の第1の金属配線間にエアギャップを備える領域と備えない領域を有し、
プラグが、前記備えない領域の絶縁膜と接し、
備える領域の第1の金属配線間の絶縁膜が、第1の金属配線側から第2の絶縁膜及びエアギャップを備える第3の絶縁膜からなり、
備えない領域の第1の金属配線間の絶縁膜が、第3の絶縁膜からなる構成を有してもよい。
まず、第1の絶縁膜上に所定間隔を備えた少なくとも一対の前記第1の金属配線を形成する。第1の絶縁膜は、特に限定されず、プラズマCVD法、CVD法、熱酸化法等の公知の方法で形成できる。また、第1の金属配線は、特に限定されず、公知の方法で形成できる。例えば、蒸着法、CVD法、スパッタ法等により金属膜を形成した後、フォト、エッチング技術を用いてパターニングすることで形成できる。
層間絶縁膜の形成方法は、エアギャップを含む領域と、配線間絶縁膜のみからなる領域を作り分けることができる方法であれば、いずれの方法も使用できる。例えば、層間絶縁膜が、第1の金属配線側から、第2の絶縁膜及び第3の絶縁膜の2層からなる場合、この2層を適宜使用する方法がある。
例えば、上記ドライエッチング速度を満たす第1の絶縁膜と第2の絶縁膜の組み合わせとしては、SiN/SiO、SiN/SiOF等が挙げられる。
(実施の形態1)
まず、実施の形態1の半導体装置の概略平面図を図1に、図1のA−A’線の概略断面図を図2に示す。ここで、図1は、実施の形態1における半導体装置の配線レイアウトを模式的に示している。図2に示すように、半導体装置は、半導体基板101上に第1の絶縁膜102と、第1の絶縁膜102上の第1の金属配線103と、第2の絶縁膜104と第1の金属配線103を覆うように形成された第3の絶縁膜106及びエアギャップ107を備える領域と、第1の金属配線103間隙に備えられた第2の絶縁膜を有さない領域とを備えている。
次に、実施の形態1の半導体装置の製造方法について、図3〜図8を基に説明する。ここで、図3〜図8は、各工程における半導体装置の概略断面工程図である。
成膜設備:プラズマCVD
基板温度:350〜500℃
膜厚:10〜200nm
ガス1:SiH4 50〜400SCCM
ガス2:NH3 50〜1000SCCM
ガス3:N2 1〜3SLM
ソースパワー(13.56MHz):100〜1000W
バイアスパワー(350kHz):50〜500W
真空度:1〜5Torr
(SCCMはstanderd cm/min:1気圧、25℃、SLMはstanderd リットル/min:1気圧、25℃)
次に、図4のように第1の絶縁膜102と第1の金属配線103を覆うように第2の絶縁膜104を堆積する。例えば、SiO膜(比誘電率4.2)を以下の条件で形成する。
成膜設備:プラズマCVD
基板温度:350〜500℃
膜厚:10〜150nm
ガス1:TEOS 400〜1000mg
ガス2:O2 300〜1000SCCM
ガス3:He 300〜1000SCCM
ソースパワー(13.56MHz):300〜1500W
真空度:3〜15Torr
次に、図5のように公知のフォト技術にて、エアギャップの形成を所望する領域を覆い、エアギャップの形成を所望しない領域を露出させたレジストパターンを形成し、このパターンをマスクとしてケミカルドライエッチにてエアギャップの形成を所望しない領域の第2の絶縁膜を除去する。その後、レジストパターンを除去する。なお、ケミカルドライエッチングは、例えば、CF系のガスを用いて行う。図5中、参照番号105はフォトレジストを意味する。
成膜設備:HDP−CVD(高密度プラズマ化学気相成長法)
基板温度:300〜500℃
膜厚:300〜2000nm
ガス1:SiH4 50〜200SCCM
ガス2:O2 50〜300SCCM
ガス3:Ar 50〜300SCCM
ソースパワー(400kHz):2000〜5000W
バイアスパワー(13.56MHz):1000〜4000W
次に、図7のように第1の金属配線103と第2の金属配線を接続するためのプラグ形成用の接続孔を公知のフォト、エッチング技術により形成し、公知の金属膜堆積技術により接続孔を金属で充填し、公知のCMP技術により接続孔外の金属膜を除去することでプラグ108を形成する。例えば、形成された接続孔にCVD法によりTiN、Wの順にそれぞれ10nm、300nm堆積し、CMP法により接続孔外のTiN、Wを除去することでプラグを形成できる。このとき、第1の金属配線103と接続孔のアライメントにずれが生じることで、プラグがボトムボーダーレスビアとなることがある。
まず、実施の形態2の半導体装置の概略平面図を図9に、図9のA−A’線の概略断面図を図10に示す。ここで、図9は、実施の形態2における半導体装置の配線レイアウトを模式的に示している。図10に示すように、半導体装置は、半導体基板201上に第1の絶縁膜202と、第1の絶縁膜202上の第1の金属配線203と、第2の絶縁膜と第1の金属配線を覆うように形成された第3の絶縁膜206及びエアギャップ207を備える領域と、第1の金属配線203間隙に第2の絶縁膜を有さない領域とを備えている。
次に、実施の形態2の半導体装置の製造方法について、図11〜図17を基に説明する。ここで、図11〜図17は、各工程における半導体装置の概略工程断面図である。
成膜設備:プラズマCVD
基板温度:350〜500℃
膜厚:10〜200nm
ガス1:SiH4 50〜400SCCM
ガス2:NH3 50〜1000SCCM
ガス3:N2 1〜3SLM
ソースパワー(13.56MHz):100〜1000W
バイアスパワー(350kHz):50〜500W
真空度:1〜5Torr
次に、第1の絶縁膜202上に金属膜を堆積する。例えば、Ti、TiN、AlCu、TiNの順にそれぞれ20nm、30nm、400nm、50nm堆積して金属膜とする。公知のフォト、エッチング技術を用いて、金属膜を第1の金属配線203に加工する。
成膜設備:プラズマCVD
基板温度:350〜500℃
膜厚:10〜150nm
ガス1:TEOS 400〜1000mg
ガス2:O2 300〜1000SCCM
ガス3:He 300〜1000SCCM
ソースパワー(13.56MHz):300〜1500W
真空度:3〜15Torr
次に、図13のように第2の絶縁膜を異方性ドライエッチングする。なお、異方性ドライエッチングは、例えば、CF系のガスを用いて行う。ここで行う異方性ドライエッチングにより第1の金属配線間の底部、配線の上部の第2の絶縁膜が除去されサイドウォール形状204’となる。その結果、以降形成されるエアギャップをより配線の底部に形成することが可能となる。
成膜設備:HDP−CVD
基板温度:300〜500℃
膜厚:300〜2000nm
ガス1:SiH4 50〜200SCCM
ガス2:O2 50〜300SCCM
ガス3:Ar 50〜300SCCM
ソースパワー(400kHz):2000〜5000W
バイアスパワー(13.56MHz):1000〜4000W
次に、図16のように第1の金属配線203と第2の金属配線を接続するためのプラグ形成用の接続孔を公知のフォト、エッチング技術により形成し、公知の金属膜堆積技術により接続孔を金属膜で充填し、公知のCMP技術により接続孔外の金属膜を除去することでプラグ208を形成する。例えば、形成された接続孔にCVD法によりTiN、Wの順にそれぞれ10nm、300nm堆積し、CMP法により接続孔外のTiN、Wを除去することでプラグを形成できる。このとき、第1の金属配線と接続孔のアライメントにずれが生じることで、プラグがボトムボーダーレスビアとなることがある。
102 202 第1の絶縁膜
103 203 302 402 第1の配線金属
104 204 403 第2の絶縁膜
105 205 フォトレジスト
106 206 404 第3の絶縁膜
107 207 304 405 エアギャップ
108 208 305 406 接続プラグ
109 209 306 407 第2の金属配線
110 210 第4の絶縁膜
204’ サイドウォール形状
303 第1の層間絶縁膜
305’ 406’ 接続孔と接続したエアギャップ
307 408 第2の層間絶縁膜
Claims (9)
- 第1の絶縁膜上に所定間隔で設けられた少なくとも一対の第1の金属配線と、
前記第1の金属配線を覆う配線間絶縁膜と、
前記配線間絶縁膜上で、前記第1の金属配線と交差する第2の金属配線と、
前記一対の第1の金属配線の一方又は両方と前記第2の金属配線とに接続されるプラグとを備え、
前記配線間絶縁膜が、前記一対の第1の金属配線の間において、エアギャップを含む領域と、配線間絶縁膜のみからなる領域とを備え、
前記配線間絶縁膜のみからなる領域が、前記プラグと接続される部位に対応する前記一対の第1の金属配線間に位置する
ことを特徴とする半導体装置。 - 前記配線間絶縁膜が、
前記エアギャップを含む領域において、一方の第1の金属配線の側壁から他方の第1の金属配線の側壁に向かって、第2の絶縁膜、エアギャップを含む第3の絶縁膜及び第2の絶縁膜の組み合わせ、第2の絶縁膜、エアギャップを含む第3の絶縁膜の組み合わせ、又はエアギャップを含む第2の絶縁膜のいずれかからなる構成を有し、かつ
前記配線間絶縁膜のみからなる領域において、一方の第1の金属配線の側壁から他方の第1の金属配線の側壁に向かって、第2の絶縁膜及び第3の絶縁膜の組み合わせ、又は第3の絶縁膜のみからなる構成を有する請求項1に記載の半導体装置。 - 前記第2の絶縁膜が、前記第3の絶縁膜と同じか又は低い比誘電率を有する請求項2に記載の半導体装置。
- 前記第1の金属配線の延在方向に直交する方向において、
前記配線間絶縁膜のみからなる領域の前記第3の絶縁膜の底部から前記第1の金属配線の上面までの高さ/前記第3の絶縁膜の幅比より、前記エアギャップを含む領域のエアギャップを含む第2の絶縁膜又はエアギャップを含む第3の絶縁膜の底部から前記第1の金属配線の上面までの高さ/前記第2又は第3の絶縁膜の幅比が1.1倍以上大きいことを特徴とする請求項2又は3に記載の半導体装置。 - 前記第2の絶縁膜が、前記第1の金属配線の側壁のみに位置する請求項2〜4のいずれか1つに記載の半導体装置。
- 請求項1〜5のいずれか1つに記載の半導体装置の製造方法であって、
前記第1の絶縁膜上に所定間隔を備えた少なくとも一対の前記第1の金属配線を形成する工程と、
前記一対の第1の金属配線を覆うように前記配線間絶縁膜を形成することで、前記エアギャップを含む領域と、前記配線間絶縁膜のみからなる領域を形成する工程と、
前記プラグを形成する領域の前記配線間絶縁膜を除去し、除去部分にプラグ形成材料を埋めることでプラグを形成する工程と、
前記プラグ上及び前記配線間絶縁膜上に前記第2の金属配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜が、同一のエッチング条件下で、前記第2の絶縁膜よりエッチングレートが遅い材料からなる請求項6に記載の半導体装置。
- 前記第1の絶縁膜が窒素又は炭素を含有する膜である請求項6又は7に記載の半導体装置の製造方法。
- 前記配線間絶縁膜が第2の絶縁膜を含み、前記第2の絶縁膜がフッ素を含有する膜である請求項6〜8のいずれか1つに記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8513809B2 (en) | 2010-05-12 | 2013-08-20 | Elpida Memory, Inc. | Semiconductor device |
US9799606B2 (en) | 2014-04-07 | 2017-10-24 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
CN108074910A (zh) * | 2016-11-07 | 2018-05-25 | 三星电子株式会社 | 半导体器件及其制造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855912A (ja) * | 1994-04-28 | 1996-02-27 | Texas Instr Inc <Ti> | Vlsiに応用できる低誘電率絶縁方法 |
JPH09107030A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 半導体装置の製造方法 |
JPH10233448A (ja) * | 1997-02-20 | 1998-09-02 | Nec Corp | 半導体装置及びその製造方法 |
JPH10284592A (ja) * | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置の製造方法 |
JP2004193431A (ja) * | 2002-12-12 | 2004-07-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006344703A (ja) * | 2005-06-08 | 2006-12-21 | Hitachi Ltd | 半導体装置およびその製造方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855912A (ja) * | 1994-04-28 | 1996-02-27 | Texas Instr Inc <Ti> | Vlsiに応用できる低誘電率絶縁方法 |
JPH09107030A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 半導体装置の製造方法 |
JPH10233448A (ja) * | 1997-02-20 | 1998-09-02 | Nec Corp | 半導体装置及びその製造方法 |
JPH10284592A (ja) * | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置の製造方法 |
JP2004193431A (ja) * | 2002-12-12 | 2004-07-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006344703A (ja) * | 2005-06-08 | 2006-12-21 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8513809B2 (en) | 2010-05-12 | 2013-08-20 | Elpida Memory, Inc. | Semiconductor device |
US9799606B2 (en) | 2014-04-07 | 2017-10-24 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
CN108074910A (zh) * | 2016-11-07 | 2018-05-25 | 三星电子株式会社 | 半导体器件及其制造方法 |
CN108074910B (zh) * | 2016-11-07 | 2023-04-25 | 三星电子株式会社 | 半导体器件及其制造方法 |
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Publication number | Publication date |
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