JPH10233448A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 上部配線と下部配線とを電気的に接続する金
属柱と、下部配線相互間の容量を低減する空洞との接触
を断つ。 【解決手段】 基板１上に絶縁膜２を介して下部配線３
を形成し、次に、下部配線３上にバイアスＥＣＲ−ＣＶ
Ｄ法を用いてシリコン酸化膜４ａ及び空洞５を形成す
る。空洞５の周囲をシリコン酸化膜４ａで包囲し、空洞
５と金属柱６との接触をシリコン酸化膜４ａにより遮断
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に多層配線及びその形成方法に関
する。
【０００２】
【従来の技術】半導体装置の高集積化，高速化に伴い、
配線層の微細化が著しくなっている。これに伴い、微細
なパターンを形成するため、配線間容量の増加を引き起
こし、半導体装置の特性劣化が顕在化している。
【０００３】このため、配線間容量の低減を目的とし
て、低誘電率の絶縁膜を用いることが提案されている。
例えば、特開昭６２−５６４３号公報では、配線間に空
洞を設けることにより、配線間の容量を低減する方法が
提案されており、この方法の例を図７（ａ）に示す。
【０００４】また、１９９４年のＳｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙでのＳｈｉｎ−
Ｐｕｕ ＪｅｎｇらによるＡ Ｐｌａｎａｒｉｚｅｄ
Ｍｕｌｔｉ ｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ
Ｓｃｈｅｍｅ Ｗｉｔｈ Ｅｍｂｅｄｄｅｄ Ｌｏｗ−
Ｄｉｅｌｅｃｔｒｉｃ−Ｃｏｎｓｔａｎｔ Ｐｏｌｙｍ
ｅｒｓ Ｆｏｒ Ｓｕｂ−Ｑｕａｒｔｅｒ−Ｍｉｃｒｏ
ｎ Ａｐｐｌｉｃａｔｉｏｎでは、配線間部分にのみ低
誘電率な有機膜を形成する方法が提案されており、この
方法の例を図７（ｂ）に示す。
【０００５】図７において、１は基板，２は絶縁膜，３
は下部配線，４ａ，４ｂは絶縁膜，５は空胴，６は金属
柱，７は上部配線，８は有機膜，９，１０は金属柱中の
空胴を示す。
【０００６】
【発明が解決しようとする課題】これらの例では、配線
間隔がサブミクロン以下の場合、上層配線２と下層配線
３とを電気的に接続する金属柱６が下部配線３上から外
れ、下部配線３，３間にまで形成されるようになってき
ている。この場合、外れた部分では、金属柱６が図７
（ａ）では空胴５内にまで形成されるが、空胴５内に溜
まっているガス等が放出し、金属柱６内に空胴１０が形
成され、接続抵抗の増加や信頼性の劣化を引き起こす。
また、金属柱が配線間の空胴５内にまで形成され、配線
間同士のリーク電流が増加する問題が発生している。
【０００７】同様に図７（ｂ）の例でも、金属柱６が低
誘電率の有機膜８と接する部分が存在し、有機膜８から
の脱ガスにより、金属柱６内に空胴１０が形成され接続
抵抗の増加や信頼性の劣化が発生している。
【０００８】本発明の目的は、配線間に空胴及び低誘電
率な有機膜等のシリコン酸化膜以外の絶縁体で形成され
ている部分が存在し、配線接続用の金属柱がこのシリコ
ン酸化膜以外の絶縁体で形成されている部分と接触しな
いことで、安定に配線接続用の金属柱を形成した半導体
装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第１の配線及び第２の
配線と、配線接続部と、容量低減絶縁体と、隔離膜とを
有する半導体装置であって、第１の配線及び第２の配線
は、層間絶縁膜を介して積層されたものであり、配線接
続部は、第１の配線と第２の配線とを電気的に接続した
ものであり、容量低減絶縁体は、隣接する第１の配線相
互間の容量を低減するものであり、隔離膜は、容量低減
絶縁体の周囲を包囲し、配線接続部との接触を断つもの
である。
【００１０】また前記容量低減絶縁体は、空気，絶縁性
ガス，絶縁性液体，絶縁性有機物質，シリコン酸化膜以
外の絶縁性無機物質，多孔質絶縁体のいずれか一つを用
いたものである。
【００１１】また本発明に係る半導体装置の製造方法
は、容量低減処理工程と、層間絶縁膜形成工程と、接続
工程とを含み、電気的に接続される第１配線と第２の配
線を有する半導体装置の製造方法であって、容量低減処
理工程は、基板上にパターン形成された隣接する第１の
配線間の容量を低減する絶縁体を隔離膜で包囲して基板
上に形成する処理であり、層間絶縁膜形成工程は、前記
容量低減絶縁体及び隔離膜の上層膜として、第１の配線
と第２の配線とを絶縁する層間絶縁膜を形成する処理で
あり、接続工程は、隔離膜で包囲された容量低減絶縁体
を避けて第１の配線と第２の配線を電気的に接続する処
理である。
【００１２】また高周波電界を印加するプラズマによる
化学気相成長法を用いて基板上の配線間に隔離膜を成長
させ、かつ隔離膜内に、容量低減絶縁体としての空洞を
介在させる。
【００１３】また高周波電界を印加するプラズマによる
化学気相成長法を用いて、層間絶縁膜としてシリコン酸
化膜を成長させるものである。
【００１４】
【作用】第１の配線相互間及び第２の配線とを絶縁する
絶縁層の一部にシリコン酸化膜以外の絶縁材料が用いら
れ、第１の配線と第２の配線との接続部の一部が第１の
配線と配線側壁より接続される構造を有するとき、第１
の配線と第２の配線を接続部がシリコン酸化膜で囲まれ
た構造を形成する。
【００１５】この構造を形成する方法として、第１の配
線相互間及び第２の配線とを絶縁する絶縁層の一部にシ
リコン酸化膜以外の絶縁材料で形成されている部分を形
成し、第１の配線と第２の配線との接続部が存在する部
分のシリコン酸化膜以外の絶縁膜で形成されている部分
を選択的に除去し、選択的に除去した部分を第２の絶縁
膜としてシリコン酸化膜により埋設する。よって、第１
の配線と第２の配線の接続部は、第２の絶縁膜により囲
まれる構造となり、信頼性の高いシリコン酸化膜を第２
の絶縁膜として用いることで、安定な接続を形成するこ
とができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００１７】図１において、本発明に係る半導体装置
は、基本的構成として第１の配線３と、容量低減絶縁体
５と、隔離膜４ａと、層間絶縁膜４ｂと、第２の配線７
と、配線接続部６とを有している。
【００１８】第１の配線３は、基板１上に絶縁膜２を介
してパターン形成されている。
【００１９】容量低減絶縁体５は、基板１上の隣接する
第１の配線３，３間に形成され、隣接の配線３，３間の
容量を低減するようになっている。本発明の具体的な実
施形態である図１では、容量低減絶縁体５は、空胴とし
て形成されているが、この空胴に限らないものであり、
絶縁性ガス，絶縁性液体，絶縁性有機物質，シリコン酸
化膜以外の絶縁性無機物質，多孔質絶縁体、又はこれら
の積層物を用いてもよい。
【００２０】隔離膜４ａは、容量低減絶縁体５を包囲
し、容量低減絶縁体５と配線接続部６との接触を断つも
のである。
【００２１】層間絶縁膜４ｂは、基板全面に堆積され、
第１の配線３と第２の配線７との間を絶縁するものであ
る。
【００２２】第２の配線７は、層間絶縁膜４ｂの上層平
坦面上にパターン形成され、配線接続部６を介して第１
の配線３に電気的に接続されている。
【００２３】ここに、絶縁膜２の材料としては、シリコ
ン酸化膜，ＢＰＳＧ膜，ＰＳＧ膜，シリコン窒化膜又
は、これらの積層構造のものを用いることが望ましい。
また第１の配線３及び第２の配線７の材料としては、ポ
リシリコン，金属シリサイド，アルミニウムやその合
金，銅やその合金，銀やその合金，タングステン等の高
融点金属を用いることが望ましい。また隔離膜４ａ及び
層間絶縁膜４ｂの材料としては、シリコン酸化膜，フッ
素添加シリコン酸化膜，シリコン窒化酸化膜を用いるこ
とが望ましい。
【００２４】本発明において、第１の配線３と第２の配
線７とは、配線接続部としての金属柱６により電気的に
接続されることとなる。金属柱６を形成するにあたっ
て、ホトリソグラフィー法技術の限界があるため、金属
柱６が第１の配線３の上から外れて形成され、金属柱６
の外れた部分は、第１の配線３，３間の空隙内にはみ出
して形成される。
【００２５】従来例では、第１の配線３，３間の空隙内
に金属柱６の一部がはみ出して形成された場合、第１の
配線３，３間には空洞５が隔離されずに存在するため、
空洞５と金属柱６とが接触して問題を引き起こすことと
なるが、本発明では、第１の配線３，３間に存在する空
洞５は、隔離膜４ａにより周囲が包囲されて金属柱６と
の接触が断たれているため、金属柱６に影響を与えるこ
とがなく、信頼性の高い金属柱６を形成することができ
ることとなる。
【００２６】次に、本発明に係る半導体装置の製造方法
を、図１の具体例を基盤として、図２〜図５に基づいて
製造工程順に説明する。
【００２７】まず、図２（ａ）に示すように、基板１上
に絶縁膜２を介して第１の配線としての下部配線３をパ
ターン形状に形成する。次に図２（ｂ）に示すように、
下部配線３上に基板に高周波電界を印加するプラズマを
用いた化学気相成長（以下、ＣＶＤという）法の一つで
あるバイアスＥＣＲ−ＣＶＤ法を用いて隔離膜としての
シリコン酸化膜４ａを形成する。
【００２８】図６は、バイアスＥＣＲ−ＣＶＤ装置の概
略の構成を示す断面図である。図３に示すように、プラ
ズマ室１３の上部には、マイクロ波導入口１４が設けら
れており、ここからマイクロ波が送り込まれる。プラズ
マ室１３には、ガス導入口１１ａ，１１ｂおよび排気口
１５が設けられており、これらにより反応ガス等が供給
され、また不要のガスが排出される。プラズマ室１３内
にはサセプター１２が設けられており、その上には被加
工物である基板１が搭載される。サセプター１２にはＲ
Ｆバイアス用の高周波電源１６が接続されている。ま
た、メインコイル１７と補助コイル１８が備えられてお
り、これらにより磁界が形成される。
【００２９】ここで、ガス供給口１３ａから酸素Ｏ2ガ
スを供給しながら、マイクロ波を加えることによりプラ
ズマをプラズマ室１３内に発生させる。この状態でガス
供給口１３ｂよりアルゴンと共にシランガスを供給し
て、シリコン酸化膜の成膜を行い、同時にサセプター１
２に高周波電界を印加することにより、アルゴンガスの
プラズマでのエッチングを同時に行う。このときの具体
的な成膜条件は、シラン流量は５０ｓｃｃｍ，酸素流量
は７５ｓｃｃｍ，アルゴン流量は７０ｓｃｃｍ，マイク
ロ波出力は２０００Ｗ，ＲＦバイアス出力は１４００
Ｗ，成膜温度は約３５０℃である。
【００３０】上述した成膜条件で形成された隔離膜とし
てのシリコン酸化膜４ａには、配線間隔のアスペクト比
が１．５以上の間隔で容量低減絶縁体としての空洞５を
形成することができる（図２（ｂ）参照）。
【００３１】次に図３（ａ）に示すように、金属柱６が
形成される領域において、ホトリソグラフィー法とドラ
イエッチング法により金属柱６が下部配線３上から外れ
る可能性のある部分のシリコン酸化膜４ａを除去する。
このとき、金属柱６が隣接して存在する場合、図４
（ａ）のように複数の金属柱にまたがって除去部９が存
在する。
【００３２】さらに、ドライエッチング法によりシリコ
ン酸化膜４ａを除去する際、シリコン酸化膜４ａを完全
に除去せず、図３（ｂ）のように配線にサイドウォール
上にシリコン酸化膜４ａを残すことも可能である。
【００３３】次に図４（ｂ）に示すように、バイアスＥ
ＣＲ−ＣＶＤ法を用いて除去部９を層間絶縁膜としての
シリコン酸化膜４ｂで埋設する。このときの具体的な成
膜条件は、シラン流量は３０ｓｃｃｍ，酸素流量は４５
ｓｃｃｍ，アルゴン流量は７０ｓｃｃｍ，マイクロ波出
力は２０００Ｗ，ＲＦバイアス出力は１４００Ｗ，成長
温度は約３５０℃である。
【００３４】図５（ａ）に示すように、シリコン酸化膜
４ｂを形成した後、化学的機械研磨法（以下、ＣＭＰ法
という）により、絶縁膜層を平坦化し、配線接続部とし
ての金属柱６を形成した後、第２の配線としての上層配
線７を形成する。
【００３５】以上の構成とすることにより、金属柱６と
空洞５の接触を防ぐことができ、安定な信頼性の高い金
属配線間接続を可能とすることができる。
【００３６】図２〜図５に示す実施形態では、金属配線
が２層の場合について述べたが、２層以上の場合にも適
用することが可能である。さらに配線間に形成する容量
低減絶縁体５として空洞を用いたが、これに代えて、有
機膜やポーラスなシリコン酸化膜，フッ素添加シリコン
酸化膜などを用いてもよい。
【００３７】
【発明の効果】以上説明したように本発明によれば、隣
接する配線相互間の容量を低減する絶縁体は、隔離膜に
包囲され、配線接続部との接触が断れることとなり、容
量低減絶縁体による悪影響を配線接続部に与えることが
なく、配線接続部をもって配線相互間を確実に接続し、
かつ配線接続部を低抵抗に形成することができるという
効果を奏するものである。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を示す断面図である。
【図２】本発明に係る半導体装置の製造方法を製造工程
順に示す断面図である。
【図３】本発明に係る半導体装置の製造方法を製造工程
順に示す断面図である。
【図４】本発明に係る半導体装置の製造方法を製造工程
順に示す断面図である。
【図５】本発明に係る半導体装置の製造方法を製造工程
順に示す断面図である。
【図６】本発明の実施形態において用いられるバイアス
ＥＣＲ−ＣＶＤ装置を示す断面図である。
【図７】従来例の半導体装置を示す断面図である。
【符号の説明】
１ 基板 ２ 絶縁膜 ３ 下部配線（第１の配線） ４ａ 隔離膜 ４ｂ 層間絶縁膜 ５ 空洞（容量低減絶縁体） ６ 金属柱（配線接続部） ７ 上部配線（第２の配線） ８ 有機膜 ９ 除去部 １０ 金属柱内の空洞 １１ａ，１１ｂ ガス供給口 １２ サセプター １３ プラズマ室 １４ マイクロ波導入口 １５ 排気口 １６ 高周波電源 １７ メインコイル １８ 補助コイル

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の配線及び第２の配線と、配線接続
    部と、容量低減絶縁体と、隔離膜とを有する半導体装置
    であって、 第１の配線及び第２の配線は、層間絶縁膜を介して積層
    されたものであり、 配線接続部は、第１の配線と第２の配線とを電気的に接
    続したものであり、容量低減絶縁体は、隣接する第１の
    配線相互間の容量を低減するものであり、隔離膜は、容
    量低減絶縁体の周囲を包囲し、配線接続部との接触を断
    つものであることを特徴とする半導体装置。
  2. 【請求項２】 前記容量低減絶縁体は、空気，絶縁性ガ
    ス，絶縁性液体，絶縁性有機物質，シリコン酸化膜以外
    の絶縁性無機物質，多孔質絶縁体のいずれか一つを用い
    たものであることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】 容量低減処理工程と、層間絶縁膜形成工
    程と、接続工程とを含み、電気的に接続される第１配線
    と第２の配線を有する半導体装置の製造方法であって、 容量低減処理工程は、基板上にパターン形成された隣接
    する第１の配線間の容量を低減する絶縁体を隔離膜で包
    囲して基板上に形成する処理であり、 層間絶縁膜形成工程は、前記容量低減絶縁体及び隔離膜
    の上層膜として、第１の配線と第２の配線とを絶縁する
    層間絶縁膜を形成する処理であり、 接続工程は、隔離膜で包囲された容量低減絶縁体を避け
    て第１の配線と第２の配線を電気的に接続する処理であ
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 高周波電界を印加するプラズマによる化
    学気相成長法を用いて基板上の配線間に隔離膜を成長さ
    せ、かつ隔離膜内に、容量低減絶縁体としての空洞を介
    在させることを特徴とする請求項３に記載の半導体装置
    の製造方法。
  5. 【請求項５】 高周波電界を印加するプラズマによる化
    学気相成長法を用いて、層間絶縁膜としてシリコン酸化
    膜を成長させるものであることを特徴とする請求項３に
    記載の半導体装置の製造方法。
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KR1019980005385A KR100262917B1 (ko) 1997-02-20 1998-02-20 반도체 장치의 다층 배선 및 그 형성 방법
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230320A (ja) * 1999-12-24 2001-08-24 Hynix Semiconductor Inc 半導体素子の自己整合コンタクト形成方法
US6518169B1 (en) 1999-11-10 2003-02-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2005512342A (ja) * 2001-12-08 2005-04-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ型半導体デバイス及びその製造方法
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2008193104A (ja) * 2008-02-14 2008-08-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP2008270641A (ja) * 2007-04-24 2008-11-06 Elpida Memory Inc 電界効果トランジスタ
US7473632B2 (en) 2004-10-25 2009-01-06 Panasonic Corporation Semiconductor device with an air gap between lower interconnections and a connection portion to the lower interconnections not formed adjacent to the air gap
JP2009130126A (ja) * 2007-11-22 2009-06-11 Sharp Corp 半導体装置及びその製造方法
JP2009290240A (ja) * 2009-09-09 2009-12-10 Hitachi Ltd 半導体装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2914282B2 (ja) * 1996-03-25 1999-06-28 日本電気株式会社 半導体装置の製造方法
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JP2900909B2 (ja) * 1997-04-07 1999-06-02 日本電気株式会社 半導体装置の製造方法
JP3186664B2 (ja) * 1997-09-19 2001-07-11 日本電気株式会社 半導体装置およびその製造方法
JPH11150185A (ja) * 1997-11-14 1999-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JPH11154675A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置及びその製造方法
US6380607B2 (en) * 1997-12-31 2002-04-30 Lg Semicon Co., Ltd. Semiconductor device and method for reducing parasitic capacitance between data lines
US6387797B1 (en) * 1999-01-20 2002-05-14 Philips Electronics No. America Corp. Method for reducing the capacitance between interconnects by forming voids in dielectric material
US6291030B1 (en) * 1999-12-21 2001-09-18 Promos Technologies, Inc. Method for reducing capacitance in metal lines using air gaps
EP1146567A1 (de) * 2000-04-14 2001-10-17 Infineon Technologies AG Diode und Verfahren zu deren Herstellung
JP2002026016A (ja) * 2000-07-13 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6524948B2 (en) * 2000-10-13 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6423630B1 (en) * 2000-10-31 2002-07-23 Lsi Logic Corporation Process for forming low K dielectric material between metal lines
KR100478497B1 (ko) * 2002-12-05 2005-03-29 동부아남반도체 주식회사 반도체 소자의 제조 방법
US6838355B1 (en) * 2003-08-04 2005-01-04 International Business Machines Corporation Damascene interconnect structures including etchback for low-k dielectric materials
JP2008010551A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
US20090061619A1 (en) * 2007-08-31 2009-03-05 Sang-Il Hwang Method of fabricating metal line
KR20120025315A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
RU2459313C1 (ru) * 2011-03-21 2012-08-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Способ изготовления многоуровневой металлизации интегральных микросхем с пористым диэлектрическим слоем в зазорах между проводниками
CN103151301A (zh) * 2013-02-25 2013-06-12 上海宏力半导体制造有限公司 半导体器件的形成方法
US9343417B2 (en) 2013-09-18 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hollow metal pillar packaging scheme

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5165585A (ja) * 1974-12-04 1976-06-07 Hitachi Ltd
SE437031B (sv) * 1983-06-20 1985-02-04 Rybro Hb Temperaturstabiliserad soldamm
JPS625643A (ja) * 1985-07-01 1987-01-12 Nec Corp 半導体集積回路
JPH07114236B2 (ja) 1986-10-15 1995-12-06 日本電信電話株式会社 配線構造の製造方法
JPS63318752A (ja) 1987-06-22 1988-12-27 Matsushita Electric Ind Co Ltd 半導体装置
JPH01303742A (ja) * 1988-05-31 1989-12-07 Nec Corp 半導体装置
JPH0286146A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体装置
US5200808A (en) * 1989-11-29 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having smooth contact holes formed through multi-layer insulators of different etching speeds
JPH04174541A (ja) * 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
JP2960538B2 (ja) * 1990-11-30 1999-10-06 関西日本電気株式会社 半導体装置の製造方法
JP3042127B2 (ja) * 1991-09-02 2000-05-15 富士電機株式会社 酸化シリコン膜の製造方法および製造装置
US5384483A (en) * 1992-02-28 1995-01-24 Sgs-Thomson Microelectronics, Inc. Planarizing glass layer spaced from via holes
JPH05275551A (ja) * 1992-03-25 1993-10-22 Nec Corp 多層配線構造
US5310700A (en) * 1993-03-26 1994-05-10 Integrated Device Technology, Inc. Conductor capacitance reduction in integrated circuits
US5539227A (en) * 1993-11-24 1996-07-23 Mitsubishi Denki Kabushiki Kaisha Multi-layer wiring
JP2600600B2 (ja) * 1993-12-21 1997-04-16 日本電気株式会社 研磨剤とその製法及びそれを用いた半導体装置の製造方法
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
US5641711A (en) * 1994-04-28 1997-06-24 Texas Instruments Incorporated Low dielectric constant insulation in VLSI applications
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
JP3371576B2 (ja) * 1994-10-27 2003-01-27 ソニー株式会社 半導体集積回路装置の製法
US5691573A (en) * 1995-06-07 1997-11-25 Advanced Micro Devices, Inc. Composite insulation with a dielectric constant of less than 3 in a narrow space separating conductive lines
US5792703A (en) * 1996-03-20 1998-08-11 International Business Machines Corporation Self-aligned contact wiring process for SI devices
US5783864A (en) * 1996-06-05 1998-07-21 Advanced Micro Devices, Inc. Multilevel interconnect structure of an integrated circuit having air gaps and pillars separating levels of interconnect
US5789807A (en) * 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518169B1 (en) 1999-11-10 2003-02-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6856020B2 (en) 1999-11-10 2005-02-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2001230320A (ja) * 1999-12-24 2001-08-24 Hynix Semiconductor Inc 半導体素子の自己整合コンタクト形成方法
JP2005512342A (ja) * 2001-12-08 2005-04-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ型半導体デバイス及びその製造方法
JP4804715B2 (ja) * 2001-12-08 2011-11-02 エヌエックスピー ビー ヴィ トレンチ型半導体デバイスの製造方法
US7622807B2 (en) 2004-10-25 2009-11-24 Panasonic Corporation Semiconductor device with a low dielectric constant film between lower interconnections
US7473632B2 (en) 2004-10-25 2009-01-06 Panasonic Corporation Semiconductor device with an air gap between lower interconnections and a connection portion to the lower interconnections not formed adjacent to the air gap
US7749891B2 (en) 2004-10-25 2010-07-06 Panasonic Corporation Method and fabricating semiconductor device and semiconductor device
US7830014B2 (en) 2004-10-25 2010-11-09 Panasonic Corporation Method for fabricating semiconductor device and semiconductor device
US8034707B2 (en) 2004-10-25 2011-10-11 Panasonic Corporation Method for fabricating semiconductor device and semiconductor device
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2008270641A (ja) * 2007-04-24 2008-11-06 Elpida Memory Inc 電界効果トランジスタ
JP2009130126A (ja) * 2007-11-22 2009-06-11 Sharp Corp 半導体装置及びその製造方法
JP2008193104A (ja) * 2008-02-14 2008-08-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP2009290240A (ja) * 2009-09-09 2009-12-10 Hitachi Ltd 半導体装置

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US5861674A (en) 1999-01-19
KR100262917B1 (ko) 2000-09-01
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