KR20030021854A - 반도체 소자의 콘택플러그 형성 방법 - Google Patents
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Abstract
텅스텐으로 이루어진 콘택플러그를 에치 백(etch-back)에 의하여 형성하는 방법에 관한 것이다. 본 발명은, 하부 도전영역이 형성된 반도체 기판 상에 층간절연막을 형성하고 이를 식각하여 콘택을 형성하고자 하는 부위의 하부 도전영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 형성된 결과물 전면에 장벽금속막을 형성한 다음, 콘택홀을 완전히 매립하는 텅스텐막을 형성한다. 장벽금속막을 노출시키고 텅스텐으로 이루어진 콘택플러그가 형성되도록 상기 텅스텐막을 SF6, Ar 및 O2의 혼합가스를 이용하여 에치 백한다. 본 발명에 따르면, SF6, Ar 및 O2의 혼합가스를 이용하여 텅스텐막을 빠른 속도로 에치 백함으로써, 공정이 진행되는 시간을 단축시킬 수 있다. 그리고, SF6, Ar 및 O2의 혼합가스의 조성을 조절하면, 장벽금속막에 대한 텅스텐막의 식각선택비가 향상되므로, 장벽금속막이 손실될 염려없이 텅스텐 콘택플러그를 형성할 수 있다.
Description
본 발명은 반도체 소자의 콘택플러그 형성 방법에 관한 것으로, 특히 텅스텐으로 이루어진 콘택플러그를 에치 백(etch-back)에 의하여 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자에서 상하 도전영역을 전기적으로 연결하는 콘택은 다음과 같이 형성된다. 먼저, 하부 도전영역이 형성된 반도체 기판 상에 층간절연막을 형성하고, 콘택을 형성할 위치의 층간절연막을 식각하여 하부 도전영역을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀을 완전히 매립하도록 콘택홀과 층간절연막 전면에 도전성 물질을 증착하고, 층간절연막 상부의 도전성 물질을 원하는 형상으로 패터닝하여 상부 도전영역을 형성한다. 이 때, 콘택홀의 종횡비(aspect ratio)가 크거나 콘택홀 내부를 매립하는 물질과 상부 도전영역의 물질을 상이한 물질로서 형성하고자 할 때에는, 위와 같이 도전성 물질을 패터닝하여 바로 상부 도전영역으로 이용하지 않고, 콘택홀 내부에만 도전성 물질을 남기고 층간절연막 위에 증착된 도전성 물질은 전부 제거한다. 이렇게 콘택홀 내부를 매립하고 있는 것을 콘택플러그라고 하며, 본 발명은 특히 이 콘택플러그를 텅스텐 재질로 형성하는 경우에 관한 것이다.
종래에는 상기 도전성 물질로서 알루미늄 합금(예를 들어, 알루미늄-실리콘, 알루미늄-구리)을 스퍼터(sputter) 증착법에 의하여 증착하였다. 그러나, 이러한 증착법은 현재의 마이크론 이하의 선폭을 가지는 콘택홀을 채우는 기술로는 적합하지 않다. 따라서, 화학적 기상 증착법(Chemical Vapor Deposition, 이하 "CVD"), 예를 들면 저압 CVD(Low Pressure CVD, 이하 "LPCVD")에 의하여 텅스텐과 같은 금속을 상기 도전성 물질로서 증착하고 있다. CVD는 소스 가스로부터 금속을 등방성으로 증착하기 때문에, CVD에 의하여 금속을 증착하면 높은 종횡비를 갖는 콘택홀을 효과적으로 매립할 수 있다. 특히 텅스텐으로 이루어진 콘택플러그는 금속 배선으로 흔히 이용되는 알루미늄 합금과 양립할 수 있기 때문에, 콘택홀을 매립하는 물질로서 널리 이용되고 있다. 한편, 이렇게 금속으로 이루어진 콘택플러그를 형성할 때에는 콘택플러그 내의 금속 원자들이 반도체 기판으로 확산되는 현상을 억제하기 위하여, 금속을 증착하기 전에 TaN막, 또는 Ti막과 TiN막의 복합막(이하, "Ti/TiN막")과 같은 장벽금속막을 형성하고 있다.
전술한 바와 같이, 텅스텐 콘택플러그를 형성하는 경우에는 층간절연막(장벽금속막을 형성한 경우에는 장벽금속막) 상부에 형성된 텅스텐막을 모두 제거해야 하는데, 이 때 이용되는 대표적인 방법으로서 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 "CMP")와 에치 백이 있다. 이중 CMP는 제품 설계의 편의성 면에서는 에치 백보다 우수한 것으로 평가할 수 있으나, 제조단가가 높을 뿐만 아니라 공정 안정성이 확보되지 않아 실제 양산에 적용하기에는 해결해야할 문제가 많다는 단점이 있다. 또한, CMP의 경우에는 반도체 기판 내에서의 위치에 따른 연마율의 차이가 커서 균일도가 떨어진다는 문제도 있다. 반면에, 건식 식각인 에치 백의 경우에는 제품의 특성이 우수하고, 제조단가가 낮다. 따라서, 공정상 반드시 필요한 부분에서만 CMP를 적용하고 나머지 부분에서는 에치 백을 적용하여 공정의 유연성과 원가 절감을 도모하는 것이 필요하므로, 상기 텅스텐 콘택플러그 형성 공정에서는 에치 백을 이용하는 것이 바람직하다.
종래의 에치 백에 의한 콘택플러그 형성 공정에서는 SF6와 Ar의 혼합가스를 이용하고 있다. 그런데, 이러한 혼합가스를 이용한 공정을 평가한 결과, 텅스텐막의 식각 속도가 3500Å/분±5%로 나타났다. 이는 비교적 작은 속도로서, 공정을 진행해야 하는 시간이 길어져서 생산성이 저하된다는 문제가 있다. 그리고, 이러한 혼합가스에 의해 식각할 경우, Ti/TiN막에 대한 텅스텐의 식각선택비가 60 정도이다. 이 또한 비교적 작은 값이기 때문에, 장벽금속막으로서 Ti/TiN막을 형성한 경우에는, 상기 장벽금속막이 쉽게 손실(loss)된다는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 공정을 진행해야 하는 시간을 단축할 수 있는 텅스텐 콘택플러그 형성 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 장벽금속막이 손실될 염려가 없는 텅스텐 콘택플러그 형성 방법을 제공하는 것이다.
도 1 내지 도 3은 본 발명의 실시예에 따른 콘택플러그 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판,15 : 하부 도전영역,
30 : 층간절연막,40 : 장벽금속막(barrier metal layer),
50 : 텅스텐막,50a : 콘택플러그
상기 기술적 과제를 달성하기 위하여 본 발명은, 하부 도전영역이 형성된 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 식각하여 콘택을 형성하고자 하는 부위의 상기 하부 도전영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 결과물 전면에 장벽금속막을 형성한 다음, 상기 콘택홀을 완전히 매립하도록 상기 장벽금속막이 형성된 결과물 상에 텅스텐막을 형성한다. 상기 장벽금속막을 노출시키고 텅스텐으로 이루어진 콘택플러그가 형성되도록, 상기 텅스텐막을 SF6, Ar 및 O2의 혼합가스를 이용하여 에치 백한다.
본 발명에 있어서, 상기 에치 백하는 단계는 상기 텅스텐막을 상기 장벽금속막에 대하여 선택적으로 식각하여 텅스텐 콘택플러그를 형성하는 메인식각(main-etch) 단계, 및 텅스텐 잔류물을 제거하는 과도식각(over-etch) 단계를 포함하는 것이 바람직하다. 여기서, 상기 메인식각 단계의 SF6, Ar 및 O2의 유량은 각각 250∼350 sccm, 50∼100 sccm 및 5∼20 sccm인 것이 바람직한데, 더욱 바람직하게는SF6, Ar 및 O2의 유량이 각각 300 sccm, 80 sccm 및 15 sccm이 되도록 조절한다. 상기 과도식각 단계의 SF6, Ar 및 O2의 유량은 각각 200∼300 sccm, 150∼250 sccm 및 0 sccm인 것이 바람직하며, 더욱 바람직하게는 SF6, Ar 및 O2의 유량이 각각 250 sccm, 200 sccm 및 0 sccm이 되도록 조절한다.
본 발명에 의하면, SF6, Ar 및 O2의 혼합가스를 이용하여 텅스텐막을 빠른 속도로 에치 백함으로써, 공정이 진행되는 시간을 단축시킬 수 있다. 그리고, 상기 혼합가스의 조성을 조절하여 장벽금속막에 대한 텅스텐막의 식각선택비가 높은 조건으로 텅스텐막을 에치 백함으로써, 장벽금속막이 손실될 염려없이 텅스텐 콘택플러그를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따라 텅스텐 콘택플러그를 형성하는 방법을 순서대로 도시한 단면도들이다.
도 1을 참조하면, 하부 도전영역(15)이 형성된 반도체 기판(10) 상에 LPCVD-TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass)막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막, SOG(Spin On Glass)막 등의 실리콘산화막을 적층하여 층간절연막(30)을 형성한다. 이어서, 콘택을 형성하고자 하는 부위를 식각하여 하부 도전영역(15)을 노출시키는 콘택홀(H)을 형성한다. 도 1에서, 상기 하부 도전영역(15)은 트랜지스터의 소스/드레인 영역인 것으로 도시하였으나, 상기 하부 도전영역(15)은 그 밖에 억세스 트랜지스터의 게이트 전극층, 또는 배선을 위한 도전층 패턴일 수 있다.
도 2를 참조하면, 상기 콘택홀(H)이 형성된 결과물 전면에 장벽금속막(40)을 형성한다. 상기 장벽금속막(40)으로서 Ti/TiN막을 스퍼터 증착법에 의하여 형성할 수 있다. 상기 장벽금속막(40)으로서의 Ti/TiN막의 두께는 필요에 따라 조절될 수 있는데, 예를 들어 600∼900Å 두께로 형성할 수 있다. 다음에, 상기 콘택홀(H)을 완전히 매립하도록 상기 장벽금속막(40)이 형성된 결과물 상에 텅스텐막(50)을 형성한다. 상기 텅스텐막(50)은 WF6를 소스 가스로 하여 LPCVD에 의하여 형성할 수 있다. 이 때의 온도 범위는 400∼500℃로 할 수 있다. 상기 Ti/TiN막에서 Ti막은 상기 하부 도전영역(15)과 상기 콘택홀(H)의 바닥에 형성된 텅스텐막(50)이 오믹(Ohmic) 접합되도록 하며, 상기 층간절연막(30)과 TiN막을 접착시키는 역할도 한다. TiN막은 텅스텐이 상기 반도체 기판(10)으로 확산되는 것을 방지한다.
도 3을 참조하면, 상기 장벽금속막(40)을 노출시키고 텅스텐으로 이루어진 콘택플러그(50a)를 형성한다. 본 실시예에서는 이 콘택플러그 형성 과정을, SF6, Ar 및 O2의 혼합가스를 이용하여 반응성 이온 식각(reactive ion etch) 방식으로 상기 장벽금속막(40)이 노출될 때까지 상기 텅스텐막(50)을 에치 백함으로써 수행한다. 본 실시예에서 이용하는 반응성 이온 식각장비의 공정조건은 필요에 따라 설정될 수 있는데, 예를 들어 챔버 내의 압력은 100∼700 mTorr, 반도체 기판 온도는 0∼60℃, RF 전력은 200∼1200 W로 설정될 수 있다. 본 실시예에서는 상기 에치 백하는 단계를, 메인식각과 과도식각의 두 단계로 나누어 진행한다. 식각가스인 SF6, Ar 및 O2의 각각의 유량은 응용에 따라 필요한 범위에서 조절할 수 있다.
먼저, 상기 텅스텐막(50)을 상기 장벽금속막(40)에 대하여 선택적으로 식각하여 텅스텐 콘택플러그(50a)를 형성하는 메인식각 단계를 수행한다. 이 때에, 상기 장벽금속막(40)이 식각종말점이 된다. 여기서, SF6, Ar 및 O2의 유량은 각각 250∼350 sccm, 50∼100 sccm 및 5∼20 sccm인 것이 바람직한데, 더욱 바람직하게는 SF6, Ar 및 O2의 유량이 각각 300 sccm, 80 sccm 및 15 sccm이 되도록 조절한다. 이러한 조합의 혼합가스는 Ti/TiN막으로 이루어진 상기 장벽금속막(40)에 대한 텅스텐막(50)의 식각선택비를 증가시키고 텅스텐막(50)의 식각 속도를 증가시킬 수 있다.
실제로, SF6, Ar 및 O2의 유량을 각각 300 sccm, 80 sccm 및 15 sccm으로 하여 상기 텅스텐막(50)을 식각하였을 때, 텅스텐막의 식각 속도가 5500Å/분±3%로 나타났다. 이는 종래의 3500Å/분±5%에 비하여 증가된 값으로, O2가스가 휘발성 반응부산물을 형성하여 텅스텐막의 식각 속도를 증가시킨 것으로 볼 수 있다. 따라서, 본 실시예에 따르면 공정을 진행해야 하는 시간을 단축시킬 수 있으며, 이에 따라 생산성 향상을 기할 수 있다. 그리고, 상기 조합의 혼합가스로 상기 텅스텐막(50)을 식각하였을 때에 Ti/TiN막으로 이루어진 상기 장벽금속막(40)에 대한 텅스텐막(50)의 식각선택비가 150으로 나타났다. 따라서, 종래의 값인 60에 비해 식각선택비가 크게 향상되었다. 이에 따라, 상기 장벽금속막(40)이 손실될 염려없이 텅스텐 콘택플러그(50a)를 형성할 수 있다.
상기 메인식각 단계에 이어서, 상기 콘택플러그(50a)가 형성된 결과물 상에 존재할 수도 있는 텅스텐 잔류물을 제거하기 위하여, 텅스텐 잔류물을 상기 장벽금속막(40)에 대하여 선택적으로 제거하는 과도식각 단계를 수행한다. 이 때에는 O2가스를 이용하지 않고 SF6와 Ar의 혼합가스를 이용할 수 있다. SF6와 Ar의 유량은 각각 200∼300 sccm, 150∼250 sccm 인 것이 바람직하며, 더욱 바람직하게는 SF6와 Ar의 유량이 각각 250 sccm, 200 sccm이 되도록 조절한다.
이와 같이 SF6, Ar 및 O2의 혼합가스를 이용하여 텅스텐막을 에치 백한 본 실시예에 따르면, 종래의 SF6와 Ar만을 이용한 경우에 비해 식각 속도나 식각선택비 면에서 훨씬 개선된 결과를 보인다. 한편, 본 실시예에서는 반응성 이온 식각 방식을 이용하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기한 혼합가스를 이용하여 다른 식각장비 예컨대, 플라즈마 식각이나, 자기장을 인가한 반응성 이온 식각 등의 일반적인 건식 식각 방식을 이용할 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 따르면, SF6, Ar 및 O2의 혼합가스를 이용하여 텅스텐막을 에치 백함으로써 콘택플러그를 형성한다. SF6, Ar 및 O2의 유량을 각각 300 sccm, 80 sccm 및 15 sccm으로 하였을 때, 텅스텐막의 식각 속도가 5500Å/분±3%로 나타났다. 그리고, Ti/TiN막으로 이루어진 장벽금속막에 대한 텅스텐막의 식각선택비가 150으로 나타났다. 따라서, SF6와 Ar만을 이용하여 텅스텐막을 식각함으로써 텅스텐막의 식각 속도가 3500Å/분±5%이고, Ti/TiN막으로 된 장벽금속막에 대한 텅스텐막의 식각선택비가 60이었던 종래에 비해, 식각 속도와 식각선택비 면에서 훨씬 개선된 결과를 보였다.
따라서, 본 발명에 의하면 텅스텐막을 보다 빨리 식각하여 콘택플러그를 형성할 수 있으므로, 공정을 진행해야 하는 시간을 단축시킬 수 있으며, 이에 따라 생산성 향상을 기할 수 있다. 그리고, 장벽금속막에 대한 텅스텐막의 식각선택비가 큰 조건으로 텅스텐막을 식각할 수 있으므로, 장벽금속막이 손실될 염려없이 텅스텐 콘택플러그를 형성할 수 있다.
Claims (7)
- (a)하부 도전영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;(b)상기 층간절연막을 식각하여 콘택을 형성하고자 하는 부위의 상기 하부 도전영역을 노출시키는 콘택홀을 형성하는 단계;(c)상기 콘택홀이 형성된 결과물 전면에 장벽금속막(barrier metal layer)을 형성하는 단계;(d)상기 콘택홀을 완전히 매립하도록 상기 장벽금속막이 형성된 결과물 상에 텅스텐막을 형성하는 단계; 및(e)상기 장벽금속막을 노출시키고 텅스텐으로 이루어진 콘택플러그가 형성되도록, 상기 텅스텐막을 SF6, Ar 및 O2의 혼합가스를 이용하여 에치 백(etch-back)하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성 방법.
- 제1항에 있어서, 상기 장벽금속막으로서 Ti막과 TiN막의 복합막을 형성하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성 방법.
- 제1항에 있어서, 상기 (e)단계는(e1)상기 텅스텐막을 상기 장벽금속막에 대하여 선택적으로 식각하여 콘택플러그를 형성하는 메인식각(main-etch) 단계; 및(e2)텅스텐 잔류물을 제거하는 과도식각(over-etch) 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제3항에 있어서, 상기 (e1)단계의 SF6, Ar 및 O2의 유량은 각각 250∼350 sccm, 50∼100 sccm 및 5∼20 sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제4항에 있어서, 상기 (e1)단계의 SF6, Ar 및 O2의 유량은 각각 300 sccm, 80 sccm 및 15 sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제4항 또는 제5항에 있어서, 상기 (e2)단계의 SF6, Ar 및 O2의 유량은 각각 200∼300 sccm, 150∼250 sccm 및 0 sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제4항 내지 제6항 중 어느 하나의 항에 있어서, 상기 (e2)단계의 SF6, Ar 및 O2의 유량은 각각 250 sccm, 200 sccm 및 0 sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100762877B1 (ko) | 2005-12-29 | 2007-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택플러그 형성방법 |
| CN111095490A (zh) * | 2017-09-25 | 2020-05-01 | 株式会社国际电气 | 半导体装置的制造方法、基板处理装置和程序 |
-
2001
- 2001-09-08 KR KR1020010055306A patent/KR20030021854A/ko not_active Application Discontinuation
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