KR100243279B1 - 금속배선의 층간절연막 형성방법 - Google Patents

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Abstract

폴리머(Polymer)를 금속 배선 사이의 절연물질로 사용하는 금속 배선의 층간절연막 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 금속배선이 밀집된 영역과, 금속배선이 없는 영역을 갖는 반도체 기판의 금속배선의 층간절연막 형성방법에 있어서, 하부막이 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 결과물의 상에 캡핑층용 절연막을 증착하고 상기 하부막의 일부를 과도식각(over etching)하여 상기 금속배선의 상부에 캡핑층을 형성하는 단계와, 상기 결과물 상에 유기폴리머로 된 제1 절연막을 형성하는 단계와, 상기 금속배선이 밀집된 영역에서는 캡핑층이 노출되고, 없는 영역에서는 하부막이 드러날 때까지 상기 제1 절연막을 식각하는 단계와, 상기 제1 절연막의 식각이 끝난 반도체 기판의 전면에 제2 절연막을 증착하는 단계와, 상기 제2 절연막의 단차를 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법을 제공한다. 따라서, 기존의 층간절연막인 산화막보다 저유전성이 우수한 유기 폴리머(Polymer)를 금속 배선의 층간 절연막으로 사용하여 금속 배선 사이의 기생 커패시턴스를 없애고, 배선용량을 효과적으로 낮출수 있다.

Description

금속 배선의 층간절연막 형성방법{Forming method fo inter-dielectric layer in metal process}
본 발명은 반도체 장치의 금속 배선 공정에 사용되는 층간절연막 형성방법에 관한 것으로서, 특히 폴리머(Polymer)를 금속 배선 사이의 절연물질로 사용하는 금속 배선의 층간절연막 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 그 동작 속도가 빨라짐에 따라 금속 배선 형성 기술의 중요성이 점차 증대되고 있다. 더욱이 금속 배선간의 간격이 좁고 밀집되어 있는 영역에서는 이웃하는 금속 배선 사이의 절연성을 확실히 만족시키면서 기생 용량(Parasitic Capacitance)을 감소시킬 수 있는 낮은 유전상수를 갖는 절연막이 아직은 개발이 되지 않고 있는 실정이다.
도 1 및 도 2는 종래기술에 따라서 금속 배선의 층간절연막 형성공정을 진행하였을 때의 단면도들이다.
도 1은 금속 배선(14) 사이에 저유전 물질인 제2 절연막(16)을 삽입하여 금속 배선(14)을 절연하였을 때의 단면도이다. 상세히 설명하면, 반도체 기판(10)에 트랜지스터와 같은 하부구조를 형성한 후, 하부구조와 상부에 형성되는 금속 배선(14)을 절연하기 위한 제1 절연막(12)을 형성한다. 이어서, 산화막으로 구성된 제2 절연막(16)을 사용하여 금속 배선(14) 사이를 채우고 에치백(Etchback)이나 화학 기계적 연마(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 칭함) 공정을 진행하여 평탄화를 달성한다. 연속해서, 상기 평탄화가 진행된 제2 절연막(16)의 상부에 제3 절연막을 형성한다.
하지만, 상기의 방법은 제2 절연막인 산화막의 유전상수를 낮추는데 한계가 있기 때문에 금속 배선(14)의 간격이 좁고 밀집된 경우에는 기생 용량을 완전하게 제거하지 못하는 문제가 있었다.
도 2는 상기 도 1의 문제점을 개선하기 위하여 제2 절연막의 두께를 증가시켜서 기생 용량을 줄였을 때의 단면도이다. 상세히 설명하면, 반도체 기판(20) 상에 제1 절연막(22)을 형성하고, 금속 배선(24) 사이의 기생 용량을 줄이기 위하여 제2 절연막(26)의 두께를 상하로 ??D 만큼 증가하여 형성한다. 여기서, 상기 제2 절연막은 산화막으로 구성된다. 이어서, 상기 증가된 두께를 갖는 제2 절연막(26)의 상부에 제3 절연막을 형성한다. 하지만, 이 경우에도 금속 배선 사이에서 형성되는 전계가 상하로 넓어지는 현상이 일어나면서, 전계가 상하로 새는 문제점이 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선 사이에 층간절연막으로 산화막 대신에 절연 특성이 우수한 폴리머를 사용하여 금속 배선 사이에 발생하는 기생 용량을 줄이고, 절연 특성을 개선할 수 있는 금속 배선의 층간절연막 형성방법을 제공하는데 있다.
도 1 및 도 2는 종래기술에 따라서 금속 배선의 층간절연막 형성공정을 진행하였을 때의 단면도들이다.
도 3 내지 도 8은 본 발명에 의한 금속 배선의 층간절연막 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요부분에 대한 부호의 간단한 설명〉
100: 하부막, 102: 금속 배선,
104: 캡핑층, 105: 금속 배선이 밀집된 영역,
106: 제1 절연막, 107: 금속 배선이 없는 영역,
108: 제2 절연막
상기의 기술적 과제를 달성하기 위하여 본 발명은, 금속배선이 밀집된 영역과, 금속배선이 없는 영역을 갖는 반도체 기판의 금속배선의 층간절연막 형성방법에 있어서, 하부막이 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 결과물의 상에 캡핑층용 절연막을 증착하고 상기 하부막의 일부를 과도식각(over etching)하여 상기 금속배선의 상부에 캡핑층을 형성하는 단계와, 상기 결과물 상에 유기폴리머로 된 제1 절연막을 형성하는 단계와, 상기 금속배선이 밀집된 영역에서는 캡핑층이 노출되고, 없는 영역에서는 하부막이 드러날 때까지 상기 제1 절연막을 식각하는 단계와, 상기 제1 절연막의 식각이 끝난 반도체 기판의 전면에 제2 절연막을 증착하는 단계와, 상기 제2 절연막의 단차를 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부막은 절연막 또는 반도체 기판 중에 하나이고, 상기 캡핑층은 플라즈마 산화막을 사용하여 형성하는 것이 적합하다.
상기 제1 절연막은 저유전 물질인 유기 폴리머를 사용하여 SOG나 CVD방법에 의해 형성하는 것이 적합하다.
여기서, 상기 SOG방법으로 제1 절연막을 생성하는 경우에는 유기 폴리머로 polyimide를 사용하는 것이 적합하고, CVD 방법을 사용하여 제1 절연막을 형성하는 경우에는 유기 폴리머로 폴리파라크실렌(poly-p-xylyene), ??-C:H:F 및 ??-naphthalene 중에서 선택된 하나를 사용하는 것이 적합하다.
상기 제2 절연막은 제1 절연막과 접착성이 우수한 물질막으로 CVD 방법에 의해 생성된 산화막을 사용하여 형성하고, 상기 제2 절연막의 단차를 평탄화하는 방법은 CMP 또는 에치백(Etchback) 방법을 사용하는 것이 바람직하다.
본 발명에 따르면, 반도체 장치의 금속 배선의 층간절연막의 형성에 있어서, 기존의 층간절연막인 산화막보다 저유전성이 우수한 유기 폴리머(Polymer)를 층간 절연막으로 사용하여 금속 배선 사이의 기생 커패시턴스를 없애고, 배선용량을 효과적으로 낮출수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3 내지 도 8 는 본 발명의 실시예에 의한 금속 배선의 층간절연막 형성방법을 설명하기 위하여 도시한 단면도이다.
도 3을 참조하면, 하부막(100)이 형성되어 있는 반도체 기판의 전면에 금속 배선으로 사용될 도전층을 적층하고 포토레지스트를 도포한 후, 사진 및 식각공정을 진행하여 반도체 기판의 소정영역에 금속 배선(102)을 형성하였을 때의 단면도이다. 여기서, 하부막(100)은 반도체 기판이 될 수도 있고, 트랜지스터와 같은 하부구조를 형성한 후에 상부에 형성된 금속 배선(102)과의 절연을 위한 절연막이 될 수도 있다.
도4를 참조하면, 상기 금속 배선(102)의 상부에 플라즈마 산화막을 이용하여 캡핑층(104)을 형성한다. 이어서 상기 캡핑층(104)을 식각마스크로 하부막에 ??T 만큼 과도 식각(Over etch)을 진행하여 금속 배선(102) 사이에 최대의 절연물질을 채울 수 있는 구조를 형성한다.
도5를 참조하면, 상기 과도 식각이 완료된 반도체 기판의 전면에 본 발명의 가장 특징적인 요소인 제1 절연막(106), 예컨대 종래의 산화막과 비교하여 낮은 유전율을 갖음으로 인하여 금속 배선 사이에서 기생 용량을 줄여 줄 수 있는 유기 폴리머(Organic Polymer)를 소정의 두께로 형성한다. 여기서 상기 유기폴리머로 구성되는 제1 절연막(106)을 형성하는 방법은 에스.오.지(SOG: Spin On Glass, 이하 'SOG'라 칭함)나 화학 기상 증착(CVD: Chemical Vapor Deposition, 이하 'CVD'라 칭함) 방법을 사용할 수 있다. SOG 방법에 의하여 제1 절연막(106)을 형성하는 경우에는 유기폴리머로 Flare, BCB(Benzene Cyclo Butene) 및 polyimide 중에서 선택된 하나를 사용하는 것이 적당하고, CVD 방법에 의하여 제1 절연막(106)을 형성하는 경우에는 유기폴리머로 폴리파라크실렌(poly-p-xylyene), ??-C:H:F 및 ??-naphthalene 중에서 선택된 하나를 사용하여 형성하는 것이 본 발명의 목적을 효과적으로 달성할 수 있다.
도6을 참조하면, 상기 제1 절연막(106)이 SOG나 CVD 방식으로 형성된 반도체 기판의 전면에 건식식각을 진행하여 금속 배선이 밀집되어 있는 영역(105)에서는 캡핑층(104)이 드러날 때까지 식각을 진행하고, 금속 배선이 없는 영역(107)에서는 하부막(100)이 드러날 때까지 식각을 진행한다. 여기서, 금속 배선이 밀집되어 있는 영역(105)에서는 캡핑층(104)까지만 건식식각을 진행하는 이유는, 유기 폴리머의 주성분을 이루는 탄소가 건식식각 공정에서 식각가스(etch gas)로 사용되는 산소와 반응하여 CO2또는 CO를 형성하여, 건식식각 도중에 아웃개싱(Out gassing)되는 과정에서 금속 배선의 측벽 부분에 손상을 초래하는 문제점을 해결하기 위하여 금속 배선이 밀집되어 있는 영역(105)에서는 제1 절연막인 유기 폴리머를 그대로 남겨둔다. 동시에 금속 배선(104)의 사이에 잔존하는 제1 절연막(106)인 유기폴리머는 낮은 유전율을 갖기 때문에 본 발명이 추구하는 목적인 금속 배선(104) 사이에 기생용량을 줄이는 중요한 수단이 된다.
도7을 참조하면, 상기 제1 절연막이 식각된 반도체 기판의 전면에 제1 절연막과 접착 특성이 우수한 물질막인 CVD 방식으로 생성한 산화막을 사용하여 제2 절연막(108)을 충분한 두께로 형성한다.
도8을 참조하면, 상기 제2 절연막(108)을 형성하는 과정에서 발생한 단차를 평탄화하기 위하여 연속해서 에치백(Etchback) 또는 CMP 공정을 진행하여 상기 제2 절연막(108)의 상부에 형성된 단차를 없앤다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 기존의 층간절연막인 산화막보다 낮은 유전율을 갖는 유기 폴리머(Polymer)를 금속 배선의 층간 절연막으로 사용하여 금속 배선 사이의 기생 커패시턴스를 없애고, 배선용량을 효과적으로 낮출수 있는 금속 배선의 층간절연막 형성방법을 구현할 수 있다.

Claims (8)

  1. 금속배선이 밀집된 영역과, 금속배선이 없는 영역을 갖는 반도체 기판의 금속배선의 층간절연막 형성방법에 있어서,
    하부막이 형성된 반도체 기판 상에 금속 배선을 형성하는 단계;
    상기 결과물의 상에 캡핑층용 절연막을 증착하고 상기 하부막의 일부를 과도식각(over etching)하여 상기 금속배선의 상부에 캡핑층을 형성하는 단계;
    상기 결과물 상에 유기폴리머로 된 제1 절연막을 형성하는 단계;
    상기 금속배선이 밀집된 영역에서는 캡핑층이 노출되고, 없는 영역에서는 하부막이 드러날 때까지 상기 제1 절연막을 식각하는 단계;
    상기 제1 절연막의 식각이 끝난 반도체 기판의 전면에 제2 절연막을 증착하는 단계; 및
    상기 제2 절연막의 단차를 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  2. 제1항에 있어서, 상기 하부막은 절연막 또는 반도체 기판인 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  3. 제1항에 있어서, 상기 캡핑층은 플라즈마 산화막을 사용하여 형성하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  4. 제1항에 있어서, 상기 제1 절연막을 형성하는 방법은 SOG나 CVD방법에 의해 형성하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  5. 제1항에 있어서, 상기 제2 절연막은 제1 절연막과 접착성이 우수한 물질막으로 CVD 방법에 의해 생성된 산화막을 사용하여 형성하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  6. 제1항에 있어서, 상기 제2 절연막의 단차를 평탄화하는 방법은 CMP 또는 에치백(Etchback) 방법을 사용하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  7. 제4항에 있어서, SOG 방법을 사용하여 제1 절연막을 형성하는 경우에는 유기 폴리머로 polyimide를 사용하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
  8. 제4항에 있어서, CVD 방법을 사용하여 제1 절연막을 형성하는 경우에는 유기 폴리머로 폴리파라크실렌(poly-p-xylyene), ??-C:H:F 및 ??-naphthalene 중에서 선택된 하나를 사용하는 것을 특징으로 하는 금속 배선의 층간절연막 형성방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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