KR100437835B1 - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 층간절연막의 두께 차이에 의한 공정불량을 방지하는 데 적당한 반도체 소자의 평탄화 방법에 관한 것으로, 복수개의 금속 패턴이 형성된 반도체 기판 상에 절연물질 입자를 증착하는 단계; 브러쉬나 초순수를 이용하여 상기 금속 패턴과 절연물질 입자층을 평탄화하는 단계; 상기 절연물질 입자를 소결시키는 단계; 평탄화된 상기 금속 패턴과 절연물질 입자층의 전면에 절연막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 평탄화 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조공정에 관한 것으로 특히, ILD(Inter Layer Deposition)막의 두께 차이에 의한 공정불량을 방지하는 데 적당한 반도체 소자의 평탄화 방법에 관한 것이다.

최근 반도체 소자의 집적도가 증가함에 따라 소자의 디자인 룰의 축소되고있으며, 이를 위해 금속 배선에서는 다층 금속 배선의 구조가 요구되고 있다.

또한, 다층 금속 배선의 구조에서 하부 배선과 상부 배선을 절연시키기 위한 층간절연막(Inter Metal Dielectric : IMD)의 역할이 중요 시 되면서, 층간절연막의 두께를 균일하게 형성하는 연구가 진행되고 있다.

즉, 층간절연막 두께의 균일도는 반도체 기판과 마스크 사이의 간격에 불균일성을 초래하고, 사진 식각공정에서 사용되는 투영렌즈의 초점심도(Depth Of Focus : DOF)에 영향을 줌으로써 원하는 패턴 정밀도를 얻을 수 없다.

이러한 층간절연막 두께의 균일도가 크게 문제가 되는 반도체 소자의 제조공정은 디램의 금속 배선 형성공정인데, 이는 메모리 소자의 집적도가 증가함에 따라 한정된 영역에서 여러 소자들을 형성하기 때문이다.

특히, 반도체 소자의 셀영역에서는 정전용량을 증가시키기 위해 커패시터의 하부전극인 스토리지 노드(storage node)의 단면적을 최대한으로 증가시키거나 조밀하게 형성함으로써 스토리지 노드 상의 ILD막은 그 두께가 불균일하게 된다.

이하, 종래 기술에 따른 반도체 소자의 평탄화 방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1b는 종래의 반도체 소자의 평탄화 방법을 설명하기 위한 공정 단면도이다.

도 1a에 도시한 바와 같이, 복수개의 금속 패턴(2)이 형성된 반도체 기판(1)의 전면에 산화막(3)을 형성한다.

여기서, 상기 금속 패턴(2)은 게이트 전극 또는 스토리지 노드를 형성하기위한 패턴이며, 셀영역 및 주변영역에 따라 금속 패턴(2)들의 간격은 다르게 형성된다.

또한, 상기 금속 패턴(2)이 게이트 전극 형성용 패턴인 경우, 반도체 기판(1)에 소오스/드레인을 형성하는 공정과 상기 금속 패턴(2)의 양측면에 절연막 측벽을 형성하는 공정 등을 더 포함한다.

그리고, 상기 반도체 기판(1) 전면에 형성하는 상기 산화막(3)은 상기 금속 패턴(2)을 덮을 수 있는 두께로 형성하며, 일반적으로 HLD(High temperature Low pressure Deposition)막을 이용한다.

그러나, 상기 산화막(3)은 점착성(Viscidity)으로 인해 하부의 금속 패턴(2)들 위에 동일한 두께로 도포되지 않고 금속 패턴의 면적 및 그 간격의 조밀도에 따라 다르게 도포된다.

즉, 일반적으로 금속 패턴(2)의 면적이 큰 경우는 면적이 작은 경우에 비해 두껍게 도포되고, 배선간의 조밀도가 높은 지역이 낮은 지역에 비해 두껍게 도포된다.

따라서, 도 1b에 도시한 바와 같이, 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 상기 산화막(3)의 상부를 평탄화 시킴과 동시에 전체 두께를 조절한다.

이후, 상기 산화막(3) 상에 감광막을 도포하고, 노광 및 현상공정으로 패터닝하여 콘택홀이 정의된 감광막 패턴(도시하지 않음)을 형성한다.

그리고, 상기 감광막 패턴을 마스크로 이용하여 상기 산화막(3)을 선택적으로 식각하여 콘택홀을 형성하는 공정으로 진행된다.

상기와 같은 종래의 반도체 소자의 평탄화 방법은 다음과 같은 문제점이 있다.

복수개의 금속 패턴이 형성된 반도체 기판 상에 층간절연막을 증착하면 금속 패턴의 단차 및 조밀도에 의해 층간절연막의 굴곡 및 두께편차가 발생한다.

또한, 층간절연막의 두께편차를 줄이기 위해 CMP 공정을 진행하더라도 돌출된 영역이 상대적으로 받는 압력이 크기 때문에 평탄도 개선이 제한된다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 평탄화 방법의 문제를 해결하기 위한 것으로, 절연물질 입자를 금속 패턴을 포함한 전면에 증착하여 패턴의 단차를 제거함으로써 층간절연막의 두께를 균일하게 형성할 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1b는 종래의 반도체 소자의 평탄화 방법을 설명하기 위한 공정 단면도

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 평탄화 방법을 설명하기 위한 공정 단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 금속 패턴

23 : 절연물질 입자 24 : PETEOS막

25 : 콘택홀

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 평탄화 방법은 복수개의 금속 패턴이 형성된 반도체 기판 상에 절연물질 입자를 증착하는 단계; 브러쉬나 초순수를 이용하여 상기 금속 패턴과 절연물질 입자층을 평탄화하는 단계; 상기 절연물질 입자를 소결시키는 단계; 평탄화된 상기 금속 패턴과 절연물질 입자층의 전면에 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명의 반도체 소자의 평탄화 방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 평탄화 방법을 설명하기 위한 공정 단면도이다.

도 2a에 도시한 바와 같이, 복수개의 금속 패턴(22)이 형성된 반도체 기판(21)의 전면에 절연물질 입자(23)를 증착한다.

여기서, 상기 금속 패턴(22)은 게이트 전극 또는 스토리지 노드를 형성하기 위한 패턴이며, 셀영역 및 주변영역에 따라 금속 패턴(22)들의 간격은 각각 다르다.

상기 금속 패턴(22)이 게이트 전극 형성용 패턴인 경우, 반도체 기판(21)에 소오스/드레인을 형성하는 공정과 상기 금속 패턴(22)의 양측면에 절연막 측벽을 형성하는 공정 등을 더 포함한다.

그리고, 상기 반도체 기판(21) 전면에 증착하는 상기 절연물질 입자(23)는 실리카(SiO2) 또는 고분자 계열의 물질을 수∼수십nm의 크기로 입자화한 것으로, 상기 금속 패턴(22)들의 간격이 0.01um이하인 경우에는 상기 절연물질 입자(23)를 약10nm의 크기로 형성한다.

즉, 절연물질 입자(23)의 크기는 금속 패턴(22)들의 간격보다 더 작아야 한다.

이때, 상기 절연물질 입자(23)는 졸-겔(Sol-gel) 방법보다 미세하고 균일한 입자를 형성이 가능한 위해 피치니(Pechini) 방법을 이용한다.

또한, 상기 금속 패턴(22)의 커플링 커패시턴스(Coupling capacitance)와 절연물질 입자(23)의 소결 온도를 조절하기 위해서 상기 절연물질 입자(23)의 크기를조절할 수 있다.

즉, 상기 절연물질 입자(23)의 크기가 작아지면 배선간 커플링 커패시턴스 값은 감소하고 소결 온도는 낮아진다.

이후, 도 2b에 도시한 바와 같이, 브러쉬(brush)나 초순수(Deionized water)를 이용하여 상기 절연물질 입자(23)와 금속 패턴(22)을 평탄화 한다.

그리고, 상기 절연물질 입자(23)를 용융점 이하의 고온에서 가열 및 가압하여 소결(Sintering)시켜 입자들을 응집시킨다.

이어, 도 2c에 도시한 바와 같이, 평탄화된 상기 금속 패턴(22)과 절연물질 입자(23) 상에 절연물질, 예컨대 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막(24)을 증착한다.

이후, 도 2d에 도시한 바와 같이, 상기 PETEOS막(24) 상에 감광막을 도포하고, 노광 및 현상공정으로 패터닝하여 콘택홀이 정의된 감광막 패턴(도시하지 않음)을 형성한다.

그리고, 상기 감광막 패턴을 마스크로 이용하여 상기 PETEOS막(24)을 선택적으로 식각하여 콘택홀(25)을 형성하는 공정으로 진행된다.

상기와 같은 본 발명의 반도체 소자의 평탄화 방법은 다음과 같은 효과가 있다.

절연물질 입자를 이용하여 패턴의 단차를 제거함으로써 층간절연막의 두께를 균일하게 형성할 수 있다.

또한, 층간절연막을 평탄화하기 위한 화학적 기계 연마 공정이 요구되지 않으므로 공정을 간소화할 수 있다.그리고, 피치니(Pechini) 방법을 이용하여 미세한 크기의 절연물질 입자를 형성할 수 있으므로 배선간 커플링 커패시턴스 값을 감소시킬 수 있다.

Claims (3)

1. 복수개의 금속 패턴이 형성된 반도체 기판 상에 절연물질 입자를 증착하는 단계;

   브러쉬나 초순수를 이용하여 상기 금속 패턴과 절연물질 입자층을 평탄화하는 단계;

   상기 절연물질 입자를 소결시키는 단계;

   평탄화된 상기 금속 패턴과 절연물질 입자층의 전면에 절연막을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 평탄화 방법.
2. 제 1 항에 있어서,

   상기 절연물질 입자는 피치니(pechini) 방법을 이용하여 미세화한 실리카계 또는 고분자계 물질인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
3. 제 1 항에 있어서,

   상기 절연막은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막인 것을 특징으로 하는 반도체 소자의 평탄화 방법.