KR19990018930A - 평탄화 개선을 위한 반도체 장치 제조 방법 - Google Patents

평탄화 개선을 위한 반도체 장치 제조 방법 Download PDF

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Abstract

본 발명은 메모리 영역에 캐패시터 형성 후, 메모리 영역 및 로직 영역 별로 국부적으로 평탄화된 제1절연막을 형성한 다음, 로직 영역에 금속 패턴을 형성하는 것에 의해, DRAM 영역과 로직 영역에 유사한 단차가 형성되도록 하고, 제2절연막을 증착한 후 CMP 또는 에치백 방법 중 어느 한가지 방법만으로 광역의 평탄화를 달성하는 것이다.

Description

평탄화 개선을 위한 반도체 장치 제조 방법(A METHOD OF FABRICATING SEMICONDUCTOR DEVICE FOR REFORMING PLANARIZATION)
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 메모리 소자와 로직(Logic) 소자를 하나의 웨이퍼 상에 구현함에 있어, 메모리 소자가 형성되는 영역과 로직 소자가 형성되는 영역간의 평탄화(Planarization)를 개선하기 위한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 포토리소그라피(Photo Lithography) 공정의 마진(Margin)을 확보하고 금속 배선의 길이를 최소화하기 위해서는, 절연막의 평탄화 기술이 절실히 요구되고 있는 실정이다. 절연막을 평탄화하기 위한 방법은, BPSG(Boro-phospho-silicate-glass)와 같은 도핑된 글래스의 리플로우(Reflow)를 이용하는 방법, SOG(Spin On Glass)를 사용하는 방법, 포토레지스트(Photoresister)를 도포한 다음 에치백(Etch Back)하는 방법, 및 증착된 절연막을 CMP(Chemical Mechanical Polishing)하는 방법 등이 있다.
이들 방법 중 CMP 공정은 리플로우나, 에치백 공정으로 달성할 수 없는 저온 평탄화를 달성할 수 있어 차세대 반도체 장치에서 유력한 평탄화 기술로 대두되고 있다. CMP 공정은 패턴(Pattern) 높이와 레이아웃(Layout)에 따라 평탄도 특성이 달라지는데, 이를 해결하는 수단으로 단차가 낮은 지역에 더미 패턴(Dummy Pattern)을 삽입하거나, 단차가 높은 영역을 식각한 다음 CMP를 행하는 방법 등을 적용하고 있다.
예를 들어, DRAM 소자 및 로직 소자를 웨이퍼 상에 집적시키고자 할 때, DRAM 소자가 형성되는 영역은 캐패시터를 형성해야 하기 때문에 로직 소자가 형성되는 영역에 비해 높은 단차를 가지고 있다. 따라서, CMP(Chemical Mechanical Polishing) 공정을 이용하여 절연막 평탄화를 달성하는데, CMP 공정은 패드(Pad)와 슬러리(Slurry)의 케미컬(Chemical) 성분과 메카니컬(Mechanical) 성분을 이용하여 웨이퍼 표면을 가공하기 때문에, 국부적으로는 우수한 평탄화를 달성할 수 있는 장점이 있으나 폴리싱(Polishing) 중 패드의 압력 차이에 의해 넓은 영역에서 디싱(Dishing) 현상이 발생한다. 따라서, 이와 같은 디싱 현상을 억제하기 위한 방법으로, 단차가 높은 영역의 절연막을 포토레지스트를 사용한 에치백 공정을 이용하여 일정량 제거한 후, 전체적으로 다시 CMP 공정을 진행하는 방법을 이용하고 있다.
도 1은 종래기술에 따른 반도체 장치의 단면도로서, DRAM 영역과 로직 영역의 일부가 나타나 있다.
도 1을 참조하면, 먼저, 필드산화막(11)에 의해 소자 분리가 이루어진 기판(10) 상에 게이트(12)를 포함하는 트랜지스터가 형성되고, 게이트(12)의 상부 및 측벽을 덮는 스페이서(13a) 및 캐핑 절연막(13b)에 의해 게이트(12)와 절연되면서 기판(10)에 콘택 되는 캐패시터(14)가 형성된다. 이어서, 절연막(15) 증착 및 CMP 공정에 의한 절연막(15) 평탄화를 달성한 다음, 콘택홀을 형성하고 텅스텐 플러그(16a)와 배선(17a)을 형성한다. 계속해서, 후속 공정으로서, 절연막(18) 증착 및 평탄화 공정과 두 번째 텅스텐 플러그(16b) 공정과 두 번째 배선(17b) 형성 공정을 반복하여 금속 배선 공정이 달성된다.
이상과 같은, 종래기술에 나타난 바와 같이, 필드산화막과 트랜지스터의 게이트는 DRAM 영역과 로직 영역에 동시에 형성되므로, 소자간 단차를 보이지 않으나, 캐패시터(14)는 DRAM 영역에만 형성되기 때문에 캐패시터가 형성된 DRAM 영역이 로직 영역보다 높다. 따라서, 캐패시터 형성 이후에 절연막(15)을 증착하였을 경우 웨이퍼 상의 단차가 매우 심하기 때문에, 평탄화 공정을 실시한다. 이때, 널리 사용되는 평탄화 방법 중의 하나가, 웨이퍼 전지역에 해당하는 광역에서의 평탄화를 달성하기 위해 단차가 높은 영역(즉, DRAM 영역의 캐패시터 상부 지역)의 절연막을 포토레지스트를 사용한 에치백 공정을 이용하여 먼저 식각 해낸 다음, CMP 공정을 실시하는 것이다.
그러나, 이러한 종래기술은, 광역에서의 평탄화를 실현함에 있어, 너무 많은 공정이 수반되어 생산성이 저하되며, 특히, 포토레지스트를 사용한 에치백 공정을 수반하여야 하는 경우에는 많은 파티클(particle)의 발생에 의해 제조 수율이 저하되는 문제가 있다.
본 발명의 목적은 DRAM 영역에 캐패시터를 형성하고 로직 영역에는 캐패시터와 유사한 높이의 금속 배선을 형성하는 것에 의해, DRAM 영역과 로직 영역의 단차를 최소화하여 후속 절연막 평탄화 공정을 단순화하는, 평탄화 개선을 위한 반도체 장치 제조 방법을 제공하는데 있다.
도 1은 종래기술을 나타내는 반도체 장치의 부분 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 22 : 게이트
24 : 캐패시터 25 : 제1절연막
26: 금속 패턴 27: 제2절연막
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은, 메모리 소자와 로직 소자가 하나의 기판에 집적화된 반도체 장치 제조 방법에 있어서, 상기 메모리 소자 영역의 기판 상에 캐패시터를 형성하는 단계, 전면에 상기 메모리 소자 영역과 상기 로직 소자 영역이 각각 국부적으로 평탄화된 제1절연막을 형성하는 단계, 상기 로직 소자 영역의 기판에 상기 캐패시터와 유사한 높이를 가지는 금속막 패턴을 콘택 하는 단계, 및 전면에 제2절연막을 형성하고 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어진다. 여기서, 국부적으로 평탄화된 제1절연막은 O3-TEOS USG(Undoped Silicate Glass)층을 형성하고 에치백 하는 공정, 또는 SOG 에치백, 또는 BPSG 리플로우 공정 등에 의해 구현될 수 있고, 제2절연막을 평탄화하는 단계는 CMP 또는 SOG에치백에 의해 구현될 수 있다.
본 발명은 메모리(DRAM) 소자와 로직 소자를 하나의 기판에 집적시킨 반도체 장치 제조 방법에 있어, 특히 캐패시터 형성 후의 평탄화 절연막 및 배선 형성에 관한 것이다. 본 발명의 바람직한 실시예를 이하에서 설명하였다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조 공정을 나타내는 단면도로서, 이를 참조하여 본 발명의 구성을 도식적으로 설명한다.
도 2a는 필드산화막(21)에 의해 소자 분리가 이루어진 기판(20) 상에 게이트(22)를 포함하는 트랜지스터가 형성되고, 게이트(22)의 상부 및 측벽을 덮는 스페이서(23a) 및 캐핑 절연막(23b)에 의해 게이트(22)와 절연되면서 기판(20)에 콘택 되는 캐패시터(24)가 형성된 상태이다. 이때, 캐패시터는 DRAM 영역에만 형성되고 로직 영역에는 형성되지 않는다.
이어서, 도 2b는 본 발명의 가장 큰 특징부를 나타내는 것으로, O3-TEOS USG(Undoped Silicate Glass)층을 형성하고 에치백 하는 공정, 또는 SOG 에치백, 또는 BPSG 리플로우 공정 등에 의해 제1절연막(25)을 형성하여, 각 영역별로 국부적인 평탄화를 이룬 다음, 예정된 로직 지역의 금속 콘택 지역에 금속 패턴(26)을 콘택한 것이다. 여기서, 제1절연막(25)에 의해 DRAM 영역과 로직 영역간에는 평탄화가 이루어지지 않았지만, 각 영역별로는 평탄화가 이루어져 있다. 즉, 국부적으로만 평탄화가 달성되어 있다.
국부적으로 평탄화된 제1절연막을 형성하는 구체적인 방법은 O3-TEOS 비도핑 글래스층을 형성한 다음 에치백 하는 공정, 또는 SOG층을 포함하는 절연막을 형성한 후 절연막을 에치백 하는 SOG 에치백 공정, 또는 BPSG 리플로우를 사용하는 방법 등 그 실시예는 매우 다양하다.
로직 영역의 금속 패턴을 형성하는 구체적인 공정은, 제1절연막(25)을 선택식각하여 콘택홀을 형성한 다음, 장벽 금속으로서 Ti/TiN(도면에 도시되지 않음)을 증착하고 알루미늄 플로우 공정을 진행한 후 패터닝 하는 것이다. 그리고, 이러한 공정에서 텅스텐 플러그 형성 공정을 적용할 수 있다.
이어서, 도 2c는 웨이퍼 전면에 제2절연막(27)을 형성한 다음, 평탄화 공정을 달성한 결과를 보여주고 있다. 제2절연막(27) 평탄화 공정은 CMP 또는 에치백 공정 중 어느 하나만으로 달성할 수 있다.
이어서, 도 2d는 DRAM 영역의 기판 및 로직 영역의 금속 패턴(26)에 각각 콘택홀을 형성하고 텅스텐 플러그(28)와 배선(29)을 형성한 결과를 보여주고 있다.
상기 결과에서 배선 형성은 메모리 영역과 로직 영역에 동시에 형성된다.
본 발명은 앞에서 설명한 실시예 및 도면에 의해 한정되는 것이 아니고, 여러 가지 변형, 변경 및 치환이 가능함이 통상의 지식을 가진자에게 있어 자명할 것이다.
종래에는, 광역에서의 평탄화를 실현함에 있어, 너무 많은 공정이 수반되어 생산성이 저하되며, 특히, 포토레지스트를 사용한 에치백 공정을 수반하여야 하는 경우에는 많은 파티클(particle)의 발생에 의해 제조 수율이 저하되는 문제가 있었으나, 본 발명은 DRAM 영역에 캐패시터를 형성하고 로직 영역에는 캐패시터와 유사한 높이의 금속 배선을 형성하는 것에 의해, DRAM 영역과 로직 영역의 단차를 최소화하여 후속 절연막 평탄화 공정을 단순화하는 등, 개선된 평탄화 공정을 제공하고 있다.

Claims (6)

  1. 메모리 소자와 로직 소자가 하나의 기판에 집적화된 반도체 장치 제조 방법에 있어서,
    상기 메모리 소자 영역의 기판 상에 캐패시터를 형성하는 단계,
    전면에 상기 메모리 소자 영역과 상기 로직 소자 영역이 각각 국부적으로 평탄화된 제1절연막을 형성하는 단계,
    상기 로직 소자 영역의 기판에 상기 캐패시터와 유사한 높이를 가지는 금속막 패턴을 콘택 하는 단계, 및
    전면에 제2절연막을 형성하고 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    국부적으로 평탄화된 제1절연막을 형성하는 단계는
    O3-TEOS 비도핑 글래스층을 형성하는 단계, 및
    상기 O3-TEOS 비도핑 글래스층을 에치백 하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    국부적으로 평탄화된 제1절연막을 형성하는 단계는
    SOG층을 포함하는 절연막을 형성하는 단계, 및
    상기 SOG층을 포함하는 절연막을 에치백 하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    국부적으로 평탄화된 제1절연막은 리플로우된 BPSG층을 포함하여 이루어진 반도체 장치 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제2절연막을 평탄화하는 단계는 CMP 공정을 포함하여 이루어진 반도체 장치 제조 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제2절연막은 SOG층이고, 상기 제2절연막의 평탄화는 에치백에 의해 이루어진 반도체 장치 제조 방법.
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US7317208B2 (en) * 2002-03-07 2008-01-08 Samsung Electronics Co., Ltd. Semiconductor device with contact structure and manufacturing method thereof
JP2004045576A (ja) * 2002-07-09 2004-02-12 Sharp Corp 液晶表示装置及びその製造方法
JP2005026313A (ja) * 2003-06-30 2005-01-27 Shinko Electric Ind Co Ltd 配線基板の製造方法
US6906908B1 (en) * 2004-05-20 2005-06-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100624566B1 (ko) * 2004-05-31 2006-09-19 주식회사 하이닉스반도체 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482263A (ja) * 1990-07-25 1992-03-16 Sharp Corp 半導体記憶装置
US5633201A (en) * 1992-11-30 1997-05-27 Hyundai Electronics Industries, Co., Ltd. Method for forming tungsten plugs in contact holes of a semiconductor device

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