KR100442147B1 - 이중 다마신 패턴 형성 방법 - Google Patents

이중 다마신 패턴 형성 방법 Download PDF

Info

Publication number
KR100442147B1
KR100442147B1 KR10-2002-0047127A KR20020047127A KR100442147B1 KR 100442147 B1 KR100442147 B1 KR 100442147B1 KR 20020047127 A KR20020047127 A KR 20020047127A KR 100442147 B1 KR100442147 B1 KR 100442147B1
Authority
KR
South Korea
Prior art keywords
trench
via contact
nitride
forming
photoresist
Prior art date
Application number
KR10-2002-0047127A
Other languages
English (en)
Other versions
KR20040013974A (ko
Inventor
김영실
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2002-0047127A priority Critical patent/KR100442147B1/ko
Publication of KR20040013974A publication Critical patent/KR20040013974A/ko
Application granted granted Critical
Publication of KR100442147B1 publication Critical patent/KR100442147B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 메탈 라인(metal line)을 형성하기 위해 절연체에 이중 다마신 패턴을 형성하는 방법에 관한 것이다. 종래의 기술에 있어서는 에치 스톱층(3-1, 3-2)으로 실리콘 나이트라이드, 실리콘 카바이드 계열 등이 있는데 이와 같은 물질은 유전율이 절연막(2)으로 사용된 옥사이드(oxide)보다 높아 이중 다만신과 카퍼를 이용한 메탈 라인 형성의 단점으로 지적되고 있다. 본 발명은 질화물(6)과 절연체(3)로 사용된 옥사이드의 높은 선택비를 이용한 CDE(chemical dry etch) 기법을 이용하여 트렌치 퍼스트(trench first)에 해당하는 이중 다마신 패턴 형성 방법으로 트렌치(5)와 비아 콘택(7)을 형성하는 옥사이드의 프로파일을 그대로 유지한다. 특히, 비아 콘택(7) 개구의 프로파일을 변화시키지 않는다. 절연체(3) 사이에 높은 유전율을 지닌 에치 스톱층이 없기 때문에 유전율의 변화가 없다. 형성된 비아 콘택(7)에 포토 레지스트 등의 유기고분자 물질을 채우지 않기 때문에, 비아 콘택(7)의 보텀에 잔존하는 포토 레지스트 등으로 인한 문제가 근본적으로 방지된다.

Description

이중 다마신 패턴 형성 방법{METHOD FOR FORMING DUAL DAMASCENE PATTERN}
본 발명은 이중 다마신 패턴(dual damascene pattern) 형성 방법에 관한 것으로, 특히, 메탈 라인(metal line)을 형성하기 위해 절연체에 이중 다마신 패턴을 형성하는 방법에 관한 것이다.
반도체가 고집적화 되어 구리 등 새로운 메탈을 이용한 배선 형성 방법이 등장함에 따라 새로운 배선 기술로서 하부 배선과 상부 배선을 전기적으로 연결하는 비아 콘택(via contact)과 상부 배선을 동시에 형성하는 소위 이중 다마신 기술이 그 해법으로 대두되었다.
도 1a 내지 도 1d는 종래의 기술에 따른 이중 다마신 패턴 형성 방법을 공정 단계별로 나타낸 순서도이다.
먼저, 도 1a와 같이 하부 메탈(7) 위에 비아 콘택 식각 시의 에치 스톱층(etch stop layer)(3-1)을 형성한다. 표면에 절연막(2)을 형성한다. 표면에 트렌치 식각(trench etch) 시의 에치 스톱층(3-2)를 형성한다. 표면에 절연막(2)를 형성하여 이중 다마신 패턴 형성에 필요한 모든 층을 완성한다. 표면에 포토 레지스트(Photo Resist : PR)(1-1)를 코팅(coating)하고 노광 및 현상 공정을 통해 패터닝(patterning)한다.
패터닝된 포토 레지스트(1-1)를 에치 마스크(etch mask)로 사용하여 도 1b와 같이 불필요한 절연막(2) 및 에치 스톱층(3-2)을 제거하여 비아 콘택(4)을 형성한다. 포토 레지스트(1-1)를 제거한다.
비아 콘택(4)에 도 1c와 같이 포토 레지스트나 ARC(Anti-Reflective Coating)(5)로 매립한다. 표면 양측에 트렌치 식각 용 포토 레지스트(1-2)를 패터닝한다. 상기 비아 콘택(4)의 매립은 후 공정에서 트렌치 형성을 위한 식각 시 비아 콘택(4)의 프로파일(profile)을 유지하는데 이용된다. 비아 콘택(4)에 포토 레지스트를 매립할 경우 이후 트렌치 식각용 포토 레지스트 패턴의 형성을 위하여 에치백으로 소정 두께의 포토 레지스트를 제거하는 공정이 요구된다. 반면, 비아 콘택(4)에 ARC(5)를 매립할 경우 그 상부에 바로 포토 레지스트를 코팅하여 트렌치 식각용 마스크 포토 레지스트 패턴을 형성할 수 있는 장점이 있다.
식각 공정을 수행하여 도 1d 와 같이 트렌치(6)를 형성한다. 트렌치 식각 용 포토 레지스트(1-2)를 제거한다. 이 과정에서 비아 콘택(4) 상부의 프로파일을 유지하는 것이 중요하다. 또한 트렌치(6)의 코너 부분의 프로파일을 유지하는 것 또한 상당히 중요하다. 매립된 ARC(5)를 제거한다. 비아 콘택(4) 영역의 에치 스톱층(3-1)을 제거하여 완전한 비아 콘택을 형성한다. 이때, 비아 콘택(4)을 채우고 있는 물질이 보텀 코너 부분에서 완전히 제거되지 않아 저항 상승의 문제를 야기할 수 있다.
이와 같은 종래의 기술에 있어서는 에치 스톱층(3-1, 3-2)으로 실리콘 나이트라이드, 실리콘 카바이드 계열 등이 있는데 이와 같은 물질은 유전율이 절연막(2)으로 사용된 옥사이드(oxide)보다 높아 이중 다만신과 카퍼를 이용한 메탈 라인 형성의 단점으로 지적되고 있다.
상기한 바에 의하여 안출된 본 발명은, 질화물의 선택적 식각을 통해 이중 다마신 패턴을 형성하는 이중 다마신 패턴 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 이중 다마신 패턴 형성 방법을 공정 단계별로 나타낸 순서도,
도 2a 내지 도 5b는 본 발명에 따른 이중 다마신 패턴 형성 방법을 공정 단계별로 나타낸 순서도로, 도 2a 및 도 2b는 트렌치 형성을 나타내는 도면, 도 3a 및 도 3b는 트렌치에 질화물을 채운 후 평탄화 형성울 나타내는 도면, 도 4a 및 도 4b는 비아 콘택 형성을 나타내는 도면, 도 5a 및 도 5b는 이중 다마신 패턴 형성을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 하부 메탈 2 : 에치 스톱층
3 : 절연체 4, 4-1 : 포토 레지스트
5 : 트렌치 6 : 질화물
7 : 비아 콘택
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 2a 내지 도 5b는 본 발명에 따른 이중 다마신 패턴 형성 방법을 공정 단계별로 나타낸 순서도이다.
도 2a 및 도 2b는 트렌치 형성을 나타내는 도면으로, 하부 메탈(1) 표면에 비아 콘택 식가 시 에치 스톱 기능을 수행할 에치 스톱층(2)을 형성한다. 상기 에치 스톱층(2)은 실리콘 카바이드 계열의 물질로 500 내지 1000Å의 두께로 이루어진다. 표면에 산화막 등의 절연체(3)를 형성한다. 트렌치 식각용 마스크를 이용하여 표면에 포토 레지스트(4)를 선택적으로 패터닝한다. 드라이 에치(dry etch)를 실시하여 절연치(3) 상측에 트렌치(5)를 형성한다. 상기 드라이 에치 시 CF 계열의 가스와 O2, CO, Ar 등의 가스를 조합한 플라즈마를 사용한다.
도 3a 및 도 3b는 트렌치에 질화물을 채운 후 평탄화 형성울 나타내는 도면으로, 플라즈마를 이용한 실리콘 질화물 형성 기법으로 트렌치(5)에 질화물(6)을 채운다. 상기 질화물(6)을 이용하는 이유는 옥사이드 계열의 절연막(3)과 질화물(6)과의 높은 선택비를 이용하여 이 후 공정에서 잔존하는 질화물(6)을 완전히 제거하기 위해서이다. CMP(chemical mechanical polishing, 화학적 기계적 연마) 기법이나 에치백 기술을 이용하여 트렌치(5)를 채우고 있는 질화물(6)을 평탄화한다. 평탄화를 하는 이유는 이후 비아 콘택 에치를 위한 포토 레지스트 패턴을 안정적으로 형성하기 위해서이다.
도 4a 및 도 4b는 비아 콘택 형성을 나타내는 도면으로, 비아 콘택용 마스크를 이용하여 표면에 포토 레지스트(4-1) 패터닝한다. 드라이 에치하여 비아 콘택(7)을 형성한다. 상기 비아 콘택을 형성할 때 실리콘 카바이드 계열의 에치 스톱층(2)은 에치하지 않는다. 상기 비아 콘택 식각은 CF 계열의 가스와 O2, CO, Ar, N2 등의 가스를 혼합한 플라즈마를 사용한다.
도 5a 및 도 5b는 이중 다마신 패턴 형성을 나타내는 도면으로, 등방성 식각의 특성을 지니고 있는 CDE(chemical dry etch) 기술을 사용하여 트렌치(5)를 채우고 있는 질화물(6)을 제거한다. 즉, 질화물(6)과 절연체(3)의 선택비가 높은 NF3나 CF4 또는 SF6 계열의 가스를 사용하는 CDE로 트렌치(5) 측벽에 잔존하는 질화물(6)을 등방성 식각으로 깨끗이 제거한다. 상기 기술은 플라즈마의 형성과 드라이 에치가 같은 공간(챔버)에서 이루어지는 일반적은 드라이 에치와는 달리 플라즈마의 형성과 식각이 진행되는 공간이 달라 에천트인 라디칼이 유도관을 통해 웨이퍼에 전달됨으로써 등방성 식각의 특성을 지니게 된다. CF4, NF3, SF6 같은 F 라디컬을 발생시킬 수 있는 가스와 O2가스의 혼합 가스를 이용하는 것이 일반적이다. 하부 메탈(1)과의 콘택을 형성하기 위해 CF 계열의 가스와 O2, CO, N2, Ar 가스와의 혼합 가스를 이용한 플라즈마하에서 비아 콘택(7) 영역의 에치 스톱층(2)을 식각함으로써 하부 메탈(1)과의 콘택을 형성한다.
본 발명은 CF4, NF3, SF6 처럼 플루오린 라디컬(fluorine radical)을 생산하는 가스를 이용한 등방성 식각은 질화물과 옥사이드의 선택비가 약 100:1까지 이르게 되어 기 형성된 트렌치나 비아 콘택의 옥사이드 프로파일에 변화를 초래하지 않는다. 또한 비아 퍼스트(via first)에서 처럼 포토 레지스트나 ARC로 비아를 매립하지 않기 때문에 비아 보텀부에 잔존하는 유기물로 인한 문제를 근본적으로 해결할 수 있다. 그리고 상, 하부 메탈 라인의 절연체인 옥사이드 중간부에 질화물을 사용하지 않기 때문에 질화물이 지닌 고유전율로 인한 문제를 해결할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 질화물(6)과 절연체(3)로 사용된 옥사이드의 높은 선택비를 이용한 CDE 기법을 이용하여 트렌치 퍼스트(trench first)에 해당하는 이중 다마신 패턴 형성 방법으로 트렌치(5)와 비아 콘택(7)을 형성하는 옥사이드의 프로파일을 그대로 유지한다. 특히, 비아 콘택(7) 개구의 프로파일을 변화시키지 않는다. 절연체(3) 사이에 높은 유전율을 지닌 에치 스톱층이 없기 때문에 유전율의 변화가 없다. 형성된 비아 콘택(7)에 포토 레지스트 등의 유기고분자 물질을 채우지 않기 때문에, 비아 콘택(7)의 보텀에 잔존하는 포토 레지스트 등으로 인한 문제가 근본적으로 방지된다.

Claims (8)

  1. 기 설정된 하부 메탈 표면에 에치 스톱층을 형성하는 제 1 단계;
    표면에 산화막 등의 절연체를 형성하는 제 2 단계;
    트렌치 식각용 마스크를 이용하여 표면에 포토 레지스트를 선택적으로 패터닝하는 제 3 단계;
    상기 절연치 상측에 트렌치를 형성하는 제 4 단계;
    상기 트렌치에 질화물을 채우는 제 5 단계;
    상기 트렌치를 채우고 있는 상기 질화물을 평탄화하는 제 6 단계;
    비아 콘택용 마스크를 이용하여 표면에 포토 레지스트를 패터닝하는 제 7 단계;
    비아 콘택을 형성하는 제 8 단계;
    상기 트렌치를 채우고 있는 상기 질화물을 제거하는 제 9 단계; 및
    상기 비아 콘택 영역의 상기 에치 스톱층을 제거하여 상기 하부 메탈과의 콘택을 형성하는 제 10 단계를 포함하는 이중 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서, 상기 에치 스톱층은 실리콘 카바이드 계열의 물질로 이루어지는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  3. 제 1 항에 있어서, 상기 에치 스톱층은 500 내지 1000Å의 두께로 이루어지는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  4. 제 1 항에 있어서, 상기 절연체는 산화막인 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  5. 제 1 항에 있어서, 상기 제 5 단계는 플라즈마를 이용한 실리콘 질화물 형성 기법으로 상기 트렌치에 질화물을 채우는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  6. 제 1 항에 있어서, 상기 제 6 단계는 CMP 기법을 이용하여 상기 트렌치를 채우고 있는 상기 질화물을 평탄화하는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  7. 제 1 항에 있어서, 상기 제 6 단계는 에치백 기술을 이용하여 상기 트렌치를 채우고 있는 상기 질화물을 평탄화하는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
  8. 제 1 항에 있어서, 상기 제 9 단계는 등방성 식각의 특성을 지니고 있는 CDE(chemical dry etch) 기술을 사용하여 상기 트렌치를 채우고 있는 상기 질화물을 제거하는 것을 특징으로 하는 이중 다마신 패턴 형성 방법.
KR10-2002-0047127A 2002-08-09 2002-08-09 이중 다마신 패턴 형성 방법 KR100442147B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0047127A KR100442147B1 (ko) 2002-08-09 2002-08-09 이중 다마신 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0047127A KR100442147B1 (ko) 2002-08-09 2002-08-09 이중 다마신 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20040013974A KR20040013974A (ko) 2004-02-14
KR100442147B1 true KR100442147B1 (ko) 2004-07-27

Family

ID=37321233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0047127A KR100442147B1 (ko) 2002-08-09 2002-08-09 이중 다마신 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR100442147B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613376B1 (ko) * 2004-08-27 2006-08-17 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013571A (ko) * 1998-08-11 2000-03-06 윤종용 반도체소자의 다층 배선 형성방법
US6297162B1 (en) * 1999-09-27 2001-10-02 Taiwan Semiconductor Manufacturing Company Method to reduce silicon oxynitride etch rate in a silicon oxide dry etch
US6300235B1 (en) * 1997-06-30 2001-10-09 Siemens Aktiengesellschaft Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
JP2001308179A (ja) * 2000-04-25 2001-11-02 Sharp Corp 半導体装置の製造方法
JP2001313338A (ja) * 2000-02-22 2001-11-09 Sanyo Electric Co Ltd 半導体装置の製造方法
US6380091B1 (en) * 1999-01-27 2002-04-30 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300235B1 (en) * 1997-06-30 2001-10-09 Siemens Aktiengesellschaft Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
KR20000013571A (ko) * 1998-08-11 2000-03-06 윤종용 반도체소자의 다층 배선 형성방법
US6380091B1 (en) * 1999-01-27 2002-04-30 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer
US6297162B1 (en) * 1999-09-27 2001-10-02 Taiwan Semiconductor Manufacturing Company Method to reduce silicon oxynitride etch rate in a silicon oxide dry etch
JP2001313338A (ja) * 2000-02-22 2001-11-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001308179A (ja) * 2000-04-25 2001-11-02 Sharp Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20040013974A (ko) 2004-02-14

Similar Documents

Publication Publication Date Title
US6358842B1 (en) Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US6828229B2 (en) Method of manufacturing interconnection line in semiconductor device
US6844266B2 (en) Anisotropic etching of organic-containing insulating layers
US7828987B2 (en) Organic BARC etch process capable of use in the formation of low K dual damascene integrated circuits
US20050266691A1 (en) Carbon-doped-Si oxide etch using H2 additive in fluorocarbon etch chemistry
US7615494B2 (en) Method for fabricating semiconductor device including plug
KR100442147B1 (ko) 이중 다마신 패턴 형성 방법
KR20040101008A (ko) 반도체 장치의 제조 방법
US7754579B2 (en) Method of forming a semiconductor device
JPH10116904A (ja) 半導体装置の製造方法
KR100400302B1 (ko) 반도체 소자의 제조 방법
JP2005005697A (ja) 半導体装置の製造方法
KR100399064B1 (ko) 반도체 소자 제조방법
KR100243279B1 (ko) 금속배선의 층간절연막 형성방법
KR0161878B1 (ko) 반도체장치의 콘택홀 형성방법
KR20010030088A (ko) 절연층 에칭 방법 및 반도체 장치 제조 방법
KR20040080599A (ko) 반도체 소자의 콘택 플러그 형성방법
KR100456420B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100511128B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20050063048A (ko) 반도체소자의 엠아이엠 캐패시터 형성방법
JP2004356178A (ja) エッチング方法、及び半導体装置の製造方法
KR20020091916A (ko) 반도체소자의 소자 분리막 형성방법
KR20030059473A (ko) 반도체 소자의 제조방법
US8703617B2 (en) Method for planarizing interlayer dielectric layer
KR20030080317A (ko) 반도체 소자의 다마신 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110620

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee