KR100288776B1 - 반도체장치의인덕터및그제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 인덕터 및 그 제조방법에 관해 개시한다. 이를 위해 기판에 형성된 트랜치에 도전층을 채워 인덕터로 사용한다. 이 결과, 동일한 평면적의 레이아웃을 갖는 도전층보다 그 단면적을 넓게 하여 인덕터의 직렬저항을 줄일 수 있고, 따라서 인덕터의 큐 인자가 낮아지는 것을 방지할 수 있다. 트랜치들은 반도체 장치의 집적도를 높이기 위해 디자인 룰과 노광장치의 해상도 한계내에서 최 근거리내에 형성한다. 따라서, 상기 트랜치를 채운 도전층간의 거리도 최근거리가 되므로 인덕터 용량이 증가된다. 더욱이, 상기 트랜치둘레에 공동이 형성되어 있으므로 상기 기판과 상기 인덕터 도전층간에 기생 커패시터가 형성될 가능성은 극히 낮아진다. 기생 커패시터가 형성된다고 하더라도 공기의 유전율은 매우 낮으므로 기생 커패시터의 정전용량은 낮아진다. 따라서, 유전체 손실에 의한 인덕터의 용량이 저하되는 것과 인덕터의 자체 공진 주파수가 낮아지는 것을 방지할 수 있다. 아울러, 상술한 구조의 인덕터를 전송선에 적용할 경우 전송선의 지연시간(RC)은 상기 기생 커패시터의 정전용량(C)이 매우 낮아지므로 짧아진다.

Description

반도체 장치의 인덕터 및 그 제조방법{Inductor of a semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서 특히, 높은 큐 인자(Q-factor)와 자체 공진 주파수 및 큰 인덕턴스를 갖는 반도체 장치의 인덕터(inductor) 및 그 제조방법에 관한 것이다.
현재까지 대부분의 모놀리식 마이크로파 집적회로(Monolithic Microwave Intergrated Circuit;이하, MMIC라 함)는 비소갈륨(GaAs) 기판을 이용하여 구성한다. 하지만, 반도체 장치가 고집적화됨에 따라 실리콘 기판을 이용한 MMIC 구성에 많은 관심이 모아지고 있다.
실리콘 기판은 비소갈륨 기판에 비해 전도도가 높다. 따라서, 실리콘 기판에 원하는 성능을 갖는 MMIC 구성요소, 예컨대 인덕터나 전송선등을 제작하기 어렵다. 특히, 인덕터의 경우 실리콘 기판과 인덕터를 이루는 도전층간의 형성되는 기생 커패시터의 형성에 기인한 유전체 손실이 발생되고 공진 주파수가 낮아지며 비소 갈륨기판에서 사용되는 금(Au)에 비해 낮은 전도도를 갖는 알루미늄을 금속층으로 사용함에 따라 큐-인자가 낮아지는 문제가 발생된다. 또한, 레이아웃(layout)상에서 인덕터가 넓은 면적을 차지한다는 사실도 실리콘 기판을 이용하여 MMIC를 구현하는데 장애가 된다.
하지만, 온-칩(on-chip) 인덕터는 오프 칩(off-chip) 인덕터에 비해 저전력 회로 설계가 용이하고 능동소자에 의한 잡음특성이 개선되는 등 많은 장점이 있다. 따라서, 상술한 문제가 제거된 실리콘 기판을 이용한 온-칩 형태의 인덕터를 구현하기 위한 다양한 종래 기술이 제시되고 있다.
그 중에서, 도 1은 이러한 종래 기술의 하나로서 높은 저항을 갖는 기판(10) 상에 제1 금속층(12)이 형성되어 있고, 그 위에 비어홀(20)을 구비하는 실리콘 산화막(SiO2)(14), 질화막(Si3N4)(16) 및 SiON(18)막이 순차적으로 형성되어 있으며, SiON막(18) 상에 상기 비어홀(20)을 통해서 상기 제1 금속층과 연결된 제2 금속층(22), 즉 금이 형성되어 있는 인덕터를 제시한다(IEEE J. Solid-State Circuits, vol. 31, no 1, pp.4-9, 1996, ″High Q Inductors for Wireless Applications in a Complementary Silicon Bipolar Process″ 참조).
또한, 도 2를 참조하면 종래 기술에 의한 인덕터는 실리콘 기판(24) 상에 층간절연막(26)이 형성되어 있고, 층간절연막(26)에 제1 내지 제3 금속층(28, 30, 32)이가 순착적으로 형성되어 있으며 그 사이에 제1 및 제2 비어홀(V1, V2)이 형성되어 있어 상기 제1 내지 제3 금속층(28, 30, 32)을 서로 연결시키고 있다. 또한, 상기 층간절연막(26) 상에 제4 금속층(34)이 형성되어 있다. 상기 제4 금속층(34)은 상기 제3 금속층(32) 상에 형성되어 있는 제3 비어홀(V3)을 통해서 상기 제3 금속층(32)과 연결되어 있다. 이러한 다층 금속층이 상기 층간절연막(26)의 속내 여러곳에서 배선을 형성하고 있으나, 상기 제1 금속층(28)은 이중 한 배선에만 연결되어 있다. 나머지 배선은 상기 제1 금속층(28)과 접촉됨이 없이 상기 제2 내지 제4 금속층(30, 32, 34)만으로 다층 구조를 이루고 있다(IEEE Trans. Microwave Theory Tech., vol. 44, no. 1, pp. 100-104, 1996, ″Microwave Inductors and Capacitors in Standard Multilevel Interconnect Silicon Technology″참조).
도 3은 기판(31) 상에 제1 금속층(33)이 형성되어 있고, 이 결과물 전면에 상기 제1 금속층(33)을 노출시키는 비어홀(37)을 포함하는 폴리이미드막(polyimide layer, 35)이 형성되어 있고, 상기 폴리이미드막(35) 상에 상기 제1 금속층(33)과 접촉되는 제2 금속층(39)이 형성되어 있는 종래 기술에 의한 인덕터를 제시한다(IEDM tech. Dig., pp 717-720, 1995, ″Monolithic Planar RF Inductor and Waveguide Structures on Silicon with Performance Comparable to those in GaAs MMIC,″ 참조).
도 1 내지 도 3을 참조하여 상술한 종래 기술에 의한 인덕터들은 하나같이 인덕터 금속층 사이의 거리를 좁히는데 한계가 있다. 따라서 공통적으로 큰 인덕턴스를 얻기 어려운 문제가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 인덕터를 구성하는 도전층 패턴간의 간격을 좁게 하면서도 도전층 패턴의 단면적을 넓게하고 둘레에 기생 커패시터가 형성되는 것을 방지하여 높은 큐 인자와 높은 자체 공진 주파수 및 큰 인덕턴스 특성을 나타내는 인덕터를 제공함에 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 인덕터의 바람직한 제조방법을 제공함에 있다.
도 1 내지 도 3은 각각 서로 다른 종래 기술에 의한 인덕터들의 단면도이다.
도 4는 본 발명의 실시예에 의한 높은 큐 인자(Q-factor)와 자체 공진 주파수를 갖는 수동 인덕터의 평면도이다.
도 5는 도 4를 5-5'방향으로 자른 단면도이다.
도 6 내지 도 9는 본 발명의 실시예에 의한 높은 큐 인자(Q-factor)와 자체 공진 주파수를 갖는 수동 인덕터 제조방법을 단계별로 나타낸 단면도들이다.
도 10은 본 발명의 제2 실시예에 의한 인덕터의 평면도이다.
도 11은 도 10을 11-11'방향으로 자른 단면도이다.
도 12 내지 도 17은 본 발명의 제2 실시예에 의한 인덕터 제조방법을 단계별로 나타낸 도면들이다.
*도면의 주요 부분에 대한 부호설명*
40, 60:기판. 42, 66a:트랜치.
44, 62:제1 절연막. 48, 70:제2 절연막.
46a, 46b, 72:제1 도전층 패턴.
52, 84a, 84b:제2 도전층 패턴. 50, 82:비어홀.
54, 88:콘택홀. 56, 90:공동(cavity).
70, 74, 76, 78, 86a:제2 내지 제6 절연막.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 인덕터는 트랜치가 형성된 기판, 상기 기판의 전면에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 상기 트랜치를 채운 제1 도전층의 제1 패턴, 상기 제1 패턴 사이의 상기 제1 절연막 상에 형성된 제1 도전층의 제2 패턴, 상기 제2 패턴을 노출시키는 비어홀을 포함하는 상기 제1 및 제2 패턴이 형성된 결과물 전면에 형성된 제2 절연막, 상기 제2 절연막 상에 형성된 상기 비어홀을 채운 제2 도전층 패턴, 상기 제1 패턴과 상기 제2 패턴 사이에 형성된 상기 기판을 노출시키는 콘택홀 및 상기 기판의 상기 트랜치 둘레에 공동을 구비한다.
여기서, 상기 기판은 실리콘 기판, 유리 기판 및 SOI(Silicon On Insulator)기판으로 이루어진 군중 선택된 어느 하나이다.
상기 트랜치 내벽의 경사각은 1°∼90°정도이다.
상기 제1 및 제2 절연막은 실리콘 산화막이고, 상기 제1 및 제2 도전층 패턴은 알루미늄층 패턴이다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판에 형성된 하부 절연막, 상기 하부 절연막 상에 형성된 제1 도전층 패턴, 상기 제1 도전층 패턴 상부에 비어홀을 갖고 상기 제1 도전층 패턴을 감싸는 절연막, 상기 제1 도전층 패턴과 상기 하부 절연막 상에 형성된 제2 도전층 패턴, 상기 제2 도전층 패턴의 측면 및 상부면 전면에 형성되어 있고 상기 제2 도전층 패턴사이에 홀을 갖는 상부 절연막 및 상기 제2 도전층 패턴을 감싸는 상기 상부 절연막과 상기 절연막 사이의 공동(cavity)을 구비하는 반도체 장치의 인덕터를 제공한다.
상기 인덕터에서 상기 기판은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나이다.
상기 하부 절연막은 상기 기판에 형성된 트랜치형 산화막 및 상기 기판과 상기 트랜치형 산화막의 전면에 형성된 실리콘 산화막으로 구성된다. 또한, 상기 상부 절연막은 실리콘 산화막이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 인덕터 제조방법은 다음과 같다.
(a) 반도체 기판에 트랜치를 형성한다. (b) 상기 트랜치가 형성된 상기 반도체 기판의 전면에 제1 절연막을 형성한다. (c) 상기 제1 절연막 상에 상기 트랜치를 채우는 제1 도전층의 제1 패턴과 상기 제1 패턴사이의 상기 제1 절연막 상에 제1 도전층의 제2 패턴을 형성한다. (d) 상기 (c)단계의 결과물 전면에 제2 절연막을 형성한다. (e) 상기 제2 절연막에 상기 제2 패턴을 노출시키는 비어홀을 형성한다. (f) 상기 제2 절연막 패턴 상에 상기 비어홀을 채우는 제2 도전층 패턴을 형성한다. (g) 상기 트랜치 둘레에 공동을 형성한다.
이 과정에서 상기 트랜치는 내벽의 경사각이 1°∼90°가 되도록 형성한다.
상기 기판은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나를 사용한다.
상기 (g)단계는 다음과 같이 더 세분화할 수 있다.
즉, (g1) 상기 제1 패턴과 상기 제2 패턴 사이에 상기 기판을 노출시키는 콘택홀을 형성한다. (g2) 상기 콘택홀을 통해서 상기 노출된 기판을 등방성식각한다.
이때, 상기 등방성식각에서 SF6를 에쳔터로 사용한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 다른 인덕터 제조방법은 다음과 같다.
(a) 기판에 트랜치형 절연막을 형성한다. (b) 상기 기판과 트랜치형 절연막 전면에 하부 절연막을 형성한다. (c) 상기 트랜치형 절연막 상에 형성된 상기 하부 절연막 상에 제1 도전층 패턴을 형성한다. (d) 상기 제1 도전층 패턴과 상기 하부 절연막 상에 중간 절연막을 형성한다. (e) 상기 중간절연막을 패터닝하여 상기 제1 도전층 패턴을 노출시키는 비어홀과 상기 트랜치형 절연막 상에 중간절연막 패턴을 형성한다. (f) 상기 중간 절연막중 제일 위에 형성된 절연막을 제거한 결과물 상에 상기 중간절연막을 노출시키고 상기 비어홀을 채우는 제2 도전층 패턴을 형성한다. (g) 상기 제1 및 제2 도전층 패턴의 둘레에 공동을 형성한다.
이 과정에서 상기 (a) 단계는 다음과 같이 세분화 할 수 있다.
즉, (a1) 상기 기판의 전면에 제1 절연막을 형성한다. (a2) 상기 제1 절연막 상에 복수개의 트랜치 형성 영역을 한정하는 감광막 패턴을 형성한다. (a3) 상기 감광막 패턴을 식각마스크로 사용하여 상기 기판의 정해진 영역에 복수개의 트랜치를 형성한다. (a4) 상기 감광막 패턴을 제거한 다음 상기 복수개의 트랜치가 형성된 기판을 산화시킨다.
또한, 상기 (d) 단계는 상기 제1 도전층 패턴과 상기 하부 절연막 상에 제3 내지 제5 절연막을 순차적으로 형성하는 단계를 포함한다.
상기 하부 절연막은 상기 (a4) 단계의 결과물 전면에 형성한 평탄화용 제2 절연막이다.
상기 (g) 단계는 다음과 같이 세분할 수 있다.
즉, (g1) 상기 제2 도전층 패턴이 형성된 결과물 전면에 상기 제5 절연막 상에 콘택홀을 갖는 상부 절연막을 형성한다. (g2) 상기 제4 절연막을 제거한다.
상기 제4 절연막은 등방성식각으로 제거하되, 상기 제3 절연막보다 상기 제4 절연막에 대한 식각율이 높은 불산(HF)을 사용한다. 여기서, 상기 제3 및 제5 절연막은 불순물이 도핑되지 않은 절연막, 예컨대 실리콘 산화막으로 형성하고, 상기 제4 절연막은 불순물이 도핑된 절연막, 예컨대 인(P)도핑된 실리콘 산화막으로 형성한다.
본 발명은 기판에 형성된 트랜치에 도전층을 채워 인덕터로 사용한다. 따라서, 동일한 평면적의 레이아웃을 갖는 도전층보다 그 단면적을 넓게 하여 인덕터의 직렬저항을 줄일 수 있다. 따라서, 인덕터의 큐 인자가 낮아지는 것을 방지할 수 있다. 트랜치들은 반도체 장치의 집적도를 높이기 위해 디자인 룰과 노광장치의 해상도 한계내에서 최 근거리내에 형성한다. 따라서, 상기 트랜치를 채운 도전층간의 거리도 최근거리가 되므로 인덕터 용량이 증가된다. 더욱이, 상기 트랜치둘레에 공동이 형성되어 있으므로 상기 기판과 상기 인덕터 도전층간에 기생 커패시터가 형성될 가능성은 극히 낮아진다. 기생 커패시터가 형성된다고 하더라도 공기의 유전율은 매우 낮으므로 기생 커패시터의 정전용량은 낮아진다. 따라서, 유전체 손실에 의한 인덕터의 용량이 저하되는 것과 인덕터의 자체 공진 주파수가 낮아지는 것을 방지할 수 있다. 아울러, 상술한 구조의 인덕터를 전송선에 적용할 경우 전송선의 지연시간(RC)은 상기 기생 커패시터의 정전용량(C)이 매우 낮아지므로 짧아진다.
이하, 본 발명의 실시예에 의한 인덕터 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 의해 한정되는 것으로 해석되서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 ″상부″에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
첨부된 도면들 중, 도 4는 본 발명의 제1 실시예에 의한 높은 큐 인자와 자체 공진 주파수를 갖는 인덕터의 평면도이고, 도 5는 도 4를 5-5'방향으로 자른 단면도이다. 그리고 도 6 내지 도 9는 본 발명의 제1 실시예에 의한 인덕터 제조방법을 단계별로 나타낸 단면도들이다.
또한, 도 10은 본 발명의 제2 실시예에 의한 인덕터의 평면도이고, 도 11은 도 10을 11-11'방향으로 자른 단면도이다. 그리고 도 12 내지 도 17은 본 발명의 제2 실시예에 의한 인덕터 제조방법을 단계별로 나타낸 도면들이다.
먼저, 도 4를 참조하여 본 발명의 제1 실시예에 의한 인덕터를 설명한다. 도 4에서 참조번호 42는 나선형의 트랜치를 나타낸다. 상기 나선형 트랜치(42)를 따라 상기 트랜치(42)를 채운 제1 도전층의 제1 패턴(46a)이 형성되어 있다. 상기 제1 도전층은 알루미늄층이다. 상기 나선형 트랜치(42)의 외곽 시작점 및 안쪽의 종점에 콘택영역(C)이 마련되어 있다. 상기 콘택영역(C)에 상기 제1 도전층의 제2 패턴이 형성되어 있다. 참조번호 52는 상기 콘택영역(C)을 통해서 상기 제1 도전층의 제1 패턴(46a)과 연결되는 제2 도전층 패턴이다. 이중 하나는 제1 리드 금속층이고 다른 하나는 제2 리드 금속층이다. 상기 제2 금속층 패턴(52)은 알루미늄층이다. 상기 트랜치(42) 좌, 우에 에치홀(etch hole)들(54)이 형성되어 있다. 상기 에치홀들(54)은 상기 트랜치(42)의 나선을 따라 나선의 시작점에서 종점까지 형성되어 있다.
본 발명의 제1 실시예에 의한 인덕터를 더욱 명확히 알기 위해 그리고 인덕터의 평면상으로 도시되지 않는 부분을 보기 위해 도 4를 5-5'방향을 따라 수직하게 자른다. 그 결과로서 얻어진 단면도가 도 5이다.
도 5를 참조하면, 상기 트랜치(42) 내벽의 경사각(θ)은 10°∼90°정도이다. 이러한 트랜치(42)에 채워진 상기 제1 도전층의 제1 패턴(46a)과 상기 트랜치(42) 표면 사이에 제1 절연막(44)이 형성되어 있다. 상기 제1 절연막은 실리콘 산화막이다. 상기 제1 도전층의 제1 패턴(46a) 사이에 상기 에치홀(54)이 형성되어 있다. 그리고 상기 제1 도전층의 제1 패턴(46a) 사이의 상기 제1 절연막 상에 도 4에서 볼 수 없었던 상기 제1 도전층의 제2 패턴(46b)이 형성되어 있다. 상기 제2 패턴(46b)은 상술한 바와 같이 상기 제2 도전층 패턴(52)과 상기 제1 패턴(46a)이 접촉되는 영역이다. 상기 제1 도전층의 패턴들(46a, 46b)과 상기 제2 도전층 패턴(52) 사이에 제2 절연막(48)이 층간절연막으로 형성되어 있다. 상기 제2 절연막(48)은 실리콘 산화막이다.
한편, 본 발명에 의한 인덕터의 특징으로서 기판(40)과 상기 제1 절연막(44) 사이에 상기 제1 도전층의 제1 패턴(46a)을 둘러싸는 공동(56)이 형성되어 있다. 상기 기판(40)은 실리콘 기판이 바람직하나 다른 기판이라도 무방하다. 예컨대, 상기 기판(40)은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나이다. 상기 기판(40)은 단지, 상기 트랜치(42) 바닥(58)과 상기 제1 도전층의 제2 패턴(46b) 아래에 형성된 상기 제2 절연막(44)의 일부영역(58a)과 접촉되어 있다. 필요할 경우, 이러한 접촉부분이 제거된 인덕터가 있을 수 있다. 즉, 상기 제1 도전층의 제1 및 제2 패턴들(46a, 46b)가 상기 제1 및 제2 절연막(44, 48)에 고착된 상태로 상기 기판(40)으로부터 떠있는 인덕터가 있을 수 있다.
다음은 상기 본 발명의 제1 실시예에 의한 인덕터 제조방법을 도 6 내지 도 9를 참조하여 상세하게 설명한다.
도 6은 기판(40)의 전면에 제1 절연막(44)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 기판(40)에 소정의 깊이로 트랜치(42)를 형성한다. 상기 기판(40)으로 실리콘기판을 사용하는 것이 바람직하나, 유리(glass) 기판이나 SOI기판을 사용해도 무방하다. 상기 트랜치(42)를 형성할 때, 상기 트랜치(42) 내벽의 경사각(θ)은 10°∼90°정도가 되게 형성한다. 이어서, 상기 기판(40)의 전면에 제1 절연막(44)을 형성한다. 상기 제1 절연막(44)은 실리콘 산화막(SiO2)으로 형성한다.
도 7은 인덕터로 사용되는 제1 도전층의 제1 및 제2 패턴들(46a, 46b)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 제1 절연막(44)의 전면에 상기 트랜치(42)를 채우는 제1 도전층(도시하지 않음)을 형성한다. 상기 제1 도전층은 알루미늄(Al)층으로 형성한다. 상기 제1 도전층 상에 감광막, 예컨대 포토레지스트막을 도포한 다음 패터닝하여 상기 제1 도전층의 인덕터 형성영역들, 예컨대 상기 트랜치(42)를 포함하는 영역과 그 사이의 소정 영역을 한정하는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1 도전층의 전면을 이방성식각, 예컨대 건식식각한다. 이후, 상기 감광막 패턴을 에싱하여 제거하면, 상기 제1 절연막(44) 상에 상기 제1 도전층의 제1 패턴(46a) 및 제2 패턴(46b)이 형성된다. 상기 제1 패턴(46a)은 상기 트랜치(42)를 채우는 제1 도전층 패턴이고 상기 제2 패턴(46b)은 상기 제1 패턴(46a) 사이의 상기 제2 절연막(44) 상에 형성된 제1 도전층 패턴이다. 상기 제2패턴(46b)은 인덕터의 출력단으로서 콘택 패드 도전층 패턴 역할을 한다. 즉, 상기 제2 패턴(46b)은 상기 제1 패턴(46a)과 후속 공정에서 형성되는 제2 도전층 패턴을 접촉시키기 위한 영역이다.
도 8은 상기 제1 도전층의 제1 패턴(46a)과 제2 도전층 패턴(52)을 접촉시키는 단계를 나타낸 도면이다.
구체적으로, 상기 제1 도전층의 제1 및 제2 패턴들(46a, 46b)이 형성된 결과물 전면에 제2 절연막(48)을 형성한다. 상기 제2 절연막(48)은 산화막으로 형성한다. 상기 제2 절연막(48)은 층간절연막으로 사용된다. 상기 제2 절연막(48)의 전면에 감광막(도시하지 않음), 예컨대 포토레지스트막을 도포한다. 상기 감광막을 패터닝하여 상기 제2 절연막(48)중 상기 제1 도전층의 제2 패턴(46b)상에 형성된 부분을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 제2 절연막(48)의 노출된 부분을 식각한다. 상기 감광막 패턴을 제거하고 필요한 세정공정을 실시한다. 이 결과, 상기 제2 절연막(48)에 상기 제1 도전층의 제2 패턴(46b)을 노출시키는 비어홀(via hole, 50)이 형성된다. 계속해서, 상기 제2 절연막(48)의 전면에 상기 비어홀(50)을 채우는 제2 도전층(도시하지 않음)을 형성한다. 상기 제2 도전층은 알루미늄층으로 형성하는 것이 바람직하나, 다른 도전성 물질층으로 형성해도 무방하다. 상기 제2 도전층 상에 상기 비어홀(50)이 형성된 영역을 한정하고 상기 제1 도전층의 제1 패턴(46a)중 어느 한쪽을 가로지르는 감광막 패턴(도시하지 않음)을 형성한다. 결과적으로, 상기 제1 패턴중 다른 쪽 위에 형성된 제2 도전층은 노출된다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 제2 도전층의 노출된 전면을 식각한다. 이어서 상기 감광막 패턴을 제거하면, 상기 비어홀(50)을 통해서 상기 제1 도전층의 제2 패턴(46b)과 접촉되고 상기 제1 도전층의 제1 패턴(46a)중 선택된 어느 하나위를 가로지르는 제2 도전층 패턴(52)이 상기 제2 절연막(48) 상에 형성된다. 상기 제2 도전층 패턴(52)은 상기 제1 도전층의 제1 패턴(46a)으로 이루어지는 인덕터의 리드(lead) 금속층으로 사용된다.
도 9는 상기 트랜치(42) 둘레에 공동(56)을 형성하여 상기 기판(40)과 상기 제1 도전층의 제1 패턴(46a) 사이에 기생 커패시터가 형성되는 것을 최소화함으로써 인덕터의 자체 공명 진동수를 극대화하는 단계를 나타낸 도면이다.
구체적으로, 상기 제2 도전층 패턴(52)과 상기 제2 절연막(48)의 전면에 감광막을 도포한 다음 패터닝하여 상기 제2 절연막(48)중 상기 제1 도전층의 제1 패턴(46a)과 제2 패턴(46b) 사이에 형성된 부분을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 이러한 감광막 패턴을 식각마스크로 사용하여 상기 제2 절연막(48)의 노출된 부분과 그 아래에 형성된 상기 제1 절연막(44)을 연속적으로 식각한다. 상기 식각은 상기 기판(40)의 계면이 노출될 때 까지 실시한다. 상기 감광막 패턴을 제거한다. 이 결과, 상기 제1 도전층의 제1 패턴(46a)과 제2 패턴(46b) 사이에 상기 기판(40)의 계면을 노출시키는 에치홀(54)이 형성된다. 상기 에치홀(54)이 형성된 결과물을 상기 기판(40)을 이루는 물질, 예컨대 실리콘기판과 상기 제1 절연막(44)에 대한 식각선택비가 높은 에쳔터, 예컨대 SF6를 사용하여 등방성식각한다. 상기 등방성식각은 상기 제1 도전층의 제1 패턴(46a)과 상기 기판(40) 사이에 상기 둘을 완전히 분리시키는 공동(56)이 형성될 때까지 실시하는 것이 바람직하다. 그러나, 도 9에 도시한 바와 같이, 상기 제1 도전층의 제1 및 제2 패턴들(46a, 46b)을 지지하기 위해 상기 제1 도전층의 제1 패턴(46a)의 아랫쪽(58)과 제2 패턴(46b)의 아랫쪽(58a)에 형성된 상기 제1 절연막(44)과 접촉될 정도는 남겨둘 정도로 상기 등방성식각을 실시하는 것도 무방하다. 상기 등방성식각결과, 상기 제1 도전층의 제1 및 제2 패턴(46a, 46b) 둘레에 상기 기판(40)의 전부 또는 일부가 제거된 공동(56)이 형성되고 상기 공동(56)에 공기가 채워진다. 이와 같이, 인덕터로 사용되는 상기 제1 도전층의 제1 및 제2 패턴들(46a, 46b)둘레에 공동(56)을 형성함으로써 상기 제1 및 제2 패턴들(46a, 46b)과 상기 기판(40) 사이에 기생 커패시터가 형성되는 것을 최소화할 수 있고, 기생 커패시터가 형성되더라도 그 커패시턴스를 최소화 할 수 있다. 따라서, 인덕터와 커패시터(기생)로 이루어지는 회로에서의 공진 주파수를 최대로 할 수 있다.
다음은 본 발명의 제2 실시예에 의한 인덕터 및 그 제조방법에 관해 설명한다. 이 과정에서 부재가 상기 제1 실시예의 부재와 동일할 경우 그 부재는 상기 제1 실시예에서 사용한 참조번호로 표시한다.
먼저, 제2 실시예에 의한 인덕터를 설명한다. 상기 제2 실시예에 의한 인덕터는 상기 제1 실시예에 의한 인덕터와 반대로 리드 금속층이 인덕터로 사용되는 도전층 패턴의 아래쪽에 구비되어 있다.
도 10을 참조하면, 참조번호 72, 72a는 제1 도전층 패턴들로서 72는 제1 리드 금속층, 72a는 제2 리드 금속층이다. 상기 제1 도전층 패턴(72, 72a)은 알루미늄층이다. 참조부호 C는 상기 제1 및 제2 리드 금속층(72, 72a)의 콘택영역이다. 도 10에 나타나지 않지만, 상기 콘택영역(C)은 제2 도전층의 제1 패턴이 존재한다. 상기 제2 도전층은 알루미늄층이다. 참조번호 84b는 나선형으로 형성된 제2 도전층의 제2 패턴을 나타낸다. 상기 제2 패턴(84b)의 외곽 시작점과 안쪽의 종점은 모두 상기 콘택영역(C)에 존재하는 상기 제1 패턴과 접촉된다. 참조번호 86는 상기 제2 도전층의 제2 패턴(84b)의 전면에 형성된 절연막, 예컨대 실리콘 산화막이다. 또한, 참조번호 88은 상기 제2 도전층의 제2 패턴(84b) 양측 상기 절연막(86)에 형성된 콘택홀이다. 상기 콘택홀(88)은 상기 제2 패턴(84b)의 나선을 따라 그 시작점에서부터 종점까지 형성되어 있다.
도 11은 도 10의 일부 영역을 11-11' 방향으로 자른 단면도이다. 도 11에 상기 제1 및 제2 리드 금속층(72, 72a)중 제2 리드 금속층(72)만 도시한다.
도 11을 참조하면, 상기 제2 리드 금속층(72)은 상기 제2 도전층의 제2 패턴(84b)과 접촉되는 곳을 제외하곤 전면이 절연막(74a)으로 덮혀 있다. 상기 제2 리드 금속층(72)을 덮고 있는 절연막(74a)은 실리콘 산화막이다. 상기 제2 리드 금속층(72)은 기판(60)에 형성된 하부 절연막(68) 상에 형성되어 있다. 상기 하부절연막(68)은 상기 기판(60)의 트랜치(도시하지 않음)를 채운 두꺼운 절연막 즉, 트랜치 절연막(68) 및 상기 기판(60)과 상기 트랜치 절연막(68) 상에 형성되어 있는 평탄화 절연막으로 구성된다. 그러나 상기 평탄화 절연막은 상기 트랜치 절연막(68)과 동일한 절연 물질막이다. 따라서, 도면상으로 상기 트랜치 절연막(68)과 구분되지 않는다. 상기 트랜치 절연막(68)은 실리콘 산화막이다. 상기 기판(60)은 실리콘 기판인 것이 바람직하나, 상기 기판(60) 상에 다른 절연막이 더 구비될 수 있다. 따라서, 상기 기판(60)은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 일군중 선택된 어느 하나이다.
한편, 상기 제2 도전층의 제2 패턴(84b)은 측면 및 상부면 전면이 상기 절연막(86a)으로 덮혀있다. 이 절연막(86a)은 실리콘 산화막으로서 상기 하부 절연막(68, 70)에 대해 상부 절연막이다. 상기 제2 패턴(84b)사이에 에치홀(88)이 구비되어 있다. 상기 제2 도전층 중에서 제1 패턴(84a)은 상기 제1 및 제2 리드 금속층(72, 72a)과 접촉되어 있으나, 상기 제2 패턴(84b)은 아래의 어느 것과도 접촉되어 있지 않다. 즉, 도 10에서 상기 제2 패턴(84b)의 시작점부터 종점까지의 모든 부분은 공중에 떠있는 상태이다. 단지, 상기 제2 패턴(84b)은 그 측면 및 상부면 전면에 형성된 상기 절연막(86a)에 고착되어 있다. 다시 말해서, 상기 제2 도전층의 상기 콘택영역(C)과 접촉되는 부분을 제외한 나머지 영역과 하부막 사이에 공동(90)이 형성된다. 상기 공동(90)에 상기 에치홀(88)을 통해서 공기가 유입되면, 결과적으로 상기 제2 도전층과 그 하부막 사이에 공기층이 형성된다. 이와 같이, 상기 제2 도전층의 제1 및 제2 패턴들(84a, 84b)은 하부에 형성된 상기 공동(90)과 기판(60)에 형성되어 있는 두꺼운 절연막(86) 등으로 인해 상기 기판(60)과 상기 제2 도전층 패턴 사이에 기생 커패시터의 형성가능성이 매우 낮아진다. 비록, 상기 제2 도전층 패턴과 상기 기판(60) 사이에 기생 커패시터가 형성된다고 하더라도 그 커패시턴스는 매우 작아진다. 이러한 결과로 미루어볼 때, 상기와 같은 형태의 인덕터는 자체 공진 주파수가 매우 높고 전송선의 지연시간(RC, R은 직류저항, C는 커패시턴스)이 짧은 도전성 기판으로 인한 유전손실을 줄일 수 있는 인덕터가 된다.
상기 제2 실시예에 의한 인덕터 제조방법을 도 12 내지 도 17을 참조하여 설명한다.
도 12 및 도 13은 하부 절연막(68, 70)을 형성하는 단계를 나타낸 도면들이다. 여기서 도 12는 상기 하부 절연막(68,70)중 트랜치 절연막(68)을 형성하는 단계를, 도 13은 상기 하부 절연막(68,70)중 제2 절연막(70)을 형성하는 단계를 나타낸다.
도 12를 참조하면, 기판(60) 상에 제1 절연막(62)을 형성한다. 상기 제1 절연막(62)은 실리콘 산화막이다. 그리고 상기 기판(60)으로 실리콘 기판을 사용하는 것이 바람직하나 유리 기판이나 상기 기판(60)에 별도의 절연막이 더 형성된 기판 및 SOI기판으로 이루어진 일군중 선택된 어느 하나를 사용해도 무방하다. 상기 제1 절연막(62)의 전면에 제1 감광막(도시하지 않음), 예컨대 제1 포토레지스트막을 도포한다. 상기 제1 감광막을 패터닝하여 상기 제1 절연막(62)의 소정영역을 일정한 크기를 갖는 복수개의 영역으로 분할하여 노출시키는 제1 감광막 패턴(64)을 형성한다. 상기 제1 감광막 패턴(64)을 식각마스크로 사용하여 상기 제1 절연막(62)의 노출된 부분과 그 아래의 상기 기판(60)을 이방성식각한다. 상기 이방성식각은 상기 기판(60)에 원하는 깊이를 갖는 복수개의 트랜치(66)가 형성될 때까지 실시한다. 이후, 상기 제1 감광막 패턴(64)을 제거한다.
계속해서, 도 13을 참조하면 상기 제1 감광막 패턴(64)이 제거된 결과물을 산화시킨다. 이때, 상기 기판(60)의 트랜치(66)가 형성된 영역은 그 표면이 노출되어 있으나, 나머지 영역은 상기 제1 절연막(62)에 의해 보호된다. 따라서, 상기 산화에 의해 상기 기판(60)의 노출된 영역이 산화되어 상기 트랜치(66)는 산화막으로 채워진다. 이때, 상기 트랜치(66) 사이의 상기 제1 절연막(62)으로 덮인 영역은 매우 작으므로 상기 기판(60)의 상기 복수개의 트랜치(66)로 이루어진 영역은 한 개의 거대 트랜치(66a)로 바뀌고 그 안은 두꺼운 산화막(68)으로 채워진다. 상기 기판(60)이 실리콘 산화막일 경우, 상기 두꺼운 산화막(68)은 실리콘 산화막이 된다.
한편, 상기 산화공정에서 상기 기판(60)의 상기 복수개의 트랜치(66)가 형성되어 있던 영역의 성장은 일정한 방향으로 일어나지 않는다. 따라서, 상기 산화 공정 직후의 상기 거대 트랜치(66a)내의 상기 두꺼운 산화막(68)의 표면에 단차가 존재한다. 이에 따라 상기 거대 트랜치(66a)내의 상기 두꺼운 산화막(68)의 표면을 평탄화하기 위해 상기 제1 절연막(62)을 제거한 후, 그 결과물 전면에 제2 절연막(70)을 형성한다. 상기 제2 절연막(70)은 실리콘 산화막으로 형성한다. 따라서, 상기 거대 트랜치(66a)내에 형성된 두꺼운 산화막(68)과 상기 제2 절연막(70)은 동일한 물질막이 된다.
도 14는 중간 절연막들(74, 76, 78)을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 절연막(70) 상에 제1 도전층(도시하지 않음)을 형성한다. 상기 제1 도전층은 알루미늄층으로 형성한다. 상기 제1 도전층으로 알루미늄층을 사용하는 것은 본 발명을 한정하기 위함이 아니다. 따라서, 상기 제1 도전층으로 알루미늄외에 다른 도전성 물질층을 사용해도 무방하다. 상기 제1 도전층을 통상의 사진식각공정으로 패터닝하여 상기 거대 트랜치(66a)내의 상기 제2 절연막(70) 상에 제1 도전층 패턴(72)을 형성한다. 상기 제1 도전층 패턴(72)과 상기 제2 절연막(70)의 전면에 제3 절연막(74)을 형성한다. 상기 제3 절연막(74)은 실리콘 산화막으로 형성한다. 상기 제3 절연막(74) 상에 제4 및 제5 절연막(76, 78)을 순차적으로 형성한다. 상기 제4 절연막(76)은 차후 실시될 상기 제4 절연막(76)의 식각공정에 사용되는 에쳔트에 대해 상기 제3 절연막(74)보다 식각선택비가 낮은 즉, 상기 에쳔트에 대해 상기 제3 절연막(74)보다 식각율이 높은 절연성 물질막으로 형성한다. 예를 들어, 상기 제3 절연막(74)으로 실리콘 산화막을 사용하는 경우 상기 제4 절연막(76)으로 인이 도핑된 산화막을 사용할 수 있다. 상기 제5 절연막(78)은 실리콘 산화막으로 형성한다.
도 15는 상기 제1 도전층 패턴(72)의 상부에 비어홀(82)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 제5 절연막(78)의 전면에 제2 감광막(도시하지 않음)을 형성한다. 상기 제2 감광막을 패터닝하여 상기 제5 절연막(78)의 상기 제1 도전층 패턴(72)의 상부 영역에 대응하는 영역과 상기 제5 절연막(78)의 상기 거대 트랜치(66a) 영역밖의 영역을 노출시키는 제2 감광막 패턴(80)을 형성한다. 상기 제2 감광막 패턴(80)을 식각마스크로 사용하여 상기 제5 절연막(78)의 노출된 전면을 이방성식각하고 그에 대응하는 상기 제4 절연막(76)과 제3 절연막(74)을 순차적으로 이방성식각한다. 이 결과, 상기 거대 트랜치(66a)내의 상기 두꺼운 산화막(68) 상에만 상기 제1 도전층 패턴(72)의 상부면을 노출시키는 비어홀(82)을 포함하는 제3 내지 제5 절연막 패턴들(74a, 76a, 78a)이 형성된다.
도 16은 제2 도전층의 제1 및 제2 패턴들(84a, 84b)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 도 15에서 상기 제2 감광막 패턴(80)과 상기 제5 절연막 패턴(78a)을 제거한다. 이 결과물 전면에 상기 비어홀(82)을 채우는 제2 도전층(도시하지 않음)을 형성한다. 상기 제2 도전층은 알루미늄층으로 형성한다. 상기 제2 도전층 상에 상기 제4 절연막 패턴(76a) 상의 상기 제2 도전층을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 이 감광막 패턴을 식각마스크로 사용하여 상기 제2 도전층의 노출된 면을 상기 제4 절연막 패턴(76a)의 계면이 노출될 때 까지 이방성식각한다. 상기 감광막 패턴을 제거하면, 상기 비어홀(82)을 통해서 상기 제1 도전층 패턴(72)과 접촉되는 제2 도전층의 제1 패턴(84a) 및 상기 제1 패턴(84a) 양쪽의 상기 제4 절연막 패턴(74a)과 접촉되는 제2 도전층의 제2 패턴(84b)이 형성된다.
도 17은 상기 제2 도전층의 제1 및 제2 패턴(84a, 84b)둘레에 공동(90)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 제1 및 제2 패턴(84a, 84b)이 형성된 결과물 전면에 제6 절연막(도시하지 않음)을 형성한다. 상기 제6 절연막은 상기 하부 및 중간절연막에 대해 상부 절연막이다. 상기 제6 절연막을 패터닝하여 상기 제1 및 제2 패턴들(84a, 84b) 사이에 형성된 상기 제4 절연막 패턴(76a)의 계면을 노출시키는 에치홀(88)을 포함하는 제6 절연막 패턴(86a)을 형성한다. 상기 에치홀(88)을 통해서 상기 제4 절연막 패턴(76a)을 등방성식각, 예컨대 습식식각한다. 이 결과, 상기 제1 및 제2 패턴(84a, 84b) 사이에 형성된 상기 제4 절연막 패턴(76a)이 모두 제거되고, 그 곳엔 공동(90)이 형성된다. 상기 등방성식각에서 식각용 에쳔터는 상기 제3 절연막 패턴(74a)보다 상기 제4 절연막 패턴(76a)에 대해 식각율이 높은 에쳔터, 예컨대 불산(HF)를 사용한다. 따라서, 상기 등방성식각에서 상기 제3 절연막 패턴(74a)이 식각되지 않으므로 상기 제1 도전층 패턴(72)은 손상되지 않는다.
이상과 같이, 본 발명은 기판에 형성된 트랜치에 도전층을 채워 인덕터로 사용한다. 따라서, 동일한 평면적의 레이아웃을 갖는 도전층보다 그 단면적을 넓게 하여 인덕터의 직렬저항을 줄일 수 있다. 따라서, 인덕터의 큐 인자가 낮아지는 것을 방지할 수 있다. 트랜치들은 반도체 장치의 집적도를 높이기 위해 디자인 룰과 노광장치의 해상도 한계내에서 최 근거리내에 형성한다. 따라서, 상기 트랜치를 채운 도전층간의 거리도 최근거리가 되므로 인덕터 용량이 증가된다. 더욱이, 상기 트랜치둘레에 공동이 형성되어 있으므로 상기 기판과 상기 인덕터 도전층간에 기생 커패시터가 형성될 가능성은 극히 낮아진다. 기생 커패시터가 형성된다고 하더라도 공기의 유전율은 매우 낮으므로 기생 커패시터의 정전용량은 낮아진다. 따라서, 유전체 손실에 의한 인덕터의 용량이 저하되는 것과 인덕터의 자체 공진 주파수가 낮아지는 것을 방지할 수 있다. 아울러, 상술한 구조의 인덕터를 전송선에 적용할 경우 전송선의 지연시간(RC)은 상기 기생 커패시터의 정전용량(C)이 매우 낮아지므로 짧아진다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (24)

  1. 트랜치가 형성된 기판;
    상기 기판의 전면에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 상기 트랜치를 채운 제1 도전층의 제1 패턴;
    상기 제1 패턴 사이의 상기 제1 절연막 상에 형성된 제1 도전층의 제2 패턴;
    상기 제2 패턴을 노출시키는 비어홀을 포함하는 상기 제1 및 제2 패턴이 형성된 결과물 전면에 형성된 제2 절연막;
    상기 제2 절연막 상에 형성된 상기 비어홀을 채운 제2 도전층 패턴;
    상기 제1 패턴과 상기 제2 패턴 사이에 형성된 상기 기판을 노출시키는 콘택홀; 및
    상기 기판의 상기 트랜치 둘레에 공동이 구비되어 있는 것을 특징으로 하는 인덕터.
  2. 제 1 항에 있어서, 상기 기판은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 인덕터.
  3. 제 1 항에 있어서, 상기 트랜치의 경사각은 1°∼90°정도인 것을 특징으로 하는 인덕터.
  4. 제 1 항에 있어서, 상기 제1 및 제2 절연막은 실리콘 산화막인 것을 특징으로 하는 인덕터.
  5. 제 1 항에 있어서, 상기 제1 및 제2 도전층 패턴은 알루미늄층 패턴인 것을 특징으로 하는 인덕터.
  6. 기판;
    상기 기판에 형성된 하부 절연막;
    상기 하부 절연막 상에 형성된 제1 도전층 패턴;
    상기 제1 도전층 패턴 상부에 비어홀을 갖고 상기 제1 도전층 패턴을 감싸는 절연막;
    상기 제1 도전층 패턴과 상기 하부 절연막 상에 형성된 제2 도전층 패턴;
    상기 제2 도전층 패턴의 측면 및 상부면 전면에 형성되어 있고 상기 제2 도전층 패턴사이에 홀을 갖는 상부 절연막 및
    상기 제2 도전층 패턴을 감싸는 상기 상부 절연막과 상기 절연막 사이의 공동(cavity)을 구비하는 것을 특징으로 하는 인덕터.
  7. 제 6 항에 있어서, 상기 기판은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 인덕터.
  8. 제 6 항에 있어서, 상기 하부 절연막은 상기 기판에 형성된 트랜치형 산화막 및 상기 기판과 상기 트랜치형 산화막의 전면에 형성된 실리콘 산화막으로 구성된 것을 특징으로 하는 인덕터.
  9. 제 6 항에 있어서, 상기 절연막과 상부 절연막은 실리콘 산화막인 것을 특징으로 하는 인덕터.
  10. 제 6 항에 있어서, 상기 제1 및 제2 도전층 패턴은 알루미늄층 패턴인 것을 특징으로 하는 인덕터.
  11. (a) 반도체 기판에 트랜치를 형성하는 단계;
    (b) 상기 트랜치가 형성된 상기 반도체 기판의 전면에 제1 절연막을 형성하는 단계;
    (c) 상기 제1 절연막 상에 상기 트랜치를 채우는 제1 도전층의 제1 패턴과 상기 제1 패턴사이의 상기 제1 절연막 상에 제1 도전층의 제2 패턴을 형성하는 단계;
    (d) 상기 (c)단계의 결과물 전면에 제2 절연막을 형성하는 단계;
    (e) 상기 제2 절연막에 상기 제2 패턴을 노출시키는 비어홀을 형성하는 단계;
    (f) 상기 제2 절연막 패턴 상에 상기 비어홀을 채우는 제2 도전층 패턴을 형성하는 단계; 및
    (g) 상기 트랜치 둘레에 공동을 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터 제조방법.
  12. 제 11 항에 있어서, 상기 트랜치는 내벽의 경사각이 10°∼90°가 되도록 형성하는 것을 특징으로 하는 인덕터 제조방법.
  13. 제 11 항에 있어서, 상기 기판은 실리콘 기판, 유리 기판 및 SOI기판으로 이루어진 군중 선택된 어느 하나를 사용하는 것을 특징으로 하는 인덕터 제조방법.
  14. 제 11 항에 있어서, 상기 (g)단계는
    (g1) 상기 제1 패턴과 상기 제2 패턴 사이에 상기 기판을 노출시키는 에치홀을 형성하는 단계; 및
    (g2) 상기 에치홀을 통해서 상기 노출된 기판을 등방성식각하는 단계를 더 포함하는 것을 특징으로 하는 인덕터 제조방법.
  15. 제 14 항에 있어서, 상기 등방성식각에서 SF6를 에쳔터로 사용하는 것을 특징으로 하는 인덕터 제조방법.
  16. (a) 기판에 트랜치형 절연막을 형성하는 단계;
    (b) 상기 기판과 트랜치형 절연막 전면에 하부 절연막을 형성하는 단계;
    (c) 상기 트랜치형 절연막 상에 형성된 상기 하부 절연막 상에 제1 도전층 패턴을 형성하는 단계;
    (d) 상기 제1 도전층 패턴과 상기 하부 절연막 상에 중간 절연막을 형성하는 단계;
    (e) 상기 중간절연막을 패터닝하여 상기 제1 도전층 패턴을 노출시키는 비어홀과 상기 트랜치형 절연막 상에 중간절연막 패턴을 형성하는 단계;
    (f) 상기 중간 절연막중 제일 위에 형성된 절연막을 제거한 결과물 상에 상기 중간절연막을 노출시키고 상기 비어홀을 채우는 제2 도전층 패턴을 형성하는 단계; 및
    (g) 상기 제1 및 제2 도전층 패턴의 둘레에 공동을 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터 제조방법.
  17. 제 16 항에 있어서, 상기 (a) 단계는
    (a1) 상기 기판의 전면에 제1 절연막을 형성하는 단계;
    (a2) 상기 제1 절연막 상에 복수개의 트랜치 형성 영역을 한정하는 감광막 패턴을 형성하는 단계;
    (a3) 상기 감광막 패턴을 식각마스크로 사용하여 상기 기판의 정해진 영역에 복수개의 트랜치를 형성하는 단계; 및
    (a4) 상기 감광막 패턴을 제거한 다음 상기 복수개의 트랜치가 형성된 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 인덕터 제조방법.
  18. 제 16 항에 있어서, 상기 (d) 단계는
    상기 제1 도전층 패턴과 상기 하부 절연막 상에 제3 내지 제5 절연막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터 제조방법.
  19. 제 17 항에 있어서, 상기 하부 절연막은 상기 (a4) 단계의 결과물 전면에 형성한 평탄화용 제2 절연막인 것을 특징으로 하는 인덕터 제조방법.
  20. 제 18 항에 있어서, 상기 (g) 단계는
    (g1) 상기 제2 도전층 패턴이 형성된 결과물 전면에 상기 제5 절연막 상에 콘택홀을 갖는 상부 절연막을 형성하는 단계; 및
    (g2) 상기 제4 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인덕터 제조방법.
  21. 제 20 항에 있어서, 상기 제4 절연막은 등방성식각으로 제거하는 것을 특징으로 하는 인덕터 제조방법.
  22. 제 21 항에 있어서, 상기 등방성식각에서 상기 제3 절연막보다 상기 제4 절연막에 대한 식각율이 높은 불산(HF)을 사용하는 것을 특징으로 하는 인덕터 제조방법.
  23. 제 20 항에 있어서, 상기 제3 및 제5 절연막은 불순물이 도핑되지 않은 절연막으로 형성하고, 상기 제4 절연막은 불순물이 도핑된 절연막으로 형성하는 것을 특징으로 하는 인덕터 제조방법.
  24. 제 23 항에 있어서, 상기 불순물이 도핑된 절연막은 인(P)이 도핑된 실리콘 산화막으로 형성하고, 상기 제3 및 제5 절연막은 불순물이 도핑되지 않은 실리콘 산화막으로 형성하는 것을 특징으로 하는 인덕터 제조방법.
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