JPH088406A - 複合素子 - Google Patents
複合素子Info
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- JPH088406A JPH088406A JP16073994A JP16073994A JPH088406A JP H088406 A JPH088406 A JP H088406A JP 16073994 A JP16073994 A JP 16073994A JP 16073994 A JP16073994 A JP 16073994A JP H088406 A JPH088406 A JP H088406A
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- composite element
- reactance
- composite
- variable resistor
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Abstract
(57)【要約】
【目的】 極めて小型で、抵抗値を調整できる可変抵抗
とリアクタンス素子とを組合わた複合素子を得ること。 【構成】 ソース・ドレイン間のチャンネルが可変抵抗
として動作するＭＯＳ・ＦＥＴ（ソース電極Ｓ、ゲート
電極Ｇ、ドレイン電極Ｄ）を形成した半導体基板１の表
面に絶縁体の薄膜４を介してインダクタンス31、キャパ
シタンスなどのリアクタンス素子を形成したものであ
る。
とリアクタンス素子とを組合わた複合素子を得ること。 【構成】 ソース・ドレイン間のチャンネルが可変抵抗
として動作するＭＯＳ・ＦＥＴ（ソース電極Ｓ、ゲート
電極Ｇ、ドレイン電極Ｄ）を形成した半導体基板１の表
面に絶縁体の薄膜４を介してインダクタンス31、キャパ
シタンスなどのリアクタンス素子を形成したものであ
る。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路として形成
する小型のコイルまたはコンデンサと可変抵抗よりなる
複合素子に関し、特に、可変抵抗をＦＥＴのチャンネル
で形成して、フィルタや移相回路に使用して時定数を調
整し得るように構成した複合素子に関する。
する小型のコイルまたはコンデンサと可変抵抗よりなる
複合素子に関し、特に、可変抵抗をＦＥＴのチャンネル
で形成して、フィルタや移相回路に使用して時定数を調
整し得るように構成した複合素子に関する。
【０００２】
【従来の技術】フィルタや移相回路においては、可変抵
抗とリアクタンス素子とを組み合わせた回路、例えば、
図７（ａ）に示す可変抵抗ＲとキャパシタンスＣよりな
るＣＲ回路、図７（ｂ）に示す可変抵抗Ｒとインダクタ
ンスＬよりなるＬＲ回路などが多用されている。
抗とリアクタンス素子とを組み合わせた回路、例えば、
図７（ａ）に示す可変抵抗ＲとキャパシタンスＣよりな
るＣＲ回路、図７（ｂ）に示す可変抵抗Ｒとインダクタ
ンスＬよりなるＬＲ回路などが多用されている。
【０００３】
【発明が解決しようとする課題】近年、携帯電話、携帯
用パソコンなどのディジタル信号を扱う携帯用の電子機
器が普及するにつれて、可変抵抗とリアクタンス素子と
を組合わたＣＲ複合素子やＬＲ複合素子も小型化が要求
されている。
用パソコンなどのディジタル信号を扱う携帯用の電子機
器が普及するにつれて、可変抵抗とリアクタンス素子と
を組合わたＣＲ複合素子やＬＲ複合素子も小型化が要求
されている。
【０００４】そこで、この発明は、集積回路素子の製造
技術を利用して、大量生産に適し、極めて小型で、抵抗
値を調整できる可変抵抗とリアクタンス素子とを組合わ
た複合素子を得るために考えられたものである。
技術を利用して、大量生産に適し、極めて小型で、抵抗
値を調整できる可変抵抗とリアクタンス素子とを組合わ
た複合素子を得るために考えられたものである。
【０００５】
【課題を解決するための手段】この発明の可変抵抗とリ
アクタンス素子との複合素子は、チャンネルが可変抵抗
として動作するＭＯＳ・ＦＥＴを形成した半導体基板の
表面に絶縁体の薄膜を介してインダクタンス、キャパシ
タンスなどのリアクタンス素子を形成したものである。
アクタンス素子との複合素子は、チャンネルが可変抵抗
として動作するＭＯＳ・ＦＥＴを形成した半導体基板の
表面に絶縁体の薄膜を介してインダクタンス、キャパシ
タンスなどのリアクタンス素子を形成したものである。
【０００６】
（第１実施例）この発明の複合素子を可変抵抗Ｒとイン
ダクタンスＬよりなるＬＲ回路に適用した実施例を図１
の断面図および図２の組立図に基づいて説明する。
ダクタンスＬよりなるＬＲ回路に適用した実施例を図１
の断面図および図２の組立図に基づいて説明する。
【０００７】(1) 図１の断面図に示すように、第１の導
電型のシリコン基板（例えばＮ型）１を用意し、 (2) このシリコン基板１のパターニングされた部分に不
純物を拡散させて、第１の導電型と反対の第２の導電型
（例えばＰ型）の埋込層11、12を平面状に形成して、ソ
ース電極とドレイン電極とを形成する。
電型のシリコン基板（例えばＮ型）１を用意し、 (2) このシリコン基板１のパターニングされた部分に不
純物を拡散させて、第１の導電型と反対の第２の導電型
（例えばＰ型）の埋込層11、12を平面状に形成して、ソ
ース電極とドレイン電極とを形成する。
【０００８】(3) このウエハ基板１を高温度の酸化雰囲
気中にさらして表面にシリコン酸化膜（ＳiＯ2）４を形
成させる。
気中にさらして表面にシリコン酸化膜（ＳiＯ2）４を形
成させる。
【０００９】(4) ソース電極およびドレイン電極となる
埋込層11、12上のシリコン酸化膜４を写真蝕刻法により
除去して開孔41した後、 (5) 真空中でアルミニウムを蒸発させて、Ｐ型の埋込層
11、12の表面およびシリコン酸化膜４の表面に、アルミ
ニウム膜３を蒸着させる。
埋込層11、12上のシリコン酸化膜４を写真蝕刻法により
除去して開孔41した後、 (5) 真空中でアルミニウムを蒸発させて、Ｐ型の埋込層
11、12の表面およびシリコン酸化膜４の表面に、アルミ
ニウム膜３を蒸着させる。
【００１０】(6) フォトレジストを使う写真蝕刻法によ
りアルミニウム膜３を蝕刻して、埋込層11と接続したソ
ース電極Ｓを形成し、埋込層12と接続したドレイン電極
Ｄを形成し、埋込層11、12の間のチャンネル上にゲート
電極Ｇを形成し、シリコン基板１の表面にスパイラル状
のコイル電極31を形成し、コイル電極31の外側端部と中
央端部に引出線を接続するための引出電極32、33を形成
する。
りアルミニウム膜３を蝕刻して、埋込層11と接続したソ
ース電極Ｓを形成し、埋込層12と接続したドレイン電極
Ｄを形成し、埋込層11、12の間のチャンネル上にゲート
電極Ｇを形成し、シリコン基板１の表面にスパイラル状
のコイル電極31を形成し、コイル電極31の外側端部と中
央端部に引出線を接続するための引出電極32、33を形成
する。
【００１１】そして、予めスパイラル状のコイル電極31
とＦＥＴの何れかの電極とを接続して使用する場合、例
えば、ドレイン電極Ｄとを接続しておく場合には、スパ
イラル状のコイル電極31の外側端部と共通に接続し、中
央端部に引出線を接続するための引出電極33を形成す
る。
とＦＥＴの何れかの電極とを接続して使用する場合、例
えば、ドレイン電極Ｄとを接続しておく場合には、スパ
イラル状のコイル電極31の外側端部と共通に接続し、中
央端部に引出線を接続するための引出電極33を形成す
る。
【００１２】以上で説明した第１実施例におけるスパイ
ラル状のコイル電極31を、さらに、シリコン酸化膜を介
在させ、その層間で接続して多層化することにより、イ
ンダクタンスを増加させることができる。また、スパイ
ラル状のコイル電極31の表面に磁性薄膜を形成すること
によりインダクタンスを増加することができる。
ラル状のコイル電極31を、さらに、シリコン酸化膜を介
在させ、その層間で接続して多層化することにより、イ
ンダクタンスを増加させることができる。また、スパイ
ラル状のコイル電極31の表面に磁性薄膜を形成すること
によりインダクタンスを増加することができる。
【００１３】（第２実施例）図３に示すように、凹凸状
に屈曲させて電極34の距離を長くしたものを形成してイ
ンダクタンスとして使用する。このように屈曲させた電
極34を使用すると、コイル電極に比べてインダクタンス
は多少低下が、両端部が電極によって囲まれていないの
で、ＦＥＴの何れかの電極と接続したり、引出電極35を
形成することが容易になる。
に屈曲させて電極34の距離を長くしたものを形成してイ
ンダクタンスとして使用する。このように屈曲させた電
極34を使用すると、コイル電極に比べてインダクタンス
は多少低下が、両端部が電極によって囲まれていないの
で、ＦＥＴの何れかの電極と接続したり、引出電極35を
形成することが容易になる。
【００１４】（第３実施例）図４に示すように、直線状
の電極36あるいはＵ字型の折返し状の電極をインダクタ
ンスとして形成し、引出電極35を形成することにより比
較的高い周波数帯域で動作する装置に使用する。
の電極36あるいはＵ字型の折返し状の電極をインダクタ
ンスとして形成し、引出電極35を形成することにより比
較的高い周波数帯域で動作する装置に使用する。
【００１５】（第４実施例）この発明の複合素子を可変
抵抗ＲとキャパシタンスＣよりなるＣＲ回路に適用した
実施例を図５の断面図に基づいて説明する。
抵抗ＲとキャパシタンスＣよりなるＣＲ回路に適用した
実施例を図５の断面図に基づいて説明する。
【００１６】(1) 第１の導電型のシリコン基板（例えば
Ｎ型）１を用意し、 (2) このシリコン基板１のパターニングされた部分に不
純物を拡散させて、第１の導電型と反対の第２の導電型
（例えばＰ型）の埋込層11、12を平面状に形成させ、ソ
ース電極とドレイン電極とを形成する。
Ｎ型）１を用意し、 (2) このシリコン基板１のパターニングされた部分に不
純物を拡散させて、第１の導電型と反対の第２の導電型
（例えばＰ型）の埋込層11、12を平面状に形成させ、ソ
ース電極とドレイン電極とを形成する。
【００１７】(3) このウエハ基板１を高温度の酸化雰囲
気中にさらして表面にシリコン酸化膜（ＳiＯ2）４を形
成させる。
気中にさらして表面にシリコン酸化膜（ＳiＯ2）４を形
成させる。
【００１８】(4) ソース電極およびドレイン電極となる
埋込層11、12上のシリコン酸化膜４を写真蝕刻法により
除去して開孔41した後、 (5) 真空中でアルミニウムを蒸発させて、Ｐ型の埋込層
11、12の表面およびシリコン酸化膜４の表面に、アルミ
ニウム膜３を蒸着させる。
埋込層11、12上のシリコン酸化膜４を写真蝕刻法により
除去して開孔41した後、 (5) 真空中でアルミニウムを蒸発させて、Ｐ型の埋込層
11、12の表面およびシリコン酸化膜４の表面に、アルミ
ニウム膜３を蒸着させる。
【００１９】(6) フォトレジストを使う写真蝕刻法によ
りアルミニウム膜３を蝕刻して、埋込層11に接続したソ
ース電極Ｓを形成し、埋込層12に接続したドレイン電極
Ｄを形成し、埋込層11、12の間のチャンネル上にゲート
電極Ｇを形成し、シリコン基板１の表面にコンデンサの
一方の電極51を形成し、この電極51に引出線を接続する
ための引出電極を形成する。
りアルミニウム膜３を蝕刻して、埋込層11に接続したソ
ース電極Ｓを形成し、埋込層12に接続したドレイン電極
Ｄを形成し、埋込層11、12の間のチャンネル上にゲート
電極Ｇを形成し、シリコン基板１の表面にコンデンサの
一方の電極51を形成し、この電極51に引出線を接続する
ための引出電極を形成する。
【００２０】(7) 各電極部をマスクして高温度の酸化雰
囲気中にさらし、コンデンサとなるアルミニウム膜51の
表面に酸化膜52を形成し、 (8) 再度、真空中でアルミニウムを蒸発させたのち、写
真蝕刻法により不要な部分を除去してコンデンサの他方
の電極53を形成すると、図６の平面図に示す可変抵抗Ｒ
とキャパシタンスＣよりなる複合素子を得ることができ
る。
囲気中にさらし、コンデンサとなるアルミニウム膜51の
表面に酸化膜52を形成し、 (8) 再度、真空中でアルミニウムを蒸発させたのち、写
真蝕刻法により不要な部分を除去してコンデンサの他方
の電極53を形成すると、図６の平面図に示す可変抵抗Ｒ
とキャパシタンスＣよりなる複合素子を得ることができ
る。
【００２１】（その他の実施例）この発明の複合素子
は、単一の素子をケースに収めて１つの部品として使用
することもできるが、半導体のウエハ基板に形成される
集積回路の一部として形成して使用することができる。
は、単一の素子をケースに収めて１つの部品として使用
することもできるが、半導体のウエハ基板に形成される
集積回路の一部として形成して使用することができる。
【００２２】また、半導体のウエハ基板に複数個のＬＲ
複合素子および／またはＣＲ複合素子を形成して、単一
のケースに収めることによって、単一部品の中に複数の
複合素子を形成することができる。
複合素子および／またはＣＲ複合素子を形成して、単一
のケースに収めることによって、単一部品の中に複数の
複合素子を形成することができる。
【００２３】また、シリコン酸化膜４の代わりにシリコ
ン窒化膜を形成しても同様な作用、効果を奏することが
できる。
ン窒化膜を形成しても同様な作用、効果を奏することが
できる。
【００２４】
【発明の効果】以上の実施例に基づく説明から明らかな
ように、この発明のＬＲ複合素子またはＣＲ複合素子
は、従来から使用されている集積回路の製造装置によっ
て製造し、検査し、パッケージングすることが可能にな
り、小型化が容易であり、大量生産に適し、廉価に製造
することができ、しかも新たな設備を設ける必要はない
のである。
ように、この発明のＬＲ複合素子またはＣＲ複合素子
は、従来から使用されている集積回路の製造装置によっ
て製造し、検査し、パッケージングすることが可能にな
り、小型化が容易であり、大量生産に適し、廉価に製造
することができ、しかも新たな設備を設ける必要はない
のである。
【００２５】可変抵抗としてＦＥＴのソース・ドレイン
間のチャンネルを使用し、このＦＥＴのゲート電極に印
加する制御電圧を外部から変化させてチャンネルの抵抗
値を変化させるように構成すると、制御電圧を印加する
配線のインダクタンスや静電容量の影響を回避すること
ができて、ほぼ設計どおりの理想的な特性を備えた複合
素子を得ることができる。
間のチャンネルを使用し、このＦＥＴのゲート電極に印
加する制御電圧を外部から変化させてチャンネルの抵抗
値を変化させるように構成すると、制御電圧を印加する
配線のインダクタンスや静電容量の影響を回避すること
ができて、ほぼ設計どおりの理想的な特性を備えた複合
素子を得ることができる。
【図１】この発明の第１実施例であるＬＲ複合素子を製
造工程順に示した断面図、
造工程順に示した断面図、
【図２】図１に示す第１実施例のＬＲ複合素子の組立
図、
図、
【図３】この発明の第２実施例であるＬＲ複合素子の平
面図、
面図、
【図４】この発明の第３実施例であるＬＲ複合素子の平
面図、
面図、
【図５】この発明の第４実施例であるＣＲ複合素子を製
造工程順に示した断面図、
造工程順に示した断面図、
【図６】図５に示す第４実施例のＣＲ複合素子の平面
図、
図、
【図７】可変抵抗とリアクタンス素子との組合わの一例
を示す回路図である。
を示す回路図である。
１ シリコン単結晶のウエハ基板 ３ アルミニウム膜 ４ シリコン酸化膜またはシリコン窒化膜 11、12 埋込層 31 スパイラル状のコイル電極 32、33 引出電極 41 開孔 51、53 コンデンサの電極
Claims (5)
- 【請求項１】 チャンネルが可変抵抗として動作するＭ
ＯＳ・ＦＥＴを形成した半導体基板の表面に絶縁体の薄
膜を介してリアクタンス素子を形成したことを特徴とす
る可変抵抗とリアクタンス素子との複合素子。 - 【請求項２】 リアクタンス素子がスパイラル状のコイ
ル電極であることを特徴とする請求項１に記載の複合素
子。 - 【請求項３】 リアクタンス素子が凹凸状に屈曲させた
電極であることを特徴とする請求項１に記載の複合素
子。 - 【請求項４】 リアクタンス素子が直線状の電極である
ことを特徴とする請求項１に記載の複合素子。 - 【請求項５】 リアクタンス素子が誘電体の薄膜を介し
て形成されたコンデンサであることを特徴とする請求項
１に記載の複合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16073994A JPH088406A (ja) | 1994-06-21 | 1994-06-21 | 複合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16073994A JPH088406A (ja) | 1994-06-21 | 1994-06-21 | 複合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088406A true JPH088406A (ja) | 1996-01-12 |
Family
ID=15721414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16073994A Pending JPH088406A (ja) | 1994-06-21 | 1994-06-21 | 複合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088406A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235155A (ja) * | 2007-01-24 | 2012-11-29 | Renesas Electronics Corp | インダクタ |
| CN110233147A (zh) * | 2019-05-08 | 2019-09-13 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
-
1994
- 1994-06-21 JP JP16073994A patent/JPH088406A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235155A (ja) * | 2007-01-24 | 2012-11-29 | Renesas Electronics Corp | インダクタ |
| CN110233147A (zh) * | 2019-05-08 | 2019-09-13 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
| CN110233147B (zh) * | 2019-05-08 | 2021-03-09 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
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