CN110233147A - 一种叠状电感及制作方法 - Google Patents
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Abstract
本发明公开一种叠状电感及制作方法，制作方法包括如下步骤：在半导体器件上制作第一光阻层，在源极金属、漏极金属和电感底层金属处进行曝光显影，电感底层金属处在半导体器件的绝缘区域；沉积晶体管的源极金属、漏极金属和电感底层金属；去除第一光阻层，沉积第一保护层，在栅极位置、源极金属、漏极金属和电感底层金属蚀刻出开口；制作第二光阻层，在栅极位置、源极金属、漏极金属和电感底层金属处进行曝光显影；沉积栅极金属、源极叠层金属、漏极叠层金属和电感叠层金属。本方案相对于改进前的制程工艺，节省光罩和金属沉积工艺，同时降低了电感内电阻。
Description
技术领域
本发明涉及半导体电感制作技术领域，尤其涉及一种叠状电感及制作方法。
背景技术
目前在集成电路中，以现有HEMT(High Electron Mobility Transistor,高电子迁移率晶体管)工艺技术做被动器件中的电感，一般工艺制程会先做完主动器件的晶体管栅极和源漏极，再做被动器件电阻、电容、电感。依照现有技术叠层电感的制作方式会由两层金属叠层制作而成，制作流程如下：
1.制作主动器件HEMT的源极、漏极，欧姆接触(Source and drain ohmiccontact),简称(SDOC)。
2.制作主动器件HEMT的栅极肖特基接触(Gate Schottky Contact),简称(GSC)。
3.制作第一层Silicon Nitride Via1保护层和通孔层,简称(SNV1)。
4.制作被动器件电感的第一层金属，简称(M1)。
5.制作被动器件电感的第二层Silicon Nitride Via2保护层通孔层，简称(SNV2)。
6.制作被动器件电感的第二层金属，简称(M2)。制得的器件结构如图1所示。
现有的制程具有如下的缺点：1、在制作完晶体管后，额外需要层两层M1和M2光罩，增加工艺制造成本。2、在制作叠层电感时，只能有单层或两层金属沉积，其电感本身的电阻值较高。3、因为被动器件电感的制程在主动器件晶体管源漏极和栅极之后。制作电感电极和晶体管源、漏极和栅极电极用不一样的金属制程，则电路内部晶体管和电感连接电阻值会较高。
发明内容
为此，需要提供一种叠状电感及制作方法，解决现有叠层电感工艺成本高以及电感阻值大的问题。
为实现上述目的，发明人提供了一种叠状电感制作方法，包括如下步骤：
在半导体器件上制作第一光阻层，在源极金属、漏极金属和电感底层金属处进行曝光显影，电感底层金属处在半导体器件的绝缘区域；
沉积晶体管的源极金属、漏极金属和电感底层金属；
去除第一光阻层，沉积第一保护层，在栅极位置、源极金属、漏极金属和电感底层金属蚀刻出开口；
制作第二光阻层，在栅极位置、源极金属、漏极金属和电感底层金属处进行曝光显影；
沉积栅极金属、源极叠层金属、漏极叠层金属和电感叠层金属。
进一步地，所述电感底层金属为螺线状，所述沉积栅极金属时沉积一连接金属，所述连接金属连接电感叠层金属与源极叠层金属或者漏极叠层金属，所述连接金属与电感叠层金属的连接端处在螺线状的中心位置，所述连接金属与电感底层金属间具有第一保护层。
进一步地，还包括步骤：
去除第二光阻层，沉积第二保护层，在电感叠层金属上进行开口；
制作第三光阻层，在电感叠层金属上进行曝光显影，沉积另一电感金属。
进一步地，在第一保护层蚀刻出开口包括步骤：采用非等向性干蚀刻在第一保护层蚀刻出开口。
进一步地，所述第一保护层为氮化物保护层。
本发明提供一种叠状电感，所述叠状电感由上述任意一项的一种叠状电感制作方法制得。
区别于现有技术，上述技术方案具有如下优点：1、相对于改进前的制程工艺，节省光罩和金属沉积工艺。2、电感金属为叠层金属，因为两层金属的厚度增加，可以降低电感自身的阻值。3、电感金属与栅极金属为同一制程制作，其连接的电阻相应较低。
附图说明
图1为改进前制程工艺的电感俯视及电感与晶体管横切面图；
图2为电感底层金属和源漏极金属沉积后的俯视图及横切面图；
图3为第一保护层制作并开口后的俯视图及横切面图；
图4为栅极金属和电感叠层金属沉积后的俯视图和横切面图；
图5为多个叠层电感的俯视图及横切面图；
图6为晶体管串连三个电感的电路图。
附图标记说明：
1、半导体器件；
10、源、漏极金属；
11、电感底层金属；
2、绝缘区域；
3、第一保护层；
12、栅极位置；
40、沉积栅极金属；
41、源、漏极叠层金属；
42、电感叠层金属；
43、连接金属；
5、第二保护层。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1到图6，本实施例提供一种叠状电感制作方法，本方法可以在半导体器件1上进行制作，半导体器件可以是砷化镓外延及基板，半导体器件包含主动器件区和被动器件区，主动器件去用于制作晶体管(包括源漏极和栅极)，被动器件区用于制作电感，被动器件区在制作以前要进行绝缘处理，从而形成绝缘区域，一般通过离子注入的方式来形成绝缘区域。包括如下步骤：首先在半导体器件1上制作第一光阻层，在源极金属10、漏极金属10和电感底层金属11处进行曝光显影，曝光显影后，会在源极金属10、漏极金属10和电感底层金属11处形成开口，而后可以沉积金属在该开口处。电感底层金属处在半导体器件的绝缘区域2；沉积晶体管的源极金属、漏极金属和电感底层金属，即沉积第一金属层，形成如图2的结构。本发明中横切面的图对应为虚线位置的横切面的图。这样在一次光罩(光阻和曝光显影)的情况下，就实现了源漏极金属和电感底层金属的制作。
而后去除第一光阻层，沉积第一保护层3，在栅极位置12、源极金属、漏极金属和电感底层金属蚀刻出开口，如图3所示。图3的俯视图中，半导体器件1的非金属区的表面也覆盖有第一保护层，这里为了表示更加简洁，没有用阴影示出。这里的蚀刻可以通过非等向性干蚀刻，在某些实施例中，也可以通过湿蚀刻来实现。而后制作第二光阻层，在栅极位置、源极金属、漏极金属和电感底层金属处进行曝光显影；沉积栅极金属40、源极叠层金属41、漏极叠层金属41和电感叠层金属42，形成如图4所示的结构。这样在一次光罩工艺中，就形成了栅极金属和电感叠层金属。本发明通过两次光罩工艺，利用晶体管制作工艺同时形成电感，同时完成晶体管和电感的制作，相对于改进前的制程工艺，节省光罩和金属沉积工艺。以及电感金属包含有电感底层金属和电感叠层金属，即电感金属为叠层金属，因为两层金属的厚度增加，可以降低电感自身的阻值。以及电感金属与栅极金属为同一制程制作，其金属厚度等厚，则连接的电阻相应较低。
本发明的电感金属是在半导体器件平面，只要能在半导体器件平面上形成封闭的图形即可。如可以是个封闭的方形状，如图5所示。或者为了增大单层电感的电感量，如图2到图4所示，所述电感底层金属为螺线状。在某些实施例中，可以一并将电感与晶体管结构进行连接。连接可以通过连接金属43实现，则在沉积栅极金属时沉积一连接金属43，所述连接金属连接电感叠层金属与源极叠层金属或者漏极叠层金属，所述连接金属与电感叠层金属的连接端处在螺线状的中心位置，所述连接金属与电感底层金属间具有第一保护层，这样形成如图4的结构。这样在栅极工艺同时制作连接金属，减少后续连接的工艺流程。
本发明进一步可以制作多层次叠加的电感，还包括步骤：去除第二光阻层，沉积第二保护层5，在电感叠层金属上进行开口；制作第三光阻层，在电感叠层金属上进行曝光显影，沉积另一电感金属，如图5所示。电感金属的形状可以是方形的电感形状或者螺线状的电感形状，通过开口可以实现另一电感与下方电感的连接，通过第二保护层可以实现两个电感分隔。图5的结构中，第一保护层也用于实现两个电感的分割，这需要在第一保护层开口的时候，开口仅仅用于连接上下电感，从而实现上下电感线圈的分隔。对于制作多个电感，可以重复上述步骤，即可以实现多个电感的制作。如图5为3个电感的结构图，形成的电路图如图6所示，这样可以在射频电路内提供多个电感的叠加，因为电流流过所有电感的电流值是一样的，所以等效的总电感值会如下公式:LT＝L1+L2+L3+……。本发明的电感在竖直方向进行叠加，相对于现有的平面螺旋电感，单层金属绕的圈数可以相对减少而达到相同Q值，可节省集成电路里电感设计区域范围，达到缩小集成电路目的。
保护层用于实现对不同层之间金属的隔离，则应该是绝缘的。如所述第一保护层为氮化物保护层，如氮化硅。
本发明提供一种叠状电感，所述叠状电感由上述任意一项的一种叠状电感制作方法制得。通过本发明方法制得的电感，其自身的阻值交底，有利于提高电感品质。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。
Claims (6)
1.一种叠状电感制作方法，其特征在于，包括如下步骤：
在半导体器件上制作第一光阻层，在源极金属、漏极金属和电感底层金属处进行曝光显影，电感底层金属处在半导体器件的绝缘区域；
沉积晶体管的源极金属、漏极金属和电感底层金属；
去除第一光阻层，沉积第一保护层，在栅极位置、源极金属、漏极金属和电感底层金属蚀刻出开口；
制作第二光阻层，在栅极位置、源极金属、漏极金属和电感底层金属处进行曝光显影；
沉积栅极金属、源极叠层金属、漏极叠层金属和电感叠层金属。
2.根据权利要求1所述的一种叠状电感制作方法，其特征在于：所述电感底层金属为螺线状，所述沉积栅极金属时沉积一连接金属，所述连接金属连接电感叠层金属与源极叠层金属或者漏极叠层金属，所述连接金属与电感叠层金属的连接端处在螺线状的中心位置，所述连接金属与电感底层金属间具有第一保护层。
3.根据权利要求1所述的一种叠状电感制作方法，其特征在于，还包括步骤：
去除第二光阻层，沉积第二保护层，在电感叠层金属上进行开口；
制作第三光阻层，在电感叠层金属上进行曝光显影，沉积另一电感金属。
4.根据权利要求1所述的一种叠状电感制作方法，其特征在于，在第一保护层蚀刻出开口包括步骤：采用非等向性干蚀刻在第一保护层蚀刻出开口。
5.根据权利要求1所述的一种叠状电感制作方法，其特征在于：所述第一保护层为氮化物保护层。
6.一种叠状电感，其特征在于：所述叠状电感由权利要求1到5任意一项的一种叠状电感制作方法制得。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088406A (ja) * | 1994-06-21 | 1996-01-12 | Takeshi Ikeda | 複合素子 |
| JP3087278B2 (ja) * | 1989-12-26 | 2000-09-11 | 日本電気株式会社 | モノリシック集積回路素子 |
| US20020185738A1 (en) * | 2001-06-06 | 2002-12-12 | Samung Electronics Co., Ltd. Suwon-City Kyungki-Do, Korea | Integrated circuit having a passive device integrally formed therein |
| US20030222295A1 (en) * | 1998-12-21 | 2003-12-04 | Megic Corporation | High performance system-on-chip inductor using post passivation process |
| JP2007324422A (ja) * | 2006-06-01 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008130736A (ja) * | 2006-11-20 | 2008-06-05 | Hitachi Metals Ltd | 電子部品及びその製造方法 |
| JP2011077106A (ja) * | 2009-09-29 | 2011-04-14 | Dainippon Printing Co Ltd | 薄膜集積回路装置及びその製造方法 |
| CN104485334A (zh) * | 2014-12-16 | 2015-04-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| JP2016139656A (ja) * | 2015-01-26 | 2016-08-04 | 三菱電機株式会社 | 電界効果トランジスタ |
-
2019
- 2019-05-08 CN CN201910380364.XA patent/CN110233147B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3087278B2 (ja) * | 1989-12-26 | 2000-09-11 | 日本電気株式会社 | モノリシック集積回路素子 |
| JPH088406A (ja) * | 1994-06-21 | 1996-01-12 | Takeshi Ikeda | 複合素子 |
| US20030222295A1 (en) * | 1998-12-21 | 2003-12-04 | Megic Corporation | High performance system-on-chip inductor using post passivation process |
| US20020185738A1 (en) * | 2001-06-06 | 2002-12-12 | Samung Electronics Co., Ltd. Suwon-City Kyungki-Do, Korea | Integrated circuit having a passive device integrally formed therein |
| JP2007324422A (ja) * | 2006-06-01 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008130736A (ja) * | 2006-11-20 | 2008-06-05 | Hitachi Metals Ltd | 電子部品及びその製造方法 |
| JP2011077106A (ja) * | 2009-09-29 | 2011-04-14 | Dainippon Printing Co Ltd | 薄膜集積回路装置及びその製造方法 |
| CN104485334A (zh) * | 2014-12-16 | 2015-04-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| JP2016139656A (ja) * | 2015-01-26 | 2016-08-04 | 三菱電機株式会社 | 電界効果トランジスタ |
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| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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