JP2016139656A - 電界効果トランジスタ - Google Patents

Abstract

【課題】ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くしても、ループ発振を抑圧することができる小型の電界効果トランジスタを提供する。
【解決手段】ゲートフィンガ７と外周に配置されているソースフィンガ４がダイオード８を構成する。これにより、ドレインフィンガ２、ソースフィンガ４及びゲートフィンガ６を長くして高出力化を図る場合でも、ループ発振を抑圧できる。
【選択図】図１

Description

この発明は、高周波の適用が可能な小型の電界効果トランジスタに関するものである。

以下の非特許文献１に開示されている電界効果トランジスタは、ドレインパッドに接続されている複数のドレインフィンガと、ソースパッドに接続され、複数のドレインフィンガと互い違いに配置されている複数のソースフィンガと、ゲートパッドに接続され、ドレインフィンガとソースフィンガの間に配置されている複数のゲートフィンガとから構成されている。
この電界効果トランジスタでは、高出力化を図る場合、ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くするようにしている。

平地 康剛，福田 益美，"GaAs電界効果トランジスタの基礎，"電子情報通信学会，1992．

従来の電界効果トランジスタは以上のように構成されているので、ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くすることで、高出力化を図ることができる。しかし、ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くすることで、電気長が長くなると、ループ発振が発生してしまうことがあるという課題があった。

この発明は上記のような課題を解決するためになされたもので、ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くしても、ループ発振を抑圧することができる小型の電界効果トランジスタを得ることを目的とする。

この発明に係る電界効果トランジスタは、ドレインパッドに接続されている複数のドレインフィンガと、ソースパッドに接続され、複数のドレインフィンガと互い違いに配置されている複数の第１のソースフィンガと、ゲートパッドに接続され、ドレインフィンガと第１のソースフィンガの間に配置されている複数の第１のゲートフィンガと、ゲートパッドに接続され、複数の第１のソースフィンガの中で外周に配置されている第１のソースフィンガの外側に配置されている第２のゲートフィンガとを備え、第２のゲートフィンガと外周に配置されている第１のソースフィンガがダイオードを構成するようにしたものである。

この発明によれば、第２のゲートフィンガと外周に配置されている第１のソースフィンガがダイオードを構成するようにしたので、ドレインフィンガ、ソースフィンガ及びゲートフィンガを長くしても、ループ発振を抑圧することができる小型の電界効果トランジスタが得られる効果がある。

この発明の実施の形態１による電界効果トランジスタを示す構成図である。 図１の電界効果トランジスタの等価回路である。 図１の電界効果トランジスタを構成するユニットトランジスタ１０の小信号等価回路である。 ユニットトランジスタ１０のゲートフィンガの長さが１ｍｍである場合のＣｇｓ、Ｒｉ、Ｃｇｄ、Ｒｄｓ、Ｃｄｓ及びｇｍの値を示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが１ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが１ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＮＤＦ解析法による安定性計算結果を示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＮＤＦ解析法による安定性計算結果を示す説明図である。 電界効果トランジスタの全体を見たループを示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ダイオード８が装荷されているゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。 ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ダイオード８が装荷されているゲートフィンガ数が６の電界効果トランジスタのＮＤＦ解析法による安定性計算結果を示す説明図である。 この発明の実施の形態１による他の電界効果トランジスタを示す構成図である。 この発明の実施の形態２による電界効果トランジスタを示す構成図である。 図１３の電界効果トランジスタの等価回路である。 この発明の実施の形態２による他の電界効果トランジスタを示す構成図である。 この発明の実施の形態２による他の電界効果トランジスタを示す構成図である。 この発明の実施の形態２による他の電界効果トランジスタを示す構成図である。 図１７の電界効果トランジスタの等価回路である。 この発明の実施の形態３による電界効果トランジスタを示す構成図である。 図１９の電界効果トランジスタの等価回路である。 この発明の実施の形態３による他の電界効果トランジスタを示す構成図である。 この発明の実施の形態４による電界効果トランジスタを示す構成図である。 図２２の電界効果トランジスタの等価回路である。 この発明の実施の形態４による他の電界効果トランジスタを示す構成図である。 この発明の実施の形態５による電界効果トランジスタを示す構成図である。 図２５の電界効果トランジスタの等価回路である。 この発明の実施の形態５による他の電界効果トランジスタを示す構成図である。 図１の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード８を共用している電界効果トランジスタを示す構成図である。 図１３の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード６０を共用している電界効果トランジスタを示す構成図である。 図１７の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード６０を共用している電界効果トランジスタを示す構成図である。 図１９の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード８３を共用している電界効果トランジスタを示す構成図である。 図２２の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード９２を共用している電界効果トランジスタを示す構成図である。 図２５の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード１０２を共用している電界効果トランジスタを示す構成図である。 図１の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード８を装荷した例を示す構成図である。 図１３の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード６０を装荷した例を示す構成図である。 図１７の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード６０を装荷した例を示す構成図である。 図１９の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード８３を装荷した例を示す構成図である。 図２２の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード９２を装荷した例を示す構成図である。 図２５の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード１０２を装荷した例を示す構成図である。 この発明の実施の形態８による電界効果トランジスタを示す構成図である。 この発明の実施の形態９による電界効果トランジスタを示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。

実施の形態１．
図１はこの発明の実施の形態１による電界効果トランジスタを示す構成図である。
図１において、ドレインパッド１は電界効果トランジスタのドレイン端子と接続されている。
ドレインフィンガ２はドレインパッド１に接続されている櫛状のフィンガである。
ソースパッド３は電界効果トランジスタのソース端子と接続されている。
ソースフィンガ４はソースパッド３に接続されている櫛状のフィンガであり、ソースフィンガ４とドレインフィンガ２が互い違いに配置されている。なお、ソースフィンガ４は第１のソースフィンガを構成している。

ゲートパッド５は電界効果トランジスタのゲート端子と接続されている。
ゲートフィンガ６はゲートパッド５に接続され、ドレインフィンガ２とソースフィンガ４の間に配置されている。なお、ゲートフィンガ６は第１のゲートフィンガを構成している。
ゲートフィンガ７はゲートパッド５に接続され、複数のソースフィンガ４の中で外周に配置されているソースフィンガ４（図１の例では、最も下側に配置されているソースフィンガ４）の外側に配置されている。なお、ゲートフィンガ７は第２のゲートフィンガを構成している。
ゲートフィンガ７と外周に配置されているソースフィンガ４がダイオード８を構成している。即ち、ゲートフィンガ７がダイオード８のアノード電極の役割を担い、外周に配置されているソースフィンガ４がダイオード８のカソード電極の役割を担っている。

図２は図１の電界効果トランジスタの等価回路である。
図１の電界効果トランジスタは、複数個のユニットトランジスタ１０によって構成されており、各ユニットトランジスタ１０のゲート端子間にはインダクタ１１又はインダクタ１２が接続されている。
また、各ユニットトランジスタ１０のソース端子間にはインダクタ１３が接続され、各ユニットトランジスタ１０のドレイン端子間にはインダクタ１４又はインダクタ１５が接続されている。
インダクタ１６は複数のユニットトランジスタ１０のソース端子を束ねた後に接地するための引き回しインダクタである。
なお、ダイオード８はユニットトランジスタ１０のゲート端子とソース端子の間に装荷されており、ダイオード８は容量と抵抗が直列に接続されているものと等価であるため、高周波的にはショートに見えて、小さな抵抗とみなすことができる。

図３は図１の電界効果トランジスタを構成するユニットトランジスタ１０の小信号等価回路である。
ユニットトランジスタ１０のゲート端子２１とソース端子２３の間には、容量３１であるＣｇｓと、抵抗３２であるＲｉとが接続され、ユニットトランジスタ１０のゲート端子２１とドレイン端子２２の間には、容量３３であるＣｇｄが接続されている。
また、ユニットトランジスタ１０のドレイン端子２２とソース端子２３の間には、電流源３４と、抵抗３５であるＲｄｓと、容量３６であるＣｄｓとが接続されている。

電流源３４から出力される電流Ｉｄｓの値は、Ｃｇｓの両端に印加される電圧振幅Ｖ_Ｃｇｓと相互コンダクタンスｇｍの積になる。
図４はユニットトランジスタ１０のゲートフィンガの長さが１ｍｍである場合のＣｇｓ、Ｒｉ、Ｃｇｄ、Ｒｄｓ、Ｃｄｓ及びｇｍの値を示す説明図である。
図５はユニットトランジスタ１０のゲートフィンガの長さが１ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。ＭＳＧＭＡＧは電界効果トランジスタの入出力の整合が完全にとられている状態での電界効果トランジスタの利得を示すパラメータである。
また、図６はユニットトランジスタ１０のゲートフィンガの長さが１ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＮＤＦ（Ｎｏｒｍａｌｉｚｅｄ Ｄｅｔｅｒｍｉｎａｎｔ Ｆｕｎｃｉｔｏｎ）解析法による安定性計算結果を示す説明図である。ＮＤＦ解析法は、多数の能動素子間の安定性を包括的に評価することができる公知の判別法である。
図５及び図６の計算対象の電界効果トランジスタは、ダイオード８が装荷されていない電界効果トランジスタである。
ＮＤＦ解析法においては、ＮＤＦ計算結果の軌跡の周波数特性が、ポーラーチャートの中央より左側において、実軸を下から上へ跨ぐ周波数が発振周波数となる。
ユニットトランジスタ１０のゲートフィンガの長さが１ｍｍで、ゲートフィンガ数が６の電界効果トランジスタの場合、図６に示すように、実軸を下から上へ跨ぐ周波数がないため、ループ発振が発生しない。

図７はユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。
また、図８はユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ゲートフィンガ数が６の電界効果トランジスタのＮＤＦ解析法による安定性計算結果を示す説明図である。
図７及び図８の計算対象の電界効果トランジスタは、ダイオード８が装荷されていない電界効果トランジスタである。
ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍで、ゲートフィンガ数が６の電界効果トランジスタの場合、図８に示すように、ＮＤＦ軌跡の周波数特性が、ポーラーチャートの中央より左側である周波数１８．８３ＧＨｚにおいて、実軸を下から上へ跨いでいるため、ループ発振が発生する。

上記の安定性計算結果からも分かるように、ユニットトランジスタ１０のゲートフィンガの長さを拡大すると、電界効果トランジスタの全体を見たループの電気長が長くなるため、ループ条件を満たしてループ発振が生じる。
図９は電界効果トランジスタの全体を見たループを示す説明図である。図９において、４０が電界効果トランジスタの全体を見たループである。
図９のように、ループ発振が生じる電界効果トランジスタであっても、ダイオード８を図２のように接続すると、ダイオード８の容量成分によってループ４０内に低インピーダンスでの終端が接続されたことと等価になるため、ループ発振が抑圧される。

図１０はユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ダイオード８が装荷されているゲートフィンガ数が６の電界効果トランジスタのＭＳＧＭＡＧ計算結果を示す説明図である。
また、図１１はユニットトランジスタ１０のゲートフィンガの長さが３ｍｍ、ダイオード８が装荷されているゲートフィンガ数が６の電界効果トランジスタのＮＤＦ解析法による安定性計算結果を示す説明図である。
ダイオード８を装荷している電界効果トランジスタの場合、ユニットトランジスタ１０のゲートフィンガの長さが３ｍｍで、ゲートフィンガ数が６であっても、図１１に示すように、ポーラーチャートの中央より左側において、実軸を下から上へ跨ぐ周波数がないため、ループ発振が発生しない。

以上より、ダイオード８を図２のように接続することで、ループ発振を抑圧することができることが分かるが、このようにダイオード８を接続する方法を用いる場合、例えば、単純にコンデンサを接続する方法と比較して、いくつかの利点が挙げられる。
（１）大信号動作時の安定化を図ることができる。
一般的な電界効果トランジスタは、大きな電圧振幅がゲート端子２１に印加されて、ゲート電圧が高くなると、ゲート端子２１とドレイン端子２２の間の容量３３であるＣｇｄが大きくなる（帰還容量が大きくなる）ことが知られている。帰還容量が大きくなると、電界効果トランジスタにおいて、ドレイン側からゲート側に伝達される電力が大きくなるために発振が生じ易くなる。
ダイオード８は、ゲート端子２１とソース端子２３の間に順方向に接続されているため、大きな電圧振幅がゲート端子２１に印加された際、ゲート電圧が高くなって順方向電圧を超えると、ゲート側からソース側に電流が流れるため、抵抗とみなすことができる。
この抵抗の値をダイオード８の容量によるインピーダンスよりも低インピーダンスとすることで、大きな電圧振幅がゲート端子２１に印加される大信号動作時において、より低インピーダンスでの終端がループ４０に接続されたことと等価になり、安定化を図ることが可能になる。

（２）回路面積を小さくすることができる。
一般的なＩＣプロセスにおいて、ＭＩＭキャパシタなどのコンデンサの単位面積当りの容量は、電界効果トランジスタのゲート−ソース間容量、つまりダイオード８の単位面積当りの容量より小さい。そのため、ダイオード８を用いることで電界効果トランジスタの小型化を実現することができる。

以上で明らかなように、この実施の形態１によれば、ゲートフィンガ７と外周に配置されているソースフィンガ４がダイオード８を構成するようにしたので、ドレインフィンガ２、ソースフィンガ４及びゲートフィンガ６を長くして高出力化を図る場合でも、ループ発振を抑圧することができる小型の電界効果トランジスタが得られる効果がある。

この実施の形態１では、１つのダイオード８を電界効果トランジスタに接続しているものを示したが、２つのダイオードを電界効果トランジスタに接続するようにしてもよい。
図１２はこの発明の実施の形態１による他の電界効果トランジスタを示す構成図である。
図１２の例では、ソースパッド３に接続されて、ゲートフィンガ７の外側に配置されているソースフィンガ５１（第２のソースフィンガ）を備えている。
図１２の電界効果トランジスタでは、図１の電界効果トランジスタと同様に、ゲートフィンガ７と外周に配置されているソースフィンガ４がダイオードを構成する他に、ゲートフィンガ７とソースフィンガ５１がダイオードを構成することで、２つのダイオードからなるダイオード群５２を接続していることになる。

即ち、ゲートフィンガ７がダイオード群５２における一方のダイオードのアノード電極の役割を担い、外周に配置されているソースフィンガ４が一方のダイオードのカソード電極の役割を担っている。
また、ゲートフィンガ７がダイオード群５２における他方のダイオードのアノード電極の役割を担い、ソースフィンガ５１が他方のダイオードのカソード電極の役割を担っている。
２つのダイオードからなるダイオード群５２を接続することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

実施の形態２．
図１３はこの発明の実施の形態２による電界効果トランジスタを示す構成図であり、図１３において、図１と同一符号は同一または相当部分を示すので説明を省略する。
アノード電極６１はダイオード６０を構成する第１の電極であり、アノード電極６１は複数のソースフィンガ４の中で外周に配置されているソースフィンガ４（図１３の例では、最も下側に配置されているソースフィンガ４）の外側に配置され、一端が外周に配置されているソースフィンガ４の先端に接続されて、他端が当該ソースフィンガ４の基端方向に延びている。
カソード電極６２はダイオード６０を構成する第２の電極であり、カソード電極６２はアノード電極６１の外側に配置され、一端がゲートパッド５に接続されて、他端がゲートフィンガ６の先端方向に延びている。

図１４は図１３の電界効果トランジスタの等価回路であり、図１４において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ダイオード６０は、図２に示しているダイオード８と同様に、ユニットトランジスタ１０のゲート端子とソース端子の間に装荷されているが、図２に示しているダイオード８と逆向きに接続されている。
即ち、図２に示しているダイオード８の向きは、ノーマリーオンの電界効果トランジスタを想定しているが、図１４に示しているダイオード６０の向きは、ノーマリーオフの電界効果トランジスタを想定している。
ノーマリーオフの電界効果トランジスタの場合、静状態では常にゲート電圧がソース電圧よりも高いため、図２の回路構成では、ダイオード８に電流が流れてしまう。
そこで、この実施の形態２では、ダイオード８と逆向きにダイオード６０を接続することで、静状態でダイオード６０に電流が流れないようにしている。これにより、電界効果トランジスタに不要な電流が流れなくなるため、高効率化を図ることができる。

また、図１４の回路構成では、大きな電圧振幅がゲート側に印加された場合、ダイオード６０の負電圧側での電圧スイングによって、アノード電極６１からカソード電極６２に電流が流れるため、ダイオード６０を抵抗とみなすことができる。
この抵抗の値をダイオード６０の容量によるインピーダンスよりも低インピーダンスとすることで、大きな電圧振幅がゲート端子２１に印加される大信号動作時において、より低インピーダンスでの終端がループ４０に接続されたことと等価になり、安定化を図ることが可能になる。

以上で明らかなように、この実施の形態２によれば、ソースフィンガ４の外側に配置され、一端が外周に配置されているソースフィンガ４の先端に接続されて、他端がソースフィンガ４の基端方向に延びているアノード電極６１と、アノード電極６１の外側に配置され、一端がゲートパッド５に接続されて、他端がゲートフィンガ６の先端方向に延びているカソード電極６２とがダイオード６０を構成するようにしたので、ドレインフィンガ２、ソースフィンガ４及びゲートフィンガ６を長くして高出力化を図る場合でも、ループ発振を抑圧することができる小型の電界効果トランジスタが得られる効果がある。

この実施の形態２では、１つのダイオード６０を電界効果トランジスタに接続しているものを示したが、２つのダイオードを電界効果トランジスタに接続するようにしてもよい。
図１５はこの発明の実施の形態２による他の電界効果トランジスタを示す構成図であり、図１５において、図１３と同一符号は同一または相当部分を示すので説明を省略する。
アノード電極６３はカソード電極６２の外側に配置され、一端がソースパッド３に接続されて、他端がソースフィンガ４の先端方向に延びている。なお、アノード電極６３は第３の電極を構成している。
図１５の電界効果トランジスタでは、図１３の電界効果トランジスタと同様に、アノード電極６１とカソード電極６２がトランジスタを構成する他に、アノード電極６３とカソード電極６２がトランジスタを構成することで、２つのダイオードからなるダイオード群６４を接続していることになる。
２つのダイオードからなるダイオード群６４を接続することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

図１５の電界効果トランジスタでは、２つのダイオードからなるダイオード群６４を接続しているものを示したが、更に多くのダイオードを接続するようにしてもよい。
図１６はこの発明の実施の形態２による他の電界効果トランジスタを示す構成図であり、図１６において、図１３と同一符号は同一または相当部分を示すので説明を省略する。
ゲートフィンガ７１はゲートパッド５に接続され、複数のソースフィンガ４の中で外周に配置されているソースフィンガ４（図１６の例では、上から４番目に配置されているソースフィンガ４）とアノード電極６１の間に配置されている。なお、ゲートフィンガ７１は第２のゲートフィンガを構成している。
ゲートフィンガ７１と外周に配置されているソースフィンガ４がダイオード７２を構成している。即ち、ゲートフィンガ７１がダイオード７２のアノード電極の役割を担い、外周に配置されているソースフィンガ４がダイオード７２のカソード電極の役割を担っている。
ゲートフィンガ７１とアノード電極６１の間には素子分離領域７３が配置されている。素子分離領域７３はゲートフィンガ７１とアノード電極６１を電気的に分離するための領域である。例えば、半導体内部にアイソレーションを注入することで、ゲートフィンガ７１とアノード電極６１を電気的に分離する素子分離領域７３を形成することができる。

ソースフィンガ７４はカソード電極６２の外側に配置され、一端が外周に配置されているソースフィンガ４の先端に接続されて、他端が外周に配置されているソースフィンガ４の基端方向に延びている。なお、ソースフィンガ７４は第２のソースフィンガを構成している。
ゲートフィンガ７５はゲートパッド５に接続され、ソースフィンガ７４の外側に配置されている。なお、ゲートフィンガ７５は第３のゲートフィンガを構成している。
ゲートフィンガ７５とソースフィンガ７４がダイオード７６を構成している。即ち、ゲートフィンガ７５がダイオード７６のアノード電極の役割を担い、ソースフィンガ７４がダイオード７６のカソード電極の役割を担っている。

アノード電極７７はカソード電極６２とソースフィンガ７４の間に配置され、一端がソースフィンガ７４の基端部分に接続されて、他端がソースフィンガ７４の先端方向に延びている。なお、アノード電極７７は第４の電極を構成している。
アノード電極６１とカソード電極６２がダイオードを構成するとともに、アノード電極７７とカソード電極６２がダイオードを構成し、この２つのダイオードがダイオード群７８をなしている。

図１６のように、複数のダイオードを電界効果トランジスタに装荷することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

図１６の電界効果トランジスタでは、複数のダイオードを装荷しているが、図１７及び図１８に示すように、互いの向きが異なる２つのダイオード６０，７２を接続するようにしてもよい。
ダイオード６０とダイオード７２の向きが異なる場合、ダイオード６０又はダイオード７２のいずれかに電流が流れることになるため、図１や図１３の電界効果トランジスタより効率が若干下がることがあるが、ダイオード６０においては、負電圧側での電圧スイングによって、アノード電極６１からカソード電極６２に電流が流れるため、ダイオード６０を抵抗とみなすことができる。一方、ダイオード７２においては、正電圧側での電圧スイングによって、ゲートフィンガ７１からソースフィンガ４に電流が流れるため、ダイオード７２を抵抗とみなすことができる。
即ち、互いの向きが異なる２つのダイオード６０，７２を接続することで、電圧振幅の正電圧側と負電圧側の双方に対して抵抗を見せることができるため、ダイオード６０，７２の抵抗の値をダイオード６０，７２の容量値によるインピーダンスよりも低インピーダンスとした場合、１つのダイオードを装荷している場合よりも、大きな電圧振幅がゲート側に印加される大信号動作時の電界効果トランジスタの安定性を高めることができる。

実施の形態３．
図１９はこの発明の実施の形態３による電界効果トランジスタを示す構成図であり、図１９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態３では、ドレインフィンガ２は第１のドレインフィンガを構成している。
ドレインフィンガ８１はドレインパッド１に接続され、複数のソースフィンガ４の中で外周に配置されているソースフィンガ４（図１９の例では、最も下側に配置されているソースフィンガ４）の外側に配置されている。なお、ドレインフィンガ８１は第２のドレインフィンガを構成している。
アノード電極８２は外周に配置されているソースフィンガ４とドレインフィンガ８１の間に配置され、一端が外周に配置されているソースフィンガ４の基端部分に接続されて、他端が当該ソースフィンガ４の先端方向に延びている。なお、アノード電極８２は第１の電極を構成している。
ドレインフィンガ８１がダイオード８３のカソード電極の役割を担っており、アノード電極８２とドレインフィンガ８１がダイオード８３を構成している。

図２０は図１９の電界効果トランジスタの等価回路であり、図２０において、図２と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態１，２のダイオード８や６０などは、電界効果トランジスタのゲート端子とソース端子間に接続されているが、この実施の形態３のダイオード８３は、電界効果トランジスタのソース端子とドレイン端子間に接続されている点で相違する。
電界効果トランジスタのソース端子とドレイン端子間に接続される場合、ゲート端子とソース端子間に接続される場合と比べて、大信号動作時における電界効果トランジスタの効率が高くなる利点がある。

即ち、電界効果トランジスタのゲート端子とソース端子間にダイオード８や６０などが接続される場合、大きな電圧振幅がゲート端子２１に印加されると、ダイオード８や６０などに電流が流れて、電界効果トランジスタの効率が低下する。
これに対して、電界効果トランジスタのソース端子とドレイン端子間にダイオード８３が接続される場合、ダイオード８３は、常に逆方向バイアスがかかるため、大きな電圧振幅がゲート端子２１に印加されても、ダイオード８３に電流が流れない。したがって、大信号動作時における電界効果トランジスタの効率が高くなる。
なお、ダイオード８３が電界効果トランジスタのソース端子とドレイン端子間に接続される場合でも、低インピーダンスでの終端がループ４０に接続されたことと等価になり、安定化を図ることが可能になる。

以上で明らかなように、この実施の形態３によれば、ドレインパッド１に接続され、複数のソースフィンガ４の中で外周に配置されているソースフィンガ４の外側に配置されているドレインフィンガ８１と、外周に配置されているソースフィンガ４とドレインフィンガ８１の間に配置され、一端が外周に配置されているソースフィンガ４の基端部分に接続されて、他端が当該ソースフィンガ４の先端方向に延びているアノード電極８２とがダイオード８３を構成するようにしたので、ドレインフィンガ２、ソースフィンガ４及びゲートフィンガ６を長くして高出力化を図る場合でも、ループ発振を抑圧することができる小型の電界効果トランジスタが得られる効果がある。また、大信号動作時における電界効果トランジスタの効率が高くなる効果がある。

この実施の形態３では、１つのダイオード８３を電界効果トランジスタに接続しているものを示したが、２つのダイオードを電界効果トランジスタに接続するようにしてもよい。
図２１はこの発明の実施の形態３による他の電界効果トランジスタを示す構成図である。
図２１の例では、ドレインフィンガ８１の外側に配置され、一端がソースパッド３と接続されて、他端がドレインフィンガ８１の基端方向に延びているアノード電極８４（第２の電極）を備えている。
図２１の電界効果トランジスタでは、図１９の電界効果トランジスタと同様にアノード電極８２とドレインフィンガ８１がダイオードを構成する他に、アノード電極８４とドレインフィンガ８１がダイオードを構成することで、２つのダイオードからなるダイオード群８５を接続していることになる。

即ち、ドレインフィンガ８１がダイオード群８５における一方のダイオードのカソード電極の役割を担い、また、ドレインフィンガ８１がダイオード群８５における他方のダイオードのカソード電極の役割を担っている。
２つのダイオードからなるダイオード群８５を接続することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

実施の形態４．
図２２はこの発明の実施の形態４による電界効果トランジスタを示す構成図であり、図２２において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態４では、ゲートフィンガ６は第１のゲートフィンガを構成している。
ゲートフィンガ９１はゲートパッド５に接続され、複数のドレインフィンガ２の中で外周に配置されているドレインフィンガ（図２２の例では、最も下側に配置されているドレインフィンガ）の外側に配置されている。なお、ゲートフィンガ９１は第２のゲートフィンガを構成している。
ゲートフィンガ９１と外周に配置されているドレインフィンガ２がダイオード９２を構成している。即ち、ゲートフィンガ９１がダイオード９２のアノード電極の役割を担い、外周に配置されているドレインフィンガ２がダイオード９２のカソード電極の役割を担っている。

図２３は図２２の電界効果トランジスタの等価回路である。
上記実施の形態１，２のダイオード８や６０などは、電界効果トランジスタのゲート端子とソース端子間に接続されているが、この実施の形態４のダイオード９２は、電界効果トランジスタのゲート端子とドレイン端子間に接続されている点で相違する。
電界効果トランジスタのゲート端子とドレイン端子間に接続される場合、ゲート端子とソース端子間に接続される場合と比べて、大信号動作時における電界効果トランジスタの効率が高くなる利点がある。

即ち、電界効果トランジスタのゲート端子とソース端子間にダイオード８や６０などが接続される場合、大きな電圧振幅がゲート端子２１に印加されると、ダイオード８や６０などに電流が流れて、電界効果トランジスタの効率が低下する。
これに対して、電界効果トランジスタのゲート端子とドレイン端子間にダイオード９２が接続される場合、ダイオード９２は、常に逆方向バイアスがかかるため、大きな電圧振幅がゲート端子２１に印加されても、ダイオード８３に電流が流れない。したがって、大信号動作時における電界効果トランジスタの効率が高くなる。
また、ゲート端子とドレイン端子間にダイオード９２が接続される場合、特にループ発振が問題となる高周波でダイオード９２の容量値によるインピーダンスが低くなるため、ゲート振幅に対する逆位相の信号をドレイン側から帰還して打ち消すことができる。その結果、ループ発振が問題となる高周波で利得を低減させて発振を抑圧することができる。
なお、ダイオード９２が電界効果トランジスタのゲート端子とドレイン端子間に接続される場合でも、低インピーダンスでの終端がループ４０に接続されたことと等価になり、安定化を図ることが可能になる。

以上で明らかなように、この実施の形態４によれば、ゲートパッド５に接続され、複数のドレインフィンガ２の中で外周に配置されているドレインフィンガの外側に配置されているゲートフィンガ９１を備え、ゲートフィンガ９１と外周に配置されているドレインフィンガ２がダイオード９２を構成しているので、ドレインフィンガ２、ソースフィンガ４及びゲートフィンガ６を長くして高出力化を図る場合でも、ループ発振を抑圧することができる小型の電界効果トランジスタが得られる効果がある。特に高周波でのループ発振を抑圧することができる効果がある。また、大信号動作時における電界効果トランジスタの効率が高くなる効果がある。

この実施の形態４では、１つのダイオード９２を電界効果トランジスタに接続しているものを示したが、２つのダイオードを電界効果トランジスタに接続するようにしてもよい。
図２４はこの発明の実施の形態４による他の電界効果トランジスタを示す構成図である。
図２４の電界効果トランジスタでは、図２２の電界効果トランジスタと同様に、ゲートフィンガ９１と外周に配置されているドレインフィンガ２がダイオードを構成する他に、ゲートフィンガ９１とドレインフィンガ８１がダイオードを構成することで、２つのダイオードからなるダイオード群９３を接続していることになる。

即ち、ゲートフィンガ９１がダイオード群９３における一方のダイオードのアノード電極の役割を担い、外周に配置されているドレインフィンガ２が一方のダイオードのカソード電極の役割を担っている。また、ゲートフィンガ９１がダイオード群９３における他方のダイオードのアノード電極の役割を担い、ドレインフィンガ８１が他方のダイオードのカソード電極の役割を担っている。
２つのダイオードからなるダイオード群９３を接続することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

実施の形態５．
図２５はこの発明の実施の形態５による電界効果トランジスタを示す構成図であり、図２５において、図１６と同一符号は同一または相当部分を示すので説明を省略する。
アノード電極１０１は複数のソースフィンガ４の中で外周に配置されているソースフィンガ（図２５の例では、最も下側に配置されているソースフィンガ４）の外側に配置され、一端がドレインパッド１に接続されて、他端がソースフィンガ４の基端方向に延びている。なお、アノード電極１０１は第１の電極を構成している。
アノード電極１０１とカソード電極６２がダイオード１０２を構成している。

図２６は図２５の電界効果トランジスタの等価回路である。
この実施の形態５のダイオード１０２は、上記実施の形態４のダイオード９２と同様に、電界効果トランジスタのゲート端子とドレイン端子間に接続されているが、ダイオード９２と逆向きに接続されている。
このため、この実施の形態５の電界効果トランジスタは、ドレイン電圧がゲート電圧より低い条件で大信号動作をする場合、上記実施の形態４における図２２及び図２３に示す電界効果トランジスタと同等の効果を得ることができる。

この実施の形態５では、１つのダイオード１０２を電界効果トランジスタに接続しているものを示したが、２つのダイオードを電界効果トランジスタに接続するようにしてもよい。
図２７はこの発明の実施の形態５による他の電界効果トランジスタを示す構成図であり、図２７において、図２５と同一符号は同一または相当部分を示すので説明を省略する。
アノード電極１０３はカソード電極６２の外側に配置され、一端がドレインパッド１に接続されて、他端がソースフィンガ４の基端方向に延びている。なお、アノード電極１０３は第３の電極を構成している。

図２７の電界効果トランジスタでは、図２５の電界効果トランジスタと同様に、アノード電極１０１とカソード電極６２がトランジスタを構成する他に、アノード電極１０３とカソード電極６２がトランジスタを構成することで、２つのダイオードからなるダイオード群１０４を接続していることになる。
２つのダイオードからなるダイオード群１０４を接続することで、大信号動作時に大きな電圧振幅が各ダイオードに印加された際に流れる電流量を大きくすることができる。これは低抵抗が接続されることと等価であるため、ダイオードを複数化することで大信号動作時の電界効果トランジスタの安定性を更に高めることができる。

実施の形態６．
上記実施の形態１〜５では、１つの電界効果トランジスタにダイオードが接続されているものを示したが、上記実施の形態１〜５における電界効果トランジスタをトランジスタセルとして、複数のトランジスタセルが並列に配置されている電界効果トランジスタを構成するようにしてもよい。
複数のトランジスタセルを並列に配置する際、各トランジスタセルに接続されているダイオードを共用化することで、高出力化を図りながら電界効果トランジスタの小型化を図ることができる。

図２８は図１の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード８を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード８を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。
図２９は図１３の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード６０を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード６０を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。

図３０は図１７の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード６０を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード６０を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。
図３１は図１９の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード８３を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード８３を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。

図３２は図２２の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード９２を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード９２を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。
図３３は図２５の電界効果トランジスタを２セル化して、２つのトランジスタセルがダイオード１０２を共用している電界効果トランジスタを示す構成図である。
２つのトランジスタセルがダイオード１０２を共用することで、各トランジスタセルにダイオードをそれぞれ接続する場合よりも小型化を図ることができる。

実施の形態７．
上記実施の形態１〜５では、電界効果トランジスタの片側だけにダイオードを装荷しているものを示したが（図中、電界効果トランジスタの下側にダイオードを接続している）、電界効果トランジスタの両側にダイオードを装荷するようにしてもよい。
例えば、図３４〜図３９に示すように、電界効果トランジスタの両側にダイオードを装荷することで、ループ４０に対する低インピーダンスでの終端をループ４０中に２点作ることができるため、電界効果トランジスタの更なる安定化を図ることができる。

図３４は図１の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード８を装荷した例を示す構成図である。
図３５は図１３の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード６０を装荷した例を示す構成図である。
図３６は図１７の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード６０を装荷した例を示す構成図である。
図３７は図１９の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード８３を装荷した例を示す構成図である。
図３８は図２２の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード９２を装荷した例を示す構成図である。
図３９は図２５の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの両側にダイオード１０２を装荷した例を示す構成図である。

実施の形態８．
上記実施の形態１〜５では、電界効果トランジスタの片側にダイオードを装荷しているものを示したが（図中、電界効果トランジスタの下側にダイオードを接続している）、電界効果トランジスタの中央にダイオードを装荷するようにしてもよい。
図４０は図１の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの中央にダイオードを装荷した例を示している。
図４０の電界効果トランジスタでは、中央付近に配置されている２つのソースフィンガ４の間にドレインフィンガ２が配置されておらず（ドレインフィンガ２は、複数のソースフィンガ４の間のうち、一部のソースフィンガ４の間を除いて、複数のソースフィンガ４の間に配置されている）、その代わりに、ゲートパッド５に接続されているゲートフィンガ１１１，１１２が配置されている。ゲートフィンガ１１１，１１２は第２のゲートフィンガを構成している。

図４０の電界効果トランジスタでは、ゲートフィンガ１１１と、複数のソースフィンガ４の中でゲートフィンガ１１１の隣に配置されているソースフィンガ４（図４０の例では、上から２番目のソースフィンガ４）とがダイオードを構成している。
また、ゲートフィンガ１１２と、複数のソースフィンガ４の中でゲートフィンガ１１２の隣に配置されているソースフィンガ４（図４０の例では、上から３番目のソースフィンガ４）とがダイオードを構成している。
上記の２つのダイオードからなるダイオード群１１３を電界効果トランジスタの中央に装荷しても、図１の電界効果トランジスタと同様の効果を得ることができる。

ここでは、図１の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの中央にダイオードを装荷した例を示したが、これは一例に過ぎず、例えば、図１３、図１７、図１９、図２２や図２５の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタの中央にダイオードを装荷するようにしてもよい。

実施の形態９．
図４１はこの発明の実施の形態９による電界効果トランジスタを示す構成図であり、図４１において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図４１の電界効果トランジスタは、ゲートパッド５とソースパッド３がダイオード１２０を構成している。
上記実施の形態１における図１の電界効果トランジスタでは、ゲートフィンガ７とソースフィンガ４がダイオード８を構成しているが、図４１に示すように、ゲートパッド５とソースパッド３がダイオード１２０を構成するようにしてもよく、図１の電界効果トランジスタと同等の効果を得ることができる。

ここでは、図１の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタにおいて、ゲートパッド５とソースパッド３がダイオード１２０を構成しているものを示したが、これは一例に過ぎず、例えば、図１３、図１７、図１９、図２２や図２５の電界効果トランジスタと同じフィンガ構成の電界効果トランジスタにおいて、ゲートパッド５とソースパッド３がダイオード１２０を構成しているものであってもよい。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ ドレインパッド、２ ドレインフィンガ（第１のドレインフィンガ）、３ ソースパッド、４ ソースフィンガ（第１のソースフィンガ）、５ ゲートパッド、６ ゲートフィンガ（第１のゲートフィンガ）、７ ゲートフィンガ（第２のゲートフィンガ）、８ ダイオード、１０ ユニットトランジスタ、１１〜１６ インダクタ、２１ ゲート端子、２２ ドレイン端子、２３ ソース端子、３１ 容量、３２ 抵抗、３３ 容量、３４ 電流源、３５ 抵抗、３６ 容量、４０ ループ、５１ ソースフィンガ（第２のソースフィンガ）、５２ ダイオード群、６０ ダイオード、６１ アノード電極（第１の電極）、６２ カソード電極（第２の電極）、６３ アノード電極（第３の電極）、６４ ダイオード群、７１ ゲートフィンガ（第２のゲートフィンガ）、７２ ダイオード、７３ 素子分離領域、７４ ソースフィンガ（第２のソースフィンガ）、７５ ゲートフィンガ（第３のゲートフィンガ）、７６ ダイオード、７７ アノード電極（第４の電極）、７８ ダイオード群、８１ ドレインフィンガ（第２のドレインフィンガ）、８２ アノード電極（第１の電極）、８３ ダイオード、８４ アノード電極（第２の電極）、８５ ダイオード群、９１ ゲートフィンガ（第２のゲートフィンガ）、９２ ダイオード、９３ ダイオード群、１０１ アノード電極（第１の電極）、１０２ ダイオード、１０３ アノード電極（第３の電極）、１０４ ダイオード群、１１１，１１２ ゲートフィンガ（第２のゲートフィンガ）、１１３ ダイオード群、１２０ ダイオード。

Claims (15)

1. ドレインパッドに接続されている複数のドレインフィンガと、
   ソースパッドに接続され、前記複数のドレインフィンガと互い違いに配置されている複数の第１のソースフィンガと、
   ゲートパッドに接続され、前記ドレインフィンガと前記第１のソースフィンガの間に配置されている複数の第１のゲートフィンガと、
   前記ゲートパッドに接続され、前記複数の第１のソースフィンガの中で外周に配置されている第１のソースフィンガの外側に配置されている第２のゲートフィンガとを備え、
   前記第２のゲートフィンガと前記外周に配置されている第１のソースフィンガがダイオードを構成していることを特徴とする電界効果トランジスタ。
2. 前記ソースパッドに接続され、前記第２のゲートフィンガの外側に配置されている第２のソースフィンガを備え、
   前記第２のゲートフィンガと前記第２のソースフィンガがダイオードを構成していることを特徴とする請求項１記載の電界効果トランジスタ。
3. ドレインパッドに接続されている複数のドレインフィンガと、
   ソースパッドに接続され、前記複数のドレインフィンガと互い違いに配置されている複数の第１のソースフィンガと、
   ゲートパッドに接続され、前記ドレインフィンガと前記第１のソースフィンガの間に配置されている複数の第１のゲートフィンガと、
   前記複数の第１のソースフィンガの中で外周に配置されている第１のソースフィンガの外側に配置され、一端が前記外周に配置されている第１のソースフィンガの先端に接続されて、他端が当該第１のソースフィンガの基端方向に延びている第１の電極と、
   前記第１の電極の外側に配置され、一端が前記ゲートパッドに接続されて、他端が前記第１のゲートフィンガの先端方向に延びている第２の電極とを備え、
   前記第１の電極と前記第２の電極がダイオードを構成していることを特徴とする電界効果トランジスタ。
4. 前記第２の電極の外側に配置され、一端が前記ソースパッドに接続されて、他端が前記第１のソースフィンガの先端方向に延びている第３の電極を備え、
   前記第３の電極と前記第２の電極がダイオードを構成していることを特徴とする請求項３記載の電界効果トランジスタ。
5. 前記ゲートパッドに接続され、前記外周に配置されている第１のソースフィンガと前記第１の電極の間に配置されている第２のゲートフィンガを備え、
   前記第２のゲートフィンガと前記外周に配置されている第１のソースフィンガがダイオードを構成していることを特徴とする請求項３記載の電界効果トランジスタ。
6. 前記第２の電極の外側に配置され、一端が前記外周に配置されている第１のソースフィンガの先端に接続されて、他端が当該第１のソースフィンガの基端方向に延びている第２のソースフィンガと、
   前記ゲートパッドに接続され、前記第２のソースフィンガの外側に配置されている第３のゲートフィンガとを備え、
   前記第３のゲートフィンガと前記第２のソースフィンガがダイオードを構成していることを特徴とする請求項３または請求項５記載の電界効果トランジスタ。
7. 前記第２の電極と前記第２のソースフィンガの間に配置され、一端が前記第２のソースフィンガの基端部分に接続されて、他端が前記第２のソースフィンガの先端方向に延びている第４の電極を備え、
   前記第４の電極と前記第２の電極がダイオードを構成していることを特徴とする請求項６記載の電界効果トランジスタ。
8. ドレインパッドに接続されている複数の第１のドレインフィンガと、
   ソースパッドに接続され、前記複数のドレインフィンガと互い違いに配置されている複数のソースフィンガと、
   ゲートパッドに接続され、前記第１のドレインフィンガと前記ソースフィンガの間に配置されている複数のゲートフィンガと、
   前記ドレインパッドに接続され、前記複数のソースフィンガの中で外周に配置されているソースフィンガの外側に配置されている第２のドレインフィンガと、
   前記外周に配置されているソースフィンガと前記第２のドレインフィンガの間に配置され、一端が前記外周に配置されているソースフィンガの基端部分に接続されて、他端が当該ソースフィンガの先端方向に延びている第１の電極とを備え、
   前記第１の電極と前記第２のドレインフィンガがダイオードを構成していることを特徴とする電界効果トランジスタ。
9. 前記第２のドレインフィンガの外側に配置され、一端が前記ソースパッドと接続されて、他端が前記第２のドレインフィンガの基端方向に延びている第２の電極を備え、
   前記第２のドレインフィンガと前記第２の電極がダイオードを構成していることを特徴とする請求項８記載の電界効果トランジスタ。
10. ドレインパッドに接続されている複数の第１のドレインフィンガと、
    ソースパッドに接続され、前記複数の第１のドレインフィンガと互い違いに配置されている複数のソースフィンガと、
    ゲートパッドに接続され、前記第１のドレインフィンガと前記ソースフィンガの間に配置されている複数の第１のゲートフィンガと、
    前記ゲートパッドに接続され、前記複数の第１のドレインフィンガの中で外周に配置されている第１のドレインフィンガの外側に配置されている第２のゲートフィンガとを備え、
    前記第２のゲートフィンガと前記外周に配置されている第１のドレインフィンガがダイオードを構成していることを特徴とする電界効果トランジスタ。
11. 前記ドレインパッドに接続され、前記第２のゲートフィンガの外側に配置されている第２のドレインフィンガを備え、
    前記第２のゲートフィンガと前記第２のドレインフィンガがダイオードを構成していることを特徴とする請求項１０記載の電界効果トランジスタ。
12. ドレインパッドに接続されている複数のドレインフィンガと、
    ソースパッドに接続され、前記複数のドレインフィンガと互い違いに配置されている複数のソースフィンガと、
    ゲートパッドに接続され、前記ドレインフィンガと前記ソースフィンガの間に配置されている複数のゲートフィンガと、
    前記複数のソースフィンガの中で外周に配置されているソースフィンガの外側に配置され、一端が前記ドレインパッドに接続されて、他端が前記ソースフィンガの基端方向に延びている第１の電極と、
    前記第１の電極の外側に配置され、一端が前記ゲートパッドに接続されて、他端が前記ゲートフィンガの先端方向に延びている第２の電極とを備え、
    前記第１の電極及び前記第２の電極がダイオードを構成していることを特徴とする電界効果トランジスタ。
13. 前記第２の電極の外側に配置され、一端が前記ドレインパッドに接続されて、他端が前記ソースフィンガの基端方向に延びている第３の電極を備え、
    前記第３の電極及び前記第２の電極がダイオードを構成していることを特徴とする請求項１２記載の電界効果トランジスタ。
14. ソースパッドに接続されている複数のソースフィンガと、
    ドレインパッドに接続されており、前記複数のソースフィンガの間のうち、一部のソースフィンガの間を除いて、前記複数のソースフィンガの間に配置されている複数のドレインフィンガと、
    ゲートパッドに接続され、前記ドレインフィンガと前記ソースフィンガの間に配置されている複数の第１のゲートフィンガと、
    前記ゲートパッドに接続されており、前記複数のソースフィンガの間のうち、前記ドレインフィンガが配置されていない前記ソースフィンガの間に配置されている第２のゲートフィンガとを備え、
    前記第２のゲートフィンガと、前記複数のソースフィンガの中で前記第２のゲートフィンガの隣に配置されているソースフィンガとがダイオードを構成していることを特徴とする電界効果トランジスタ。
15. ドレインパッドに接続されている複数のドレインフィンガと、
    ソースパッドに接続され、前記複数のドレインフィンガと互い違いに配置されている複数のソースフィンガと、
    ゲートパッドに接続され、前記ドレインフィンガと前記ソースフィンガの間に配置されている複数のゲートフィンガとを備え、
    前記ゲートパッドと前記ソースパッドがダイオードを構成していることを特徴とする電界効果トランジスタ。

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