CN107210228B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107210228B
CN107210228B CN201580075517.XA CN201580075517A CN107210228B CN 107210228 B CN107210228 B CN 107210228B CN 201580075517 A CN201580075517 A CN 201580075517A CN 107210228 B CN107210228 B CN 107210228B
Authority
CN
China
Prior art keywords
gate
finger
circuit
fingers
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580075517.XA
Other languages
English (en)
Other versions
CN107210228A (zh
Inventor
今井翔平
弥政和宏
山中宏治
前原宏昭
金谷康
国井彻郎
片山秀昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN107210228A publication Critical patent/CN107210228A/zh
Application granted granted Critical
Publication of CN107210228B publication Critical patent/CN107210228B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/12—A bias circuit for some stages being shown using transmission lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

一种半导体装置，其具有：大于或等于一根栅极指(20)，其设置于半导体基板(1)之上的有源区域；以及源极指(30)、漏极指(40)，它们设置于所述有源区域，隔着栅极指(20)而交替地配置，该半导体装置具有末端电路(60)，该末端电路(60)在从栅极指(20)的输入端子(21a)输入的信号的频率下成为电感性阻抗，在该栅极指(20)的与该输入端子(21a)的连接位置远离的部位处与该栅极指直接或间接地连接。

Description

半导体装置
技术领域
本发明涉及一种高频功率放大器所使用的场效应型晶体管(FET：Field effecttransistor)等半导体装置。
背景技术
以往，已知一种隔着大于或等于一根栅极指而将源极指及漏极指交替地平行配置的FET(例如参照非专利文献1)。
非专利文献1：福田益美著“GaAs電界効果トランジスタの基礎”
发明内容
但是，就现有的FET而言，如在非专利文献1中也示出的那样，存在下述课题，即，在1个单元内产生由信号的波长引起的电压分布。其结果，有时单元内的一部分不动作，FET的性能降低。
本发明是为了解决上述的课题而提出的，其目的在于，提供一种能够使半导体装置的1个单元内的电压均匀化的半导体装置。
本发明涉及的半导体装置具有：大于或等于一根栅极指，其设置于半导体基板之上的有源区域；以及源极指、漏极指，它们设置于有源区域，隔着栅极指而交替地配置，该半导体装置具有末端电路，该末端电路在从栅极指的输入端子输入的信号的频率下成为电感性阻抗，末端电路在该栅极指的与该输入端子的连接位置远离的部位处与该栅极指直接或间接地连接。
发明的效果
根据本发明，由于如上所述地构成，因此能够使半导体装置的1个单元内的电压均匀化。
附图说明
图1是表示本发明的实施方式1所涉及的FET的结构的斜视图。
图2是表示本发明的实施方式1所涉及的FET的构造图案(pattern)的图。
图3是表示本发明的实施方式1中的末端电路的结构例的图。
图4是表示本发明的实施方式1所涉及的FET的效果的图。
图5是表示现有FET的1个栅极指内的电压分布的解析结果例的图。
图6是表示本发明的实施方式1所涉及的FET的1个栅极指内的电压分布的解析结果例的图。
图7是表示本发明的实施方式1所涉及的FET的输入导纳的解析结果例的图。
图8是表示本发明的实施方式1中的末端电路的其他结构例的图。
图9是表示在图8所示的末端电路中标准化后的输入阻抗的虚部和线路波长的关系的图。
图10是表示在图8所示的末端电路中，以Z0ωC为参数求出输入阻抗的虚部成为正的线路波长的下限及上限而得到的结果的图。
图11是表示本发明的实施方式1中的末端电路的其他结构例的图。
图12是表示本发明的实施方式1中的末端电路的其他结构例的图。
图13是表示本发明的实施方式1中的末端电路的其他结构例的图。
图14是表示图13所示的末端电路的电阻及电感的电压不均匀性和MAGMSG的解析结果例的图。
图15是针对本发明的实施方式1中的末端电路的输入阻抗，将有效果的范围投影在史密斯圆图上的图。
图16是表示本发明的实施方式1所涉及的FET的极低频区域的K值的解析结果例的图。
图17是表示本发明的实施方式2所涉及的FET的构造图案的图。
图18是表示本发明的实施方式2所涉及的FET的1个栅极指内的电压分布的解析结果例的图。
图19是表示对本发明的实施方式2中的末端电路的连接方法及连接位置进行了变更的情况下的高频特性的解析结果例的图。
图20是表示本发明的实施方式2所涉及的FET的其他构造图案的图。
图21是表示图20所示的半导体装置的高频特性的解析结果例的图。
图22是表示本发明的实施方式2中的末端电路的结构例的图。
图23是表示本发明的实施方式3所涉及的FET的构造图案的图。
图24是表示本发明的实施方式3所涉及的FET的1个栅极指内的电压分布的解析结果例的图。
图25是表示本发明的实施方式3所涉及的FET的高频特性的解析结果例的图。
图26是表示本发明的实施方式4所涉及的FET的构造图案的图。
图27是表示本发明的实施方式5所涉及的FET的构造图案的图。
图28是表示本发明的实施方式5所涉及的FET的1个栅极指内的电压分布的解析结果例的图。
具体实施方式
下面，一边参照附图，一边对本发明的实施方式详细地进行说明。
实施方式1.
图1是表示本发明的实施方式1所涉及的FET的结构的斜视图。此外，在下面，作为半导体装置，以高频功率放大器所使用的FET为例进行说明，但并不限定于此。
在该FET的半导体基板1之上，在有源区域配置大于或等于一根栅极指20，源极指30和漏极指40隔着栅极指20而交替地平行配置。在图1中，栅极指20、源极指30及漏极指40均为一根，它们平行配置。此外，在图1中，标号2是地(ground)。另外，将栅极指20的栅极宽度设为Wgu。
栅极指20在一端侧(指方向x＝0)具有输入端子21a，该输入端子21a与信号源50电连接。另外，源极指30经由一端侧(指方向x＝0)的端子31a而接地。另外，漏极指40在另一端侧(指方向x＝Wgu)具有与外部电路(未图示)电连接的连接端子41b，从该连接端子41b输出放大后的信号。
并且，栅极指20的另一端侧(指方向x＝Wgu)的端子21b、即与输入端子21a的连接位置远离的端部连接于作为本发明的特征的末端电路60。该末端电路60是在从输入端子21a输入至栅极指20的信号的频率下，成为电感性阻抗的电路。即，是在上述信号频率下输入阻抗的虚部成为正的电路。
图2是表示本发明的实施方式1所涉及的FET的构造图案的图。在图2中，在FET的半导体基板1之上的有源区域，配置一根栅极指20，一根源极指30和一根漏极指40隔着栅极指20而平行地配置。即，在图2中，示出FET构成为单指晶体管的情况。
对于该图2所示的FET，源极指30经由源极电极32(相当于图1所示的端子31a)而接地。另外，栅极指20经由栅极焊盘22(相当于图1所示的输入端子21a)与信号源50(图2中未图示)电连接。另外，漏极指40经由漏极焊盘42(相当于图1所示的连接端子41b)与外部电路电连接。
图2所示的结构是通常的单指晶体管。与此相对，为了得到所需的输出电力，也可以设为将上述单指晶体管在指方向或与其垂直的方向上周期性地配置的结构。
而且，如图2所示，对于实施方式1所涉及的FET，就单指晶体管的栅极指20、或周期性地配置的单指晶体管的与1周期对应的栅极指20而言，在栅极指20的与栅极焊盘22的连接位置远离的端部连接有末端电路60。
接下来，在图3示出末端电路60的结构例。
图3所示的末端电路60由线圈601及电容器(DC模块用电容器)602构成。在图2中，示出使用了图3所示的末端电路60的情况。
线圈601在一端具有与栅极指20侧(图2的例子中是栅极指20的端部)连接的连接端子603。该线圈601具有下述功能，即，使用线圈601自身所具有的电感，使末端电路60的阻抗在信号频率下成为电感性。
电容器602的一端串联连接于线圈601的与连接端子603侧相反侧的另一端，另一端接地。该电容器602的主要作用为，使得施加于栅极的偏置直流电压不会短路。
此外，并不限定于图3所示的配置，也可以将线圈601和电容器602的配置逆转。
此外，在实施方式1中，特征在于，将在信号频率下成为电感性阻抗的末端电路60连接于栅极指20的端部(指方向x＝Wgu)处。因此，末端电路60的结构存在各种各样的形态，对于图3以外的结构例将在后面记述。
接下来，作为通过实施方式1所涉及的FET实现的高频特性的一个例子，在图4示出能够由FET稳定地实现的最大增益(下面，记作MAGMSG)的解析结果例。在图4的解析中，使用了图3所示的末端电路60。另外，在图4中，实线是通过实施方式1所涉及的FET实现的频率特性，虚线是通过现有的FET实现的频率特性。
如该图4所示，可知现有的FET在高频区域(约大于或等于30GHz)增益降低，实施方式1所涉及的FET则对此作出了改善。
接下来，在图5示出现有FET的1个栅极指20内的电压分布的解析结果例。在图5的解析中示出的是如下情况，即，在SiC基板之上的GaN处形成栅极长度0.25μm、栅极宽度(Wgu)100um的FET，将解析频率设为30GHz。另外，在图5中，实线是标准化后的电压振幅的分布，虚线是标准化后的电压相位的分布。
如该图5所示，就现有的FET而言，栅极指20内的电压振幅的变动为约0.5，电压相位的变动为约40°。
接下来，在图6示出实施方式1所涉及的FET的1个栅极指20内的电压分布的解析结果例。在图6的解析中，与图5的解析条件相同，但使用了图3所示的末端电路60，使用了静电电容无限大的电容器602和电感为0.3nH的线圈601。另外，在图6中，实线是标准化后的电压振幅的分布，虚线是标准化后的电压相位的分布。
如该图6所示，就实施方式1所涉及的FET而言，栅极指20内的电压振幅的变动为约0.2，电压相位的变动为约10°。即，与图5所示的现有的FET的解析结果例相比，栅极指20内的电压分布变得均匀。而且，作为其一个效果，得到图4示出的高频区域处的增益的改善。
另外，作为实施方式1所涉及的FET的次要效果，具有输入导纳的降低。
在高频下，由于FET自身所具有的栅极－源极间电容的影响，FET的输入导纳变高。在将FET用作放大器的情况下，输入导纳高的FET的阻抗匹配比变高，对放大器示出良好的特性的频率范围产生不好的影响。
在图7示出实施方式1所涉及的FET的输入导纳的计算结果例。在图7中，单点划线是现有的FET的输入导纳(0.053S)，实线是实施方式1所涉及的FET的输入导纳的计算结果例，横轴是末端电路60中的线圈601的电感。
如该图7所示，可知与现有的FET相对，实施方式1的FET能够降低输入导纳。另外，就实施方式1的FET而言，存在能够使输入导纳降至最低的电感。而且，作为线圈601，通过选定电感值比使该输入导纳成为最低的电感高的线圈，能够使面积效率提高。
接下来，在图8、11～13示出末端电路60的其他结构例。
图8所示的末端电路60是将在图3中为了实现电感性负载而使用的线圈601，替换为传送线路604得到的。
传送线路604构成为，在一端具有与栅极指20侧连接的连接端子603，线路长度l小于或等于信号频率时的半波长(0＜l＜λg/2)。
此外，电容器602的一端与传送线路604的另一端串联连接。
在这里，传送线路604的线路长度l是基于传送线路理论而设计的。
即，在线路长度为l的低损耗的传送线路604的末端与电容C的电容器602连接的情况下，输入阻抗的虚部Im{Zin}由下式(1)表示。
Figure BDA0001370419630000071
此外，在式(1)中，Z0是特性阻抗，ω是角频率，β是相位常数。
并且，如果将式(1)的输入阻抗的虚部以特性阻抗进行标准化，则成为下式(2)。
Figure BDA0001370419630000072
从该式(2)也可知，输入阻抗的虚部成为正的范围βl根据Z0ωC的值而变动。
在图9示出的是，在图8所示的末端电路60中，标准化后的阻抗的虚部和传送线路604的线路波长的关系。在图9中，实线表示设想为电容大的电容器602的情况(Z0ωC＝100)，虚线表示设想为电容中等程度的电容器602的情况(Z0ωC＝1)，双点划线表示设想为电容小的电容器602的情况(Z0ωC＝0.01)。
如该图9所示，输入阻抗的虚部成为正的范围根据电容器602的电容而变动。
另外，在图10示出的是，在图8所示的末端电路60中，以Z0ωC为参数求出输入阻抗的虚部成为正的传送线路604的线路波长的下限及上限而得到的结果。此外，在图10中将线路波长的下限以虚线表示，将上限以实线表示。
如该图10所示，在所使用的电容器602的电容并未决定的状态下，线路长度l的范围成为0＜l＜λg/2。
对于电容器602与线路长度小于或等于半波长的传送线路604连接的电路，通过适当地选择静电电容和线路长度，从而进行与图3等同的动作。由此，能够实现末端电路60的电感性阻抗。
此外，并不限定于图8所示的配置，也可以使传送线路604和电容器602的配置逆转。
图11所示的末端电路60由传送线路605构成。
传送线路605构成为，在一端具有与栅极指20侧连接的连接端子603，另一端开路，线路长度l大于或等于信号频率时的四分之一波长且小于或等于半波长(λg/2＜l＜λg/4)。通过该结构，也能够实现末端电路60的电感性阻抗。
图12所示的末端电路60是向图3所示的结构追加电阻606及栅极偏置端子607而得到的。
电阻606的一端连接于线圈601和电容器602的连接点。另外，栅极偏置端子607与电阻606的另一端连接，供给栅极偏置。
通过使用图12所示的末端电路60，从而针对FET的低频区域的振荡，使稳定性得到改善。
图13所示的末端电路60是向图3所示的结构追加电阻(第2电阻)608而得到的。
电阻608与末端电路60的主电路部分串联连接。在图13中，插入至线圈601和电容器602之间。
图13所示的末端电路60是将信号频率的输入电力的一部分通过电阻608消耗的结构，与图3、8、11、12所示的末端电路60相比，高频特性降低。但是，与如现有半导体装置那样没有末端电路60的结构相比，通过设置图13所示的末端电路60，栅极电压的分布减少，因此高频特性得到改善。
在这里，在图14示出的是将图13所示的末端电路60的电容器602设为无限大，将电阻608(R)及线圈601的电感L作为变量进行解析得到的结果。图14(a)是对FET内的栅极电压的不均匀性进行计算并以等高线示出的图。图14(b)是对MAGMSG进行解析并以等高线示出的图。
此外，图14(a)所示的栅极电压的不均匀性是将栅极电压的标准偏差以栅极电压的平均值标准化后的值。该栅极电压的不均匀性是期望其小，在理想状态下成为0的评价值。此外，R＝0这一极限是与图3所示的末端电路60成为相同值的条件。另外，图14上的虚线表示栅极指20的特性阻抗的实部。
在使用了图3所示的末端电路60的情况下，栅极电压的不均匀性的极限值是0.104，MAGMSG是10.88dB。另一方面，在如现有的半导体装置那样没有连接末端电路60的情况下，栅极电压的不均匀性是0.595，MAGMSG是9.15dB。
与此相对，在图13所示的结构中，即使在电阻608不是0的情况下，与没有连接末端电路60的情况相比，大致上也能够使栅极电压的不均匀性减少，提高MAGMSG。
关于栅极电压的不均匀性，通过将图13所示的末端电路60的电阻608(R)设为比栅极指20的特性阻抗的实部小的范围，能够确认到尤其高的改善。另外，关于MAGMSG，通过将图13所示的末端电路60的电阻608(R)设为比栅极指20的特性阻抗的实部小的范围，也能够确认到尤其高的改善。
接下来，在图15示出的是，在图13所示的末端电路60中，将能够确认到本发明的效果的阻抗范围和能够确认到尤其强的效果的阻抗范围反映至史密斯圆图上的图。
如该图15所示，在末端电路60的阻抗处于包含实轴在内的史密斯圆图的上半部分(图15的范围1301、1303)时具有本发明的效果。另外，效果尤其高的是满足如下条件的范围1303，即，末端电路60的阻抗小于或等于栅极指20的特性阻抗的实部1302。上述栅极指20的特性阻抗是利用FET的本征(intrinsic)部的每单位栅极宽度的Y参数的分量(1、1)y11和栅极指20的每单位栅极宽度的阻抗Zfin而通过下式(1)进行定义的。
Figure BDA0001370419630000101
接下来，对图13所示的末端电路60的次要效果进行说明。
在使用了图13所示的末端电路60的情况下，电阻608起到稳定化的作用。
在信号频率的周边的频率下，由于电阻608消耗输入电力，因此容易想象，知晓了极低频的稳定性会得到改善。作为例子，在图16示出针对被认为与信号频率相比充分低的1MHz的稳定性(K值)进行解析得到的结果。
在图16中，将图13所示的末端电路60的电阻608设为10Ω，将末端电路60的电容器602的静电电容设为横轴。另外，在图16中，实线是应用本发明的在x＝Wgu处连接了末端电路60的情况，虚线是不应用本发明的在x＝0处连接了末端电路60的情况。
如该图16所示，在使用了相同静电电容的情况下，通过应用本发明，稳定性变高。换言之，具有下述效果，即，能够降低用于得到相同稳定性的电容器602的静电电容，能够减小实现电容器602的静电电容的空间。在图16的例子中，通过应用本发明，能够将用于得到相同稳定性的电容器602的静电电容设为大约1/3。
另外，对于末端电路60的电容器602，在使用了半导体的结电容的情况下，也同样地得到本发明的效果。在使用了半导体的结电容的情况下，在制作FET的工艺中得到所需的静电电容，因此得到制造的简易化这样的效果。
如以上所述，根据该实施方式1，单指晶体管具有末端电路60，该末端电路60在从栅极指20的输入端子21a输入的信号的频率下成为电感性阻抗，连接于栅极指20的与输入端子21a的连接位置远离的端部，因此能够使FET的1个单位内的电压均匀化。
此外，在图13中，示出在图3所示的线圈601和电容器602之间插入了电阻608的情况，但并不限定于此，只要是将末端电路60的主电路部分与电阻608串联连接的结构即可。例如，也可以是将电阻608与图8、12所示的末端电路60或后面记述的图22所示的末端电路60的主电路部分串联连接，能够得到同样的效果。另外，主电路部分中的电阻608的连接部位可以为任何部位，没有必要一定如图13所示是线圈601和电容器602之间。
实施方式2.
在图2所示的实施方式1中对单指晶体管的情况进行了说明。与此相对，在实施方式2中对多指晶体管的情况进行说明。图17是表示本发明的实施方式2所涉及的FET的构造图案的图。
就图17所示的FET而言，在半导体基板1之上的有源区域，多根栅极指20平行地配置，多根源极指30和多根漏极指40隔着栅极指20而交替地平行配置。此外，在图17中，为了简化而省略了源极指30的接地的图示。
另外，所有栅极指20的一端由栅极总线23集束，与栅极焊盘22(相当于图1所示的输入端子21a)连接。而且，栅极指20经由该栅极焊盘22而与信号源50(在图17中未图示)电连接。另外，所有漏极指40的一端经由漏极空气桥43由漏极总线44(相当于图1所示的连接端子41b)集束。而且，漏极指40经由该漏极总线44而与外部电路电连接。
另外，所有栅极指20在隔着有源区域而与配置有栅极焊盘22的区域相反侧的区域，由经过漏极空气桥43之下的连结线路24连结。而且，向连结线路24连接有末端电路60。此时，优选将末端电路60连接于连结线路24中的离栅极焊盘22的连接位置最远的位置。
就图17所示的末端电路60而言，作为例子而采用了实施方式1示出的末端电路60中的最简单的电路、即将线圈601和电容器602串联连接的图3所示的电路。但是，实施方式2中的末端电路60并不限定于图3所示的结构，只要是在信号频率下成为电感性阻抗的电路即可，也可以是图8、11～13所示的末端电路60。但是，在实施方式2中的多指晶体管的情况下，需要注意的是，与单指晶体管的情况相比，栅极指20的特性阻抗与并联数量相对应地大致成为反比。
如上所述，即使是图17所示的多指晶体管结构，也与实施方式1同样地，使用末端电路60将栅极指20以电感性阻抗来结束，能够对栅极指20内的电压分布进行改善，能够对高频特性进行改善。
另外，在图17所示的结构中，除了能够对栅极指20内的电压分布进行改善的效果之外，还能够对栅极指20间的电压分布进行改善。
就使用多根栅极指20的多指晶体管而言，除了在实施方式1中叙述的指方向的电压分布之外，电压也在图17所示的指间方向上分布。该栅极指20间的电压分布对在栅极指20间发生的相位差产生影响。多指晶体管的栅极指20间的相位差能够由下式(2)求出。
Im{cosh－1(1－(Ψ11·ZBUS/2))} (2)
在这里，Ψ11是单指晶体管的输入导纳，ZBUS是栅极总线23的在栅极指20间寄生的阻抗。
如该式(2)所示，为了使栅极指20间的相位差减小，优选减小单指晶体管的输入导纳和栅极指20间的阻抗的积。关于单指晶体管的输入导纳，如以实施方式1的次要效果叙述的那样，能够在栅极指20的端部(x＝Wgu)利用具有电感性阻抗的末端电路60来结束，从而减小该输入导纳。
因此，就图17所示的FET而言，能够在栅极指20内的电压分布的均匀性的改善、和栅极指20间的电压分布的均匀性的改善这两方面发挥效果，改善FET的高频特性。
接下来，在图18示出实施方式2涉及的FET的1个栅极指20内的电压分布的解析结果例。在图18的解析中，使用8个指的多指晶体管。
另外，在图18中，将栅极指20在x＝Wgu处连结，将图3所示的末端电路60的线圈601的电感设为0.027nH，将电容器602的静电电容设为无限大，对栅极总线23的与各栅极指20连接的连接位置处的电压进行了解析。图18(a)是栅极总线23的标准化后的电压振幅，图18(b)是栅极总线23的标准化后的电压相位。在图18(a)、(b)中，实线是实施方式2所涉及的FET的解析结果，虚线是现有的FET的解析结果。
如图18所示，对于电压振幅，在现有的FET的情况下存在大约0.6的电压振幅偏差，但实施方式2所涉及的FET则是大约0.2的电压振幅偏差。另外，对于电压相位，同样地，现有的FET存在大约80°的电压相位偏差，与此相对，实施方式2所涉及的FET则成为大约30°左右。通过该电压偏差的改善，多指晶体管的高频特性得到改善。
此外，在图17中，示出了将所有栅极指20连结，将具有电感性阻抗的末端电路60连接于连结线路24的离栅极焊盘22最远的位置的情况。但是，并不限定于此，也可以为每个栅极指20设置末端电路60，将各末端电路60连接于连结线路24的与对应的栅极指20连接的连接位置，能够得到同样的效果。
此外，现实上，由于电路尺寸的限制等，有时不能为每个栅极指20配置末端电路60。在该情况下，将数个末端电路60汇总为一个。
另外，在图17中，示出了将所有栅极指20连结，将具有电感性阻抗的末端电路60连接于连结线路24的离栅极焊盘22最远的位置的情况。但是，并不限定于此，在连接于连结线路24的与栅极焊盘22最近的位置的情况下也得到类似的效果。
在图19示出对实施方式2中的末端电路60的连接方法及连接位置进行了变更的情况下的MAGMSG的高频特性的解析结果例。图19(a)示出向每个栅极指20连接了末端电路60的情况，图19(b)示出将末端电路60连接于连结线路24的离栅极焊盘22最远的位置的情况，图19(c)示出将末端电路60连接于连结线路24的与栅极焊盘22最近的位置的情况。此外，在图19中，实线是实施方式2所涉及的FET的解析结果例，虚线是现有的FET的解析结果例。
在该情况下，图19(a)所示的向每个栅极指20连接了末端电路60的情况直至最高频为止都能够实现高增益。而且，在图19(b)所示的将末端电路60连接于连结线路24的离栅极焊盘22最远的位置的情况下，能够对高频特性进行改善的效果排第二。而且，在图19(c)所示的将末端电路60连接于连结线路24的与栅极焊盘22最近的位置的情况下，对高频特性进行改善的量最少。即，在图19(c)的结构中，在连结线路24内也产生电压分布。因此，根据如上所述的末端电路60的连接方法及连接位置的不同，产生优劣。
另外，在仅将多指晶体管的栅极指20中的数根通过连结线路24进行集束，连接了末端电路60的情况下，也得到同样的效果。作为例子，在图20示出的是，就具有10根栅极指20的多指晶体管而言，将两端的2根栅极指20在端部(x＝Wgu)处通过连结线路24进行连结，连接了图3所示的末端电路60的结构。另外，在图21示出的是，在图20所示的结构中，将末端电路60的线圈601的电感设为0.04nH、将电容器602的静电电容设为无限大的情况下的MAGMSG的解析结果例。此外，在图21中，实线是图20所示的FET的解析结果例，虚线是现有的FET的解析结果例。
如该图21所示，可知在图20所示的结构中高频特性也得到大幅改善。
接下来，在图22中作为多指晶体管所使用的末端电路60而示出尤其有效的结构例。
就多指晶体管而言，有时在极高的频率(毫米波段等)下在FET内形成反馈环路，进行振荡。在该振荡频率高于信号频率时，使用图22所示的末端电路60是有效的。
图22所示的末端电路60是向图3所示的结构追加与线圈601并联连接的电阻609而得到的。图22所示的末端电路60在信号频率下由于线圈601所具有的电感而成为电感性的输入阻抗。并且，在高频率下，线圈601的阻抗变高，并联连接的电阻606变得处于优势，引起较大的损耗。因此，就图22所示的末端电路60而言，损耗随着频率变高而增大，具有使不必要的高频率的增益减小的效果。由此，发生振荡的风险减小。当然，向图22所示的电路串联地加入了电阻608而得到的电路如在实施方式1中叙述的那样，具有使低频区域的稳定性提高的效果。
此外，图22所示的末端电路60还能够应用于单指晶体管。
如以上所述，根据该实施方式2，多指晶体管即使具有连结线路24以及末端电路60，也能够将FET的1个单元内的电压均匀化，其中，该连结线路24是在隔着有源区域而与设置有栅极总线23的区域相反侧的区域设置的，对栅极指20的另一端侧进行连结，该末端电路60在从与栅极总线23连接的输入端子21a输入的信号的频率下成为电感性阻抗，与连结线路24连接。
实施方式3.
图23是表示本发明的实施方式3所涉及的FET的构造图案的图。该图23所示的实施方式3所涉及的FET是从图17所示的实施方式2所涉及的FET去除连结线路24，对末端电路60的连接位置进行变更而得到的。另外，也不需要漏极空气桥43，各漏极指40与漏极总线44直接连接。其他结构相同，标注相同标号，仅对不同的部分进行说明。
就图23所示的实施方式3所涉及的FET而言，末端电路60与多指晶体管的栅极总线23连接。此时，优选将末端电路60连接于栅极总线23的离栅极焊盘22的连接位置最远的位置。
如在实施方式2中叙述的那样，就多指晶体管而言，在栅极指20间存在相位差，其引起电压分布，使高频特性劣化。因此，通过在与栅极焊盘22的连接位置即供电点远离的位置即栅极总线23的两端处，对边界条件进行变更，由此能够对在栅极指20间产生的电压分布进行变更。通过解析，可知对栅极指20间的电压分布进行改善的是电感性阻抗。
接下来，在图24示出实施方式3所涉及的FET的1个栅极指20内的电压分布的解析结果例。在图24中，将图22所示的末端电路60的线圈601的电感设为0.063nH，将电容器602的静电电容设为无限大，对栅极总线23的与各栅极指20连接的连接位置处的电压进行了解析。图24(a)是栅极总线23的标准化后的电压振幅，图24(b)是栅极总线23的标准化后的电压相位。在图24(a)、(b)中，实线是实施方式3所涉及的FET的解析结果，虚线是现有的FET的解析结果。
如该图24所示，关于电压振幅，在现有的FET的情况下存在大约0.6的电压振幅偏差，但实施方式3所涉及的FET则是大约0.3的电压振幅偏差。另外，关于电压相位，同样地，现有的FET存在大约80°的电压相位偏差，与此相对，实施方式3所涉及的FET则成为大约50°左右。通过该电压偏差的改善，多指晶体管的高频特性得到改善。另外，在图25示出此时的频率特性。根据该图25可知，虽然很少，但依然改善了高频特性。此外，在图25中，实线是实施方式3所涉及的FET的解析结果例，虚线是现有的FET的解析结果例。
如以上所述，根据该实施方式3，多指晶体管即使具有末端电路60，也能够使FET的1个单元内的电压均匀化，其中，该末端电路60在从与栅极总线23连接的输入端子21a输入的信号的频率下成为电感性阻抗，与该栅极总线23连接。
实施方式4.
图26是表示本发明的实施方式4所涉及的FET的构造图案的图。该图26所示的实施方式4所涉及的FET是为每个栅极指20设置图23所示的实施方式3所涉及的FET的末端电路60而得到的。其他结构相同，标注相同标号，仅对不同的部分进行说明。
就图26所示的实施方式4所涉及的FET而言，设置与栅极指20的数量相同数量的末端电路60，各末端电路60连接于栅极总线23的与对应的栅极指20连接的连接位置。
在这里，优选末端电路60的输入导纳选定为，信号频率下的虚部与单指晶体管的输入导纳的虚部的符号相反、且绝对值相同。根据式(2)，为了减小指间的相位差，使单指晶体管的输入导纳下降是有效的，这与前面的叙述相同。
而且，作为等价地使单指晶体管的输入导纳下降的方法，将输入导纳的虚部与单指晶体管的输入导纳的虚部符号不同、且绝对值相同的电路并联地连接。由此，单指晶体管和所负载的电路的输入导纳的虚部相互抵消，能够实现低导纳。
但是，现实上，由于电路尺寸的限制等，有时不能为每个栅极指20配置末端电路60。在该情况下，将数个末端电路60汇总为一个。
如以上所述，根据该实施方式4，栅极总线23与多个末端电路60连接，因此除了实施方式3的效果之外，还能够降低末端电路60的输入导纳。
实施方式5.
图27是表示本发明的实施方式5所涉及的FET的构造图案的图。图27所示的实施方式5所涉及的FET是将图17所示的实施方式2所涉及的FET的结构和图23所示的实施方式3所涉及的FET的结构组合而得到的。
在图17所示的实施方式2的结构中，具有使栅极指20间的相位差减小的效果。但是，在实施方式2的结构中栅极指20间的相位差及电压分布不会完全消失。因此，在实施方式5中，使用实施方式3的结构对通过实施方式2没能完全消除的栅极指20间的电压分布进一步进行改善。
在图28示出实施方式5所涉及的FET的1个栅极指20内的电压分布的解析结果例。在图28中，将图27所示的与连结线路24连接的末端电路60的线圈601的电感设为0.027nH，将与栅极总线23连接的末端电路60的线圈601的电感设为0.316nH，将两个末端电路60的电容器602的静电电容设为无限大，对栅极总线23的与各栅极指20连接的连接位置处的电压进行了解析。图28(a)是栅极总线23的标准化后的电压振幅，图28(b)是栅极总线23的标准化后的电压相位。在图28(a)、(b)中，实线是实施方式5所涉及的FET的解析结果，虚线是现有的FET的解析结果。
如该图28所示，关于电压振幅，在现有的FET的情况下为大约0.6的电压振幅偏差，但实施方式5所涉及的FET则为大约0.1的电压振幅偏差。关于电压相位，同样地，现有的FET存在大约80°的电压相位偏差，与此相对，实施方式5所涉及的FET成为大约20°左右。通过该电压偏差的改善，多指晶体管的高频特性得到改善。
如以上所述，根据该实施方式5，构成为将实施方式2、3的结构组合，因此相对于实施方式2，能够进一步改善栅极指20间的电压分布。
此外，本发明能够在其发明的范围内，进行各实施方式的自由的组合、或者各实施方式的任意的结构要素的变形，或者在各实施方式中省略任意的结构要素。
工业实用性
本发明所涉及的半导体装置能够使半导体装置的1个单位内的电压均匀化，适合用于高频功率放大器所使用的场效应型晶体管等半导体装置等。
标号的说明
1半导体基板，2地，20栅极指，21a、21b端子，22栅极焊盘，23栅极总线，24连结线路，30源极指，31a、31b端子，32源极电极，40漏极指，41a、41b端子，42漏极焊盘，43漏极空气桥，44漏极总线，50信号源，60末端电路，601线圈，602电容器，603连接端子，604传送线路，605传送线路，606电阻，607栅极偏置端子，608电阻(第2电阻)，609电阻。

Claims (4)

1.一种半导体装置，其具有：大于或等于一根栅极指，其设置于半导体基板之上的有源区域；以及源极指、漏极指，它们设置于所述有源区域，隔着所述栅极指而交替地配置，
该半导体装置的特征在于，
具有末端电路，该末端电路在从所述栅极指的输入端子输入的信号的频率下成为电感性阻抗，所述末端电路在该栅极指的与该输入端子的连接位置远离的部位处与该栅极指直接或间接地连接，
所述栅极指、所述源极指及所述漏极指各设置多根，
所述半导体装置具有：
栅极总线，其将所有的所述栅极指的一端侧集束；以及
连结线路，其在隔着所述有源区域而与设置有所述栅极总线的区域相反侧的区域设置，对所述栅极指的另一端侧进行连结，
所述末端电路与所述连结线路连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述末端电路还与所述栅极总线连接。
3.根据权利要求1所述的半导体装置，其特征在于，
所述末端电路连接于离所述输入端子的连接位置最远的位置。
4.根据权利要求1所述的半导体装置，其特征在于，
设置有多个所述末端电路。
CN201580075517.XA 2015-02-04 2015-06-23 半导体装置 Active CN107210228B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015020221 2015-02-04
JP2015-020221 2015-02-04
PCT/JP2015/068033 WO2016125323A1 (ja) 2015-02-04 2015-06-23 半導体装置

Publications (2)

Publication Number Publication Date
CN107210228A CN107210228A (zh) 2017-09-26
CN107210228B true CN107210228B (zh) 2020-09-29

Family

ID=56563683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580075517.XA Active CN107210228B (zh) 2015-02-04 2015-06-23 半导体装置

Country Status (6)

Country Link
US (1) US10355130B2 (zh)
EP (1) EP3255655A4 (zh)
JP (1) JP5989264B1 (zh)
KR (1) KR101882638B1 (zh)
CN (1) CN107210228B (zh)
WO (1) WO2016125323A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6556380B1 (ja) 2018-06-01 2019-08-07 三菱電機株式会社 半導体装置
CN112262015B (zh) 2018-06-12 2022-04-19 克斯美库股份有限公司 作动缸
US10629526B1 (en) * 2018-10-11 2020-04-21 Nxp Usa, Inc. Transistor with non-circular via connections in two orientations
US10855244B2 (en) * 2018-10-19 2020-12-01 Cree, Inc. Transistor level input and output harmonic terminations
CN112331653B (zh) * 2020-10-29 2021-11-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法
WO2022102137A1 (ja) * 2020-11-16 2022-05-19 三菱電機株式会社 トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208410A (zh) * 2010-03-29 2011-10-05 精工电子有限公司 半导体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2625052A1 (fr) * 1987-12-18 1989-06-23 Labo Electronique Physique Circuit hyperfrequences comprenant au moins un transistor a effet de champ charge
JP2841724B2 (ja) * 1990-05-29 1998-12-24 富士通株式会社 半導体装置
JP2643662B2 (ja) 1991-07-08 1997-08-20 三菱電機株式会社 高出力電界効果トランジスタ増幅器
US5519358A (en) * 1994-08-15 1996-05-21 Texas Instruments Incorporated Reactively compensated power transistors
JP2739851B2 (ja) 1995-10-13 1998-04-15 日本電気株式会社 マイクロ波トランジスタ
JPWO2010113779A1 (ja) 2009-03-30 2012-10-11 日本電気株式会社 半導体装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
JP2013042193A (ja) * 2009-12-03 2013-02-28 Panasonic Corp スイッチ装置
JP5733616B2 (ja) * 2011-04-21 2015-06-10 住友電工デバイス・イノベーション株式会社 半導体装置
WO2012160755A1 (ja) 2011-05-24 2012-11-29 パナソニック株式会社 高周波増幅回路
JP6136165B2 (ja) * 2012-09-28 2017-05-31 住友電気工業株式会社 電子回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208410A (zh) * 2010-03-29 2011-10-05 精工电子有限公司 半导体装置

Also Published As

Publication number Publication date
US10355130B2 (en) 2019-07-16
WO2016125323A1 (ja) 2016-08-11
EP3255655A1 (en) 2017-12-13
US20180006152A1 (en) 2018-01-04
JP5989264B1 (ja) 2016-09-07
KR101882638B1 (ko) 2018-07-26
JPWO2016125323A1 (ja) 2017-04-27
EP3255655A4 (en) 2018-10-03
CN107210228A (zh) 2017-09-26
KR20170101304A (ko) 2017-09-05

Similar Documents

Publication Publication Date Title
CN107210228B (zh) 半导体装置
WO2010113779A1 (ja) 半導体装置
US10453810B2 (en) Integrated passive device for RF power amplifier package
US10170400B2 (en) Multi-finger transistor and semiconductor device
US8633527B2 (en) Semiconductor device having first and second resistance for suppressing loop oscillation
JP2015149627A (ja) 高周波半導体増幅器
JP5711778B2 (ja) 半導体装置
US9640530B2 (en) Semiconductor device
EP2993783B1 (en) Semiconductor amplifier
US9647615B2 (en) Broadband amplifier
JP6648979B2 (ja) 半導体増幅装置
JP6164721B2 (ja) 半導体装置
JP6678827B2 (ja) 高周波増幅器
JP6523108B2 (ja) 高周波半導体増幅器
JP7239023B2 (ja) 高周波半導体装置
TWI741782B (zh) 高頻放大器
KR101601829B1 (ko) 고출력 반도체 소자 패키지
JP2015220542A (ja) 増幅器
US20190326863A1 (en) Power amplifier
KR101563212B1 (ko) 고출력 반도체 소자 패키지
JPH11195932A (ja) 温度補償機能付き増幅器
JP2012015731A (ja) 高周波多段能動回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant